CN117713768B

CN117713768B - 一种互补输入比较器电路、模块

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Publication number: CN117713768B
Application number: CN202410159994.5A
Authority: CN
Inventors: 卢文娟; 陈江山; 彭春雨; 赵强; 蔺智挺; 吴秀龙
Original assignee: Anhui University
Current assignee: Anhui University
Priority date: 2024-02-05
Filing date: 2024-02-05
Publication date: 2024-04-26
Anticipated expiration: 2044-02-05
Also published as: CN117713768A

Abstract

本发明涉及比较器设计技术领域，具体涉及一种互补输入比较器电路、模块。本发明公开了一种互补输入比较器电路，包括：开关部、输入部、电流源部、放大部、Buffer转换部一、Buffer转换部二。本发明电路的输入部采用了互补输入设计，增加了输入范围，能有效保证Sigma‑Delta ADC的输出信号不失真。本发明电路的电流源部给输入部进行电流分配，以保证输入部的正常工作。经过实验仿真，本发明的电路可以降低输入噪声、提高输出信号压摆率。本发明解决了现有交叉耦合比较器存在噪声偏大、压摆率偏低的问题。

Description

一种互补输入比较器电路、模块

技术领域

本发明涉及比较器设计技术领域，更具体的，涉及一种互补输入比较器电路，以及基于该电路设计的互补输入比较器模块。

背景技术

随着半导体技术的高速发展，大量的模拟信号需要转换为数字信号来处理，模数转换器（ADC）作为模拟信号和数字信号连接的桥梁，起十分重要的作用。

比较器模块是模数转换器不可或缺的模块，其可被看作是1bit的模数转换器。在Sigma-Delta ADC中，比较器可以作为一位量化器来使用，其输入范围、工作速度、噪声、精度、功耗等指标对ADC信噪比有至关重要的影响。因此，提升比较器的性能指标对增加ADC的信噪比来说，是很有必要的。

传统交叉耦合比较器如图1所示，其存在噪声偏大、压摆率偏低的缺点。因此发明人设计了一种新的互补输入比较器电路。

发明内容

基于此，有必要针对现有交叉耦合比较器存在噪声偏大、压摆率偏低的问题，提供一种互补输入比较器电路、模块。

本发明采用以下技术方案实现：

第一方面，本发明提供了一种互补输入比较器电路，包括：开关部、输入部、电流源部、放大部、Buffer转换部一、Buffer转换部二。

开关部用于控制互补输入比较器电路是否工作。

输入部用于通过互补输入的方式输入基准电压VIN、待比较电压VIP。输入部包括：PMOS管PM1~PM2、NMOS管NM1~NM2。PM1的栅极连接VIP，NM1的栅极连接VIP，NM1的漏极连接PM1的漏极，PM2的栅极连接VIN，PM2的源极连接PM1的源极，NM2的栅极连接VIN，NM2的漏极连接PM2的漏极，NM2的源极连接NM1的源极。

电流源部用于保证输入部正常工作。

放大部用于通过交叉耦合的方式对VIN进行信号放大得到放大信号A、对VIP进行信号放大得到放大信号B。其中，A连接PM1的漏极，B连接PM2的漏极。

Buffer转换部一用于对A进行信号转换得到输出信号VOUT1。Buffer转换部二用于对B进行信号转换得到输出信号VOUT2。

其中，在互补输入比较器电路工作时，VIP、VIN经过互补输入比较器电路处理，并通过VOUT1、VOUT2输出比较的结果。

该种互补输入比较器电路的实现根据本公开的实施例的方法或过程。

第二方面，本发明公开了一种互补输入比较器模块，采用了如第一方面的互补输入比较器电路的电路布局。

该种互补输入比较器模块的实现根据本公开的实施例的方法或过程。

与现有技术相比，本发明具备如下有益效果：

1，本发明电路的输入部采用了互补输入设计，增加了输入范围，能有效保证Sigma-Delta ADC的输出信号不失真；本发明电路的电流源部给输入部进行电流分配，以保证输入部的正常工作。

2，本发明电路的放大部采用了偏置的MOS管，可以为放大部额外提供电流，增加放大信号的压摆率，使输出信号更加准确。本发明电路的Buffer转换部采用了偏置的MOS管来保证信号进行快速且准确的比较，并更好的增强了电路的驱动能力；其中，Buffer转换部还采用了MOS管作为电容，使输出信号更加平稳。

3，经过实验仿真，本发明的电路可以降低输入噪声、提高输出信号压摆率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为背景技术中所提供的传统交叉耦合比较器的电路结构图；

图2为本发明实施例1所提供的互补输入比较器电路的电路结构图；

图3为本发明实施例2中两种比较器电路的等效输入噪声的比较图；

图4为本发明实施例2中两种比较器电路的输出信号压摆率的比较图；

图5为本发明实施例3所提供的互补输入比较器模块的引脚图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

实施例1

参看图2，为本实施例1所提供的互补输入比较器电路的电路结构图。

直接按照部件上分，本互补输入比较器电路包括：19个NMOS晶体管和13个PMOS晶体管。19个NMOS晶体管记为NM0～NM18；13个PMOS晶体管记为PM0～PM12。

如图2所示：

PM0的源极连接电源VDD，PM0的栅极连接偏置电压VB1；

PM1的源极连接PM0的漏极，PM1的栅极连接待比较电压VIP，PM1的漏极连接放大信号A；

PM2的源极连接PM0的漏极，PM2的栅极连接基准电压VIN，PM2的漏极连接放大信号B；

PM3的源极连接电源VDD，PM3的漏极连接PM1的漏极，PM3的栅极连接偏置电压VB1；

PM4的源极连接电源VDD，PM4的漏极连接PM2的漏极，PM4的栅极连接PM3的栅极；

PM5的源极连接电源VDD，PM5的栅极连接地线VSS；

PM6的源极连接PM5的漏极，PM5的栅极连接PM1的漏极；

PM7的源极连接电源VDD，PM7的栅极连接地线VSS；

PM8的源极连接PM7的漏极，PM8的栅极连接PM6的漏极，PM8的漏极连接输出信号VOUT1；

PM9的源极连接电源VDD，PM9的栅极连接地线VSS；

PM10的源极连接PM9的漏极，PM10的栅极连接PM2的漏极；

PM11的源极连接电源VDD，PM11的栅极连接地线VSS；

PM12的源极连接PM11的漏极，PM12的栅极连接PM10的漏极，PM12的漏极连接输出信号VOUT2；

NM0的源极连接地线VSS，NM0的栅极连接偏置电压VB2；

NM1的源极连接NM0漏极，NM1的漏极连接PM1的漏极，NM1的栅极连接待比较电压VIP；

NM2的源极连接NM0漏极，NM2的漏极连接PM2的漏极，NM2的栅极连接输入信号VIN；

NM3的源极连接地线VSS，NM3的漏极连接PM3的漏极，NM3的栅极连接控制信号CLK；

NM4的源极连接地线VSS，NM4的漏极连接PM3的漏极，NM4的栅极连接PM3的漏极；

NM5的源极连接地线VSS，NM5的漏极连接PM3的漏极，NM3的栅极连接PM4的漏极；

NM6的源极连接地线VSS，NM6的漏极连接PM4的漏极，NM6的栅极连接PM3的漏极；

NM7的源极连接地线VSS，NM7的漏极连接PM4的漏极，NM7的栅极连接PM4的漏极；

NM8的源极连接地线VSS，NM8的漏极连接PM4的漏极，NM8的栅极连接控制信号CLK；

NM9的漏极连接PM6的漏极，NM9的栅极连接PM6的栅极；

NM10的源极连接地线VSS，NM10的漏极连接NM9的源极，NM10的栅极连接电源VDD；

NM11的源极连接地线VSS，NM11的漏极连接地线VSS，NM11的栅极连接NM9的漏极；

NM12的漏极连接输出信号VOUT1，NM12的栅极连接PM8的栅极；

NM13的源极连接地线VSS，NM13的漏极连接NM12的源极，NM13的栅极连接电源VDD；

NM14的漏极连接PM10的漏极连接，NM14的栅极连接PM10的栅极；

NM15的源极连接地线VSS，NM15的漏极连接NM14的源极，NM15的栅极连接电源VDD；

NM16的源极连接地线VSS，NM16的漏极连接地线VSS，NM16的栅极连接NM14的漏极；

NM17的漏极连接输出信号VOUT2，NM17的栅极连接PM12的栅极；

NM18的源极连接地线VSS，NM18的漏极连接NM17的源极，NM18的栅极连接电源VDD。

从功能上分，本互补输入比较器电路包括：开关部、输入部、电流源部、放大部、Buffer转换部一、Buffer转换部二。

下面逐一对各功能部进行说明：

①开关部用于控制互补输入比较器电路是否工作。

如图2所示，开关部包括：NMOS管NM3、NM8。NM3的源极连接地线VSS，漏极连接A，栅极连接控制信号CLK。NM8的源极连接地线VSS，漏极连接B，栅极连接控制信号CLK。

在保持状态下，CLK为高电平，开关部导通（即NM3、NM8导通），A、B与VSS相连接，互补输入比较器电路不工作，因此，VOUT1、VOUT2一直为“0”。此状态下，互补输入比较器电路只有静态功耗，整个电路功耗降至最低，因此可以运用到对低功耗有较高要求的场景中。

在比较状态下，CLK为低电平，开关部断开（即NM3、NM8关断），互补输入比较器电路正常工作，VIP、VIN经过互补输入比较器电路处理，并通过VOUT1、VOUT2输出比较的结果。

②输入部用于通过互补输入的方式输入基准电压VIN、待比较电压VIP。其中，VIN、VIP即为输入信号。VIN可以根据实际情况灵活调整，一般的，取VDD/2。

如图2所示，输入部包括：PMOS管PM1~PM2、NMOS管NM1~NM2。PM1的栅极连接VIP，NM1的栅极连接VIP，NM1的漏极连接PM1的漏极，PM2的栅极连接VIN，PM2的源极连接PM1的源极，NM2的栅极连接VIN，NM2的漏极连接PM2的漏极，NM2的源极连接NM1的源极。

若单独使用PMOS管作为输入管，当输入信号接近VDD，会出现输入管的栅极电压差值过小而无法开启输入管，进而无法实现输入及完成比较；若单独使用NMOS管作为输入管，当输入信号很低时，会出现输入管栅源电压差值过小而无法开启输入管，进而无法实现输入及完成比较。也就是说，单独使用PMOS管或NMOS管会受到本身阈值电压限制。而本发明的输入部采用上述的互补输入，可以避免本身阈值电压限制，把电路的输入范围做到0~VDD。

需要说明的是，VIN可以根据实际情况灵活调整，一般的，取VDD/2。对VIN也采用互补输入是为了保证电路对称，避免由于电路不对称而造成失配。

③电流源部用于保证输入部正常工作。

如图2所示，电流源部包括：PMOS管PM0、NMOS管NM0。PM0的源极连接电源VDD，栅极连接偏置电压VB1，漏极连接PM1的源极。NM0的源极连接地线VSS，栅极连接偏置电压VB2，漏极连接NM1的源极。

由于输入部采用了互补输入，因此需要在输入部上下各放置一个电流源来保证其正常工作，给输入部进行电流分配：当VIP很大时，PM1关断，NM0作为电流源、并给NM1提供工作电流；当VIP很小时，NM1管关断，PM0作为电流源、并给PM1提供工作电流。而VIN选定后，PM2、NM2的栅源电压则基本保持不变。

④放大部用于通过交叉耦合的方式对VIN进行信号放大得到放大信号A、对VIP进行信号放大得到放大信号B。其中，A连接PM1的漏极，B连接PM2的漏极。

如图1所示，放大部包括：PMOS管PM3~PM4、NMOS 管NM4~NM7。PM3的源极连接电源VDD，漏极连接A，栅极连接VB1。PM4的源极连接电源VDD，漏极连接B，栅极连接PM3的栅极。NM4的源极连接地线VSS，漏极连接PM3的漏极，栅极连接PM3的漏极。NM5的源极连接地线VSS，漏极连接PM3的漏极，栅极连接PM4的漏极。NM6的源极连接地线VSS，漏极连接PM4的漏极，栅极连接PM3的漏极。NM7的源极连接地线VSS，漏极连接PM4的漏极，栅极连接PM4的漏极。

具体的，VIP通过PM1、NM1实现输入，再经过输入部、放大部的作用进行放大。由于输入部采用互补输入设计，因此其跨导为gm_p1+gm_n1、比普通输入电路的跨导要大一倍。其中，gm_p1表示PM1的跨导；gm_n1表示NM1的跨导。放大部采用的是交叉耦合结构，输出电阻为2/(gm_n4-gm_n5)。其中，gm_n4表示NM4的跨导，gm_n5表示NM5的跨导。因此，控制好gm_n4和gm_n5的差值，就可以让放大部产生很高的增益，实现高倍数的放大。

需要说明的是，本发明的放大部相较于图1的传统交叉耦合比较器，增设了用VB1偏置的PM3、PM4，可以为放大部额外提供电流。由于压摆率是和电流正相关的，因此，A、B电压的压摆率也随之增加，可以使后续VOUT1、VOUT2输出更加准确。

⑤Buffer转换部一用于对A进行信号转换得到输出信号VOUT1。Buffer转换部二用于对B进行信号转换得到输出信号VOUT2。

如图2所示，Buffer转换部一包括：PMOS管PM5~PM8、NMOS管NM9~NM13。PM5的源极连接电源VDD，栅极连接地线VSS。PM6的源极连接PM5的漏极，栅极连接A。PM7的源极连接电源VDD，栅极连接地线VSS。PM8的源极连接PM7的漏极，栅极连接PM6的漏极，漏极连接VOUT1。NM9的漏极连接PM6的漏极，栅极连接PM6的栅极。NM10的源极连接地线VSS，漏极连接NM9的源极，栅极连接电源VDD。NM11的源极连接地线VSS，漏极连接地线VSS，栅极连接NM9的漏极。NM12的漏极连接VOUT1，栅极连接PM8的栅极。NM13的源极连接地线VSS，漏极连接NM12的源极，栅极连接电源VDD。

Buffer转换部二包括：PMOS管PM9~PM12、NMOS管NM14~NM18。PM9的源极连接电源VDD，栅极连接地线VSS。PM10的源极连接PM9的漏极，栅极连接B。PM11的源极连接电源VDD，栅极连接地线VSS。PM12的源极连接PM11的漏极，栅极连接PM10的漏极，漏极连接VOUT2。NM14的漏极连接PM10的漏极，栅极连接PM10的栅极。NM15的源极连接地线VSS，漏极连接NM14的源极，栅极连接电源VDD。NM16的源极连接地线VSS，漏极连接地线VSS，栅极连接NM14的漏极。NM17的漏极连接VOUT2，栅极连接PM12的栅极。NM18的源极连接地线VSS，漏极连接NM17的源极，栅极连接电源VDD。

具体的，Buffer转换部一实际上就是由两个反相器连接而成：PM5、PM6、NM9、NM10构成第一个反相器；PM7、PM8、NM12、NM13构成第二个反相器。两个反相器之间通过一个源漏极短接而成的MOS管电容（即NM11）实现连接。这样，A经过第一个反相器得到一个相反的电压，而后经过第二个反相器得到VOUT1；并且，NM11使电压经过时更趋于平滑、并具有去耦的作用。

Buffer转换部二也是类似的情况，此处不再重复。

在互补输入比较器电路正常工作时，Buffer转换部一、Buffer转换部二与放大部是配合工作的：

若VIP大于VIN，NM1的栅极电压增大，电流随之增加；为了维持电流平衡，NM1的漏极电压（也就是A的电压）会随之降低，进而使NM6的栅极电压下降；B的电压随之升高，又会影响NM5的漏极电压（也就是A的电压）下降，形成正反馈；A经过Buffer转换部一最终使得VOUT1输出为“0”，B经过Buffer转换部二最终使得VOUT2输出为“1”。

当VIP小于VIN，NM1的栅极电压减小，电流随之减小；为了维持电流平衡，NM1的漏极电压（也就是A的电压）会随之升高，进而使NM6的栅极电压上升；B的电压随之下降，又会影响NM5的漏极电压（也就是A的电压）上升，形成正反馈；A经过Buffer转换部一最终使得VOUT1输出“1”，B经过Buffer转换部二最终使得VOUT2输出“0”。

需要说明的是，本发明的两个Buffer转换部相较于图1的传统交叉耦合比较器，增设了用VSS偏置的PMOS管、用VDD偏置的NMOS管。由于增设的MOS管使反相器电压翻转速度加快，可以使整体的比较速度变快，并使VOUT1、VOUT2具有更高的压摆率。另外，NM11、NM16是使用MOS管接成电容形式使用，使其延时更符合电路功能，使输出信号更加平稳。

实施例2

本实施例2对实施例1的电路进行仿真实验，并引入了如图1所示的传统交叉耦合比较器进行对比，以验证实施例1的电路的技术效果。

（一）参看图3，展示了实施例1的电路与传统交叉耦合比较器电路的等效输入噪声。仿真条件为：3.3V的供电电压，五个工艺角（TT、SS、FF、FS、SF）。

由图3可知，实施例1的电路相较于传统交叉耦合比较器电路具有更低的噪声——只有其一半左右。这是因为互补输入的跨导更大，对抑制噪声有积极作用，降低了输入噪声。

（二）参看图4，展示了实施例1的电路与传统交叉耦合比较器电路的输出信号压摆率。仿真条件为：3.3V的供电电压，五个工艺角（TT、SS、FF、FS、SF）。

由图4可知，在任一工艺角下，实施例1的电路相较于传统交叉耦合比较器电路具有更高的输出信号压摆率——高出1/2左右。

实施例3

本实施例3公开了一种互补输入比较器模块，采用了实施例1公开的互补输入比较器电路的电路布局。封装成模块的模式，更易于该种互补输入比较器电路的推广与应用。

参看图5，该互补输入比较器模块的引脚包括9个引脚：VDD引脚、VSS引脚、VB1引脚、VB2引脚、CLK引脚、VIP引脚、VIN引脚、VOUT1引脚、VOUT2引脚。

其中，VDD引脚用于连接电源VDD。VSS引脚用于连接地线VSS。VB1引脚用于连接偏置电压VB1。VB2引脚用于连接偏置电压VB2。CLK引脚用于连接控制信号CLK。VIP引脚用于连接待比较电压VIP。VIN引脚用于连接基准电压VIN。VOUT1引脚用于连接输出信号VOUT1。VOUT2引脚用于连接输出信号VOUT2。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims

1.一种互补输入比较器电路，其特征在于，包括：

开关部，其用于控制互补输入比较器电路是否工作；

输入部，其用于通过互补输入的方式输入基准电压VIN、待比较电压VIP；所述输入部包括：PMOS管PM1~PM2、NMOS管NM1~NM2；PM1的栅极连接VIP，NM1的栅极连接VIP，NM1的漏极连接PM1的漏极，PM2的栅极连接VIN，PM2的源极连接PM1的源极，NM2的栅极连接VIN，NM2的漏极连接PM2的漏极，NM2的源极连接NM1的源极；

电流源部，其用于保证输入部正常工作；所述电流源部包括：

PMOS管PM0，其源极连接电源VDD，栅极连接偏置电压VB1，漏极连接PM1的源极；

以及

NMOS管NM0，其源极连接VSS，栅极连接偏置电压VB2，漏极连接NM1的源极；

放大部，其用于通过交叉耦合的方式对VIN进行信号放大得到放大信号A、对VIP进行信号放大得到放大信号B；其中，A连接PM1的漏极，B连接PM2的漏极；

所述放大部包括：

PMOS管PM3，其源极连接VDD，漏极连接A，栅极连接VB1；

PMOS管PM4，其源极连接VDD，漏极连接B，栅极连接PM3的栅极；

NMOS 管NM4，其源极连接VSS，漏极连接PM3的漏极，栅极连接PM3的漏极；

NMOS管NM5，其源极连接VSS，漏极连接PM3的漏极，栅极连接PM4的漏极；

NMOS管NM6，其源极连接VSS，漏极连接PM4的漏极，栅极连接PM3的漏极；

以及

NMOS管NM7，其源极连接VSS，漏极连接PM4的漏极，栅极连接PM4的漏极；

Buffer转换部一，其用于对A进行信号转换得到输出信号VOUT1；

所述Buffer转换部一包括：

PMOS管PM5，其源极连接VDD，栅极连接VSS；

PMOS管PM6，其源极连接PM5的漏极，栅极连接A；

PMOS管PM7，其源极连接VDD，栅极连接VSS；

PMOS管PM8，其源极连接PM7的漏极，栅极连接PM6的漏极，漏极连接VOUT1；

NMOS管NM9，其漏极连接PM6的漏极，栅极连接PM6的栅极；

NMOS管NM10，其源极连接VSS，漏极连接NM9的源极，栅极连接VDD；

NMOS管NM11，其源极连接VSS，漏极连接VSS，栅极连接NM9的漏极；

NMOS管NM12，其漏极连接VOUT1，栅极连接PM8的栅极；

以及

NMOS管NM13，其源极连接VSS，漏极连接NM12的源极，栅极连接VDD；以及

Buffer转换部二，其用于对B进行信号转换得到输出信号VOUT2；所述Buffer转换部二包括：

PMOS管PM9，其源极连接VDD，栅极连接VSS；

PMOS管PM10，其源极连接PM9的漏极，栅极连接B；

PMOS管PM11，其源极连接VDD，栅极连接VSS；

PMOS管PM12，其源极连接PM11的漏极，栅极连接PM10的漏极，漏极连接VOUT2；

NMOS管NM14，其漏极连接PM10的漏极，栅极连接PM10的栅极；

NMOS管NM15，其源极连接VSS，漏极连接NM14的源极，栅极连接VDD；

NMOS管NM16，其源极连接VSS，漏极连接VSS，栅极连接NM14的漏极；

NMOS管NM17，其漏极连接VOUT2，栅极连接PM12的栅极；

以及

NMOS管NM18，其源极连接VSS，漏极连接NM17的源极，栅极连接VDD；

2.根据权利要求1所述的互补输入比较器电路，其特征在于，所述开关部包括：

NMOS管NM3，其源极连接地线VSS，漏极连接A，栅极连接控制信号CLK；

以及

NMOS管NM8，其源极连接VSS，漏极连接B，栅极连接控制信号CLK。

3.根据权利要求1所述的互补输入比较器电路，其特征在于，当CLK为高电平时，开关部导通，互补输入比较器电路不工作；当CLK为低电平时，开关部断开，互补输入比较器电路正常工作。

4.根据权利要求3所述的互补输入比较器电路，其特征在于，当CLK为低电平时，若VIP高于VIN，则VOUT1输出“0”、VOUT2输出“1”；若VIN高于VIP，则VOUT1输出“1”、VOUT2输出“0”。

5.一种互补输入比较器模块，其特征在于，采用了如权利要求1-4中任一项所述的互补输入比较器电路的电路布局。

6.根据权利要求5所述的互补输入比较器模块，其特征在于，所述互补输入比较器模块的引脚包括：

VDD引脚，其用于连接电源VDD；

VSS引脚，其用于连接地线VSS；

VB1引脚，其用于连接偏置电压VB1；

VB2引脚，其用于连接偏置电压VB2；

CLK引脚，其用于连接控制信号CLK；

VIP引脚，其用于连接待比较电压VIP；

VIN引脚，其用于连接基准电压VIN；

VOUT1引脚，其用于连接输出信号VOUT1；

以及

VOUT2引脚，其用于连接输出信号VOUT2。