CN1518795A - 用于电压控制振荡器且具有恒定输出振幅和可变时间延迟的cmos电路 - Google Patents

用于电压控制振荡器且具有恒定输出振幅和可变时间延迟的cmos电路 Download PDF

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Abstract

提供了用于锁相环路(PLLC)的环形振荡器的延迟电路。该延迟电路包括差分的一对NMOS晶体管102和103，其中NMOS晶体管101提供用于差分对的尾电流。互补NMOS和PMOS负载晶体管104、106和105、107提供用于差分的晶体管102和103的负载。晶体管111－114和121－122以及放大器130一起提供用于延迟装置的偏置。放大器130将非倒相输入设为VDD－VCLAMP。如所配置的，在如和图1中的PMOS晶体管4相对的晶体管104处提供从VDD到VDD－VCLAMP的恒定输出电压振幅不贡献栅极寄生电容，它能实现高工作速度而不消耗更多的电源电流。提供了使用图2的延迟电流的环形振荡器的宽频率调谐范围，因为环形振荡器的工作频率将和通过晶体管101的尾电流成正比。

Description

用于电压控制振荡器且具有恒定输出振幅和可变时间延迟的CMOS电路
发明背景
发明领域
本发明涉及用于锁相环路的环形振荡器中的延迟电路。
发明背景
锁相环路用于大量应用中，包括通信、数字电路和大容量存储电子线路。本技术领域内的普通技术人员已知大量的用于PLL的设计。常规PLL设计包括电压或电流控制的振荡器(VCO或ICO)，这是决定PLL性能的关键部分。用于PLL的VCO或ICO的重要参数包括：(1)调谐范围，或输出振幅变化最小且低振动的VCO频率的最小和最大值之间的范围；(2)电源和基片(supply and substrate)噪声抑制；以及(3)功率消耗。
图1示出常规的延迟电路，它可以用于PLL的VCO或ICO的环形振荡器中。图1的延迟电路揭示于IEEE JSSC，Vol.31，No.11，1996年11月，pp.1723-1732。晶体管1-7形成延迟级，且晶体管11和12向延迟电路提供偏置。
延迟级包含具有电阻负载4-7的源极耦合的一对晶体管2和3。每个负载都包括二极管连接的PMOS器件4或5，它们和相等大小的偏置PMOS器件6和7并联。晶体管4-7是PMOS器件，如在它们的栅极提供的圈所示的，而诸如2和3的没有这种栅极圈的晶体管是NMOS器件。栅极圈被用来在图1以及随后的图中示出哪个晶体管是PMOS和NMOS器件。
对于适当的偏置，选择适当大小的晶体管11、12、6和7从而，例如当晶体管2完全导通，则晶体管6提取晶体管1的电流的1/2。同样地，如果晶体管3完全导通，则晶体管7提取晶体管1的电流的1/2。
图1的延迟电路具有从VDD到VDD-VGS的振幅的输出电压。这里，VGS是栅源电压，它等于VT+√2*ID/k，其中k是一个导电负载晶体管4或5的装置互导。ID是晶体管4或5的漏极电流，它通常是通过晶体管1的尾电流的一半，如由时间延迟控制电压VCTL所控制的。
图1的延迟电路的延迟时间可以是约TD＝REFF*CEFF＝(1/√2*k*ID)*CEFF。REFF是在电压振幅范围的末端的小信号电阻，它是导电负载晶体管4或5的互导的倒数。CEFF是总的有效电容且包括晶体管2和6的漏极电容、晶体管4的栅极和漏极电容以及环形振荡器的下一个延迟级的输入晶体管的栅极电容。该有效电容，CEFF的限制降低了功率消耗并进一步可以提升工作的速度。
对于具有图1所示N级电路的环形振荡器，环形振荡器的工作频率f1将是：
f1＝1/(2*N*TD)＝√2*k*ID/(2*N*CEFF)
因此，使用图1所示电路的环形振荡器具有随√ID变化的输出电压振幅和与√ID成比例的工作频率f1。随√ID的输出电压振幅变化是不需要的特点，因为这种变化降低了整个工作频率范围内的电源和基片噪声抑制。此外，工作频率f1的调谐范围由根据平方根函数对尾电流ID的限制所控制。
发明概述
根据本发明，提供了用于具有相对于图1电路的恒定输出振幅、宽调谐范围、高工作速度和低功率消耗的VCO或ICO的改进延迟电路。
根据本发明，参考图2，提供了可以用于VCO或ICO的环形振荡器的延迟电路。该延迟电路包括一对差分NMOS晶体管102和103和提供用于该差分对的尾电流的NMOS晶体管101。互补NMOS和PMOS负载晶体管104、106和105、107提供用于差分晶体管102和103的负载。晶体管111-114和121-122以及放大器130一起向延迟调整电路提供偏置。
放大器130将非倒相(+)输入设定为VDD-VCLAMP，且设定延迟电路的晶体管的W/L比从而或者晶体管101、102、104和106，或者101、103、105和107分别重复(replicate)偏置晶体管111、112、113和114。如所配置的，在延迟装置的输出VOUT+和VOUT-处提供从VDD到VDD-VCLAMP的恒定输出电压振幅。由于VCLAMP和控制来自晶体管101的偏置尾电路的控制电压VCTL无关，所以如由电压VCTL所控制的，对于不同的尾电流，时间延迟电路的输出电压振幅将是恒定的。该恒定的输出电压振幅使延迟电路在整个工作电流变化内提供相对于图1电路的更好的噪声抑制。
对于图2所示的电路，NMOS负载晶体管104或105贡献很少的影响环形振荡器工作频率的有效电容CEFF，而图1的PMOS晶体管4或5则相反，所以图2的电路可以得到更高的工作速度而不消耗更多的电源电流。此外，使用图2电路的环形振荡器的频率调谐范围可以变得比图1电路的更宽，因为用于使用图2电路的环形振荡器的工作频率和尾电流成比例，而使用图1装置的工作频率和尾电流的平方根成比例。
附图概述
将对于本发明特殊的实施例描述本发明，且将参考附图，其中：
图1示出用于环形振荡器的常规延迟电路；以及
图2示出根据本发明的用于环形振荡器的延迟电路。
具体实施方式
图2示出根据本发明的用于VCO或ICO的环形振荡器内的改进延迟电路。该电路包括NMOS晶体管101，它向一差分对NMOS晶体管102和103提供尾电流。NMOS晶体管104和PMOS晶体管106形成用于该差分对的晶体管102的互补负载。同样地，NMOS晶体管105和PMOS晶体管106形成用于差分对的晶体管103的互补负载。图2所示的晶体管111-114和121-122以及放大器130一起向延迟装置提供适当的偏置。
晶体管106和107的栅极偏置遵循图1中晶体管6和7的偏置的方式。在对偏置的一个实例中，将晶体管106、107、114和122的W/L比设为相同。此外，将晶体管104、105和113的W/L比设为相同，且将晶体管102、103和112的W/L比设为相同。此外，将晶体管101的W/L比设为晶体管111和121的W/L比的两倍。最后，将晶体管104和105的W/L比设为晶体管106和107的W/L比的1/3。
当用于VCO或ICO中时，图2电路提供相比图1电路的几个优点。在随后的段落中描述了这些优点。
首先，图2的延迟电路具有从VDD到VDD-VCLAMP的恒定输出电压振幅。例如，当VIN+为高而VIN-为低时，VOUT-将箝位于VDD-VCLAMP，因为晶体管101、102、104和106分别重复晶体管111、112、113和114的偏置。同时，VOUT+将是VDD，因为晶体管107将给输出节点充电直到晶体管107变成断开。为此，如果VIN+为低而VIN-为高，则VOUT-将是VDD而VOUT+将是VDD-VCLAMP。由于VCLAMP和控制来自晶体管101的偏置尾电流的控制电压VCTL无关，所以对于由VCTL控制的不同的尾电流，图2的时间延迟电路的输出电压振幅是恒定的。和图1中的电路相比，图2中具有恒定输出电压振幅的电路使差分到单个端(differential-to-single-ended)的转换器更容易设计且能用来使振荡器在整个调谐范围内具有更好的电源和基片噪声抑制。
此外，图2电路的时间延迟约是，TD=REFF*CEFF＝CEFF*V/I，其中I是由控制电压VCTL控制的晶体管101的尾电流的一半，而V和箝位电压VCLAMP相同。CEFF是总的晶体管103和107的漏极处的寄生电容、晶体管105的源极电容和下一级的输入晶体管的栅极电容。对于具有图2的N级电路的振荡器，该电路将具有如下表示的工作频率f2：
f2＝1/(2*N*TD)＝I/(2*N*CEFF*V)
由于图2中的NMOS晶体管1004的大小是图1中PMOS晶体管4的大小的三分之一，且NMOS晶体管104不将栅极到基片电容CGB贡献到CEFF，而PMOS晶体管4却相反，所以用于图2电路的CEFF明显的小于图1所示电路的CEFF。因此，图2的电路可以得到更高的工作速度而不消耗更多的电源电流。此外，图2电路的频率调谐范围要比之前电路的频率调谐范围更宽，因为使用图2电路的环形振荡器的工作频率和尾电流ID成比例，而使用图1电路的环形振荡器的工作频率和尾电流ID的平方根成比例。
虽然以上特别地描述了本发明，但这只是教导本技术领域内的普通技术人员如何使用本发明。如以下提供的权利要求所定义的，许多其它的修改可以在本发明的范围内。

Claims (9)

1.用于振荡器的延迟电路，其特征在于，包括：
一对差分晶体管(102，103)，它们以共源结构连接，差分对的第一和第二晶体管的栅极形成延迟电路的互补输入，且差分对的第一和第二晶体管的漏极形成延迟电路的互补输出；
第一负载，包括第三和第四晶体管(104，106)，它们具有并联连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第一晶体管(102)的漏极；
第二负载，包括第五和第六晶体管(105，107)，它们具有并联连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第二晶体管(103)的漏极；以及
偏置电路，它包括：
放大器(130)，它具有连接到电压基准的第一输入、第二输入和输出；
第三负载，它包括具有耦合在第一电压源(VDD)和放大器的第二输入之间的源极-漏极通路的第七和第八晶体管(113，114)，其中第三、第五和第七晶体管的栅极耦合到放大器的输出。
2.如权利要求1所述的延迟电路，其特征在于，还包括：
第九晶体管(122)，它具有耦合到第一电压源(VDD)的源极和耦合在一起并到达第四、第六和第八晶体管的栅极的栅极和漏极。
3.如权利要求1所述的延迟电路，其特征在于，还包括：
第九晶体管(101)，它具有耦合到差分对的第一和第二晶体管(102，103)的共源极的漏极和耦合到第二电压源(VSS)的源极，以及具有耦合到延迟控制电压输入(VCTL)的栅极；以及
第十晶体管(121)，它具有耦合到第九晶体管(122)漏极的漏极、耦合到第二电压源(VSS)的源极以及耦合到延迟控制电压输入(VCTL)和第九晶体管栅极的栅极。
4.如权利要求3所述的延迟控制晶体管，其特征在于，还包括：
第十一晶体管(112)，它具有耦合到放大器的第二输入的漏极、耦合到第一电压源(VDD)的栅极以及具有源极；以及
第十二晶体管(111)，它具有耦合到第十一晶体管(112)的源极的漏极、耦合到第二电压源(VSS)的源极以及耦合到延迟控制电压和第九及第十晶体管(101、122)栅极的栅极。
5.用于振荡器的延迟电路，其特征在于，包括：
一对差分晶体管，包括：
第一NMOS晶体管(102)，其栅极形成延迟电路的非倒相输入(VIN+)、其漏极形成延迟电路的倒相输出(VOUT-)并具有一源极；以及
第二NMOS晶体管(103)，其栅极形成延迟电路的倒相输入(VIN-)、其漏极形成延迟电路的非倒相输出(VOUT+)，其源极耦合到差分对的第一晶体管源极；
第一负载，它包括：
第三NMOS晶体管(105)，其漏极耦合到第一电压源(VDD)、其源极耦合到非倒相输出(VOUT+)的源极并具有一栅极；以及
第一PMOS晶体管(107)，其源极耦合到第一电压源(VDD)、其漏极耦合到非倒相输出(VOUT+)并具有一栅极；
第二负载，它包括：
第四NMOS晶体管(104)，其漏极耦合到第一电压源(VDD)、其源极耦合到倒相输出(VOUT-)，其栅极耦合到第三NMOS晶体管(105)栅极；以及
第二PMOS晶体管(106)，其源极耦合到第一电压源(VDD)，其漏极耦合到倒相输出(VOUT-)，其栅极耦合到第一PMOS晶体管(107)栅极；
第五NMOS晶体管(101)，其漏极耦合到第一和第二晶体管的源极、其源极连接到第二电压源(VSS)并具有一栅极；以及
偏置电路，它包括：
放大器(130)，它具有连接到电压基准的非倒相输入、倒相输入和输出；
第三负载，它包括：
第六NMOS晶体管(113)，其漏极耦合到第一电压源(VDD)的漏极、其源极耦合到放大器(130)的倒相输入，其栅极耦合到第三NMOS晶体管(105)栅极；以及
第三PMOS晶体管(114)，其源极耦合到第一电压源(VDD)、其漏极耦合到放大器(130)的倒相输入，其栅极耦合到第一PMOS晶体管(107)栅极；
第七NMOS晶体管(112)，其漏极耦合到放大器(130)的倒相输入、其栅极耦合到第一电压源(VDD)并具有一源极；
第八NMOS晶体管(111)，其漏极耦合到第七NMOS晶体管(112)源极、其源极耦合到第二电压源(VSS)、其栅极耦合到第五NMOS晶体管(101)栅极；
第九NMOS晶体管(121)，其源极耦合到第二电压源(VSS)、其栅极耦合到第五NMOS晶体管(112)栅极以及延迟电路的延迟控制电压输入(VCTL)，并具有一漏极；以及
第四PMOS晶体管(122)，其源极耦合到第一电压源(VDD)，其漏极和栅极一起耦合到第九NMOS晶体管(121)的漏极以及第一PMOS晶体管(107)的栅极。
6.如权利要求5所述的延迟电路，其特征在于，每个第一、第二、第三和第四PMOS晶体管(107，106，114，122)的长宽(W/L)比相等，
其中每个第三、第四和第六NMOS晶体管(105，104，113)的W/L比相等，
其中每个第一、第二和第七NMOS晶体管(102，103，112)的W/L比相等，
其中第五NMOS晶体管(101)的W/L比等于每个第八和第九NMOS晶体管(111，121)的W/L比的两倍，以及
其中每个第三和第四NMOS晶体管(104，105)的W/L比等于每个第一和第二PMOS晶体管(107，106)的W/L比的三分之一。
7.用于振荡器的延迟电路，其特征在于，包括：
共源极结构连接的差分对NMOS晶体管(102，103)，其中差分对的第一和第二NMOS晶体管的栅极形成到延迟电路的互补输入，而差分对的第一和第二NMOS晶体管的漏极形成延迟电路的互补输出；
第一负载包括第一PMOS晶体管(106)和第三NMOS晶体管(104)，它们具有并联连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第一晶体管(102)的漏极；
第二负载包括第二PMOS晶体管(107)和第四NMOS晶体管(105)，它们具有并联连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第二晶体管的漏极；以及
电压偏置电路，它提供偏置电压到第一负载的第一PMOS晶体管(106)和第三NMOS晶体管(104)的栅极，并到第二负载的第二PMOS晶体管(107)和第四NMOS晶体管(105)。
8.用于振荡器的延迟电路，其特征在于，包括：
共源极结构连接的一对差分晶体管(102，103)，其中差分对的第一和第二晶体管的栅极形成到延迟电路的互补输入，而差分对的第一和第二晶体管的漏极形成延迟电路的互补输出；
第一负载包括第三和第三晶体管(104，106)，它们具有分路连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第一晶体管(102)的漏极；
第二负载包括第五和第六晶体管(105，107)，它们具有分路连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第二晶体管(103)的漏极；以及
电压偏置电路，它提供偏置电压到第一负载和第二负载的晶体管的栅极，从而当高和低电压输入被施加到延迟电路的输入时，延迟电路输出之间的电压振幅保持恒定。
9.用于振荡器的延迟电路，其特征在于，包括：
共源极结构连接的一对差分晶体管(102，103)，其中差分对的第一和第二晶体管的栅极形成到延迟电路的互补输入，而差分对的第一和第二晶体管的漏极形成延迟电路的互补输出；
第一负载包括第三和第四晶体管(104，106)，它们具有并联连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第一晶体管(102)的漏极；
第二负载包括第五和第六晶体管(105，107)，它们具有并联连接的源极-漏极通路从而将第一电压源(VDD)耦合到差分对的第二晶体管(103)的漏极；
尾电流控制晶体管(101)，它具有将所述一对差分晶体管的源极耦合到第二电压源(VSS)的源极-漏极通路，并具有用于施加控制电压来控制由延迟电路提供的时间延迟的栅极；以及
电压偏置电路，它提供偏置电压到第一负载和第二负载的晶体管的栅极，从而时间延迟和从尾电路控制晶体管的源极到漏极提供的尾电流线性成比例。
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