CN104820654B - 一种延时调整器 - Google Patents
一种延时调整器 Download PDFInfo
- Publication number
- CN104820654B CN104820654B CN201510214259.0A CN201510214259A CN104820654B CN 104820654 B CN104820654 B CN 104820654B CN 201510214259 A CN201510214259 A CN 201510214259A CN 104820654 B CN104820654 B CN 104820654B
- Authority
- CN
- China
- Prior art keywords
- frequency range
- module
- delay
- input
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003111 delayed effect Effects 0.000 claims description 52
- 230000001934 delay Effects 0.000 claims description 35
- 230000002035 prolonged effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000009131 signaling function Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
本发明公开一种延时调整器，其频段A模式延时模块的输入端形成本延时调整器的输入端；频段A模式延时模块的一输出端与频段B模式延时模块的输入端相连，频段B模式延时模块的一输出端与频段C模式延时模块的输入端相连，频段C模式延时模块的一输出端与频段D模式延时模块的输入端相连；频段A模式延时模块、频段B模式延时模块、频段C模式延时模块和频段D模式延时模块的另一个输出端与总数据选择器模块的输入端相连；总数据选择器模块的输出端连接输出缓冲模块的输入端；输出缓冲模块的输出端形成本延时调整器的输出端。本发明用于对输入数据码进行宽范围，高精度延时调整。
Description
技术领域
本发明涉及一种延时调整器，具体涉及一种多频段宽范围数据码的延时调整。
背景技术
随着电子技术的迅速发展，人们对信号传输的速度要求越来越高，而在高速数字系统的测试过程中，往往需要对两路或者多路信号进行延时调整，以便实现相关用途的测试，延时调整器作为该测试过程的重要单元，测试的的结果很大程度上受到了延时调整器的制约。
目前延时调整器的结构多种多样，如旁路电容结构、电流不补偿反相器结构、可变电阻结构。然而，一般的延时调整器工作的频段限制在某一特定范围，而不能同时兼顾低频、中频和高频。另外，其一般的延时调整器为单端结构，在高速系统中功耗较高，且容易受到共模噪声和电源噪声的影响，失去延时调整的精度。
发明内容
本发明所要解决的技术问题是现有延时调整器存在工作频段范围窄和精度不高的问题，提供一种延时调整器，其用于对输入数据码进行宽范围，高精度延时调整。
为解决上述问题，本发明是通过以下技术方案实现的：
一种延时调整器，由频段A模式延时模块、频段B模式延时模块、频段C模式延时模块、频段D模式延时模块、总数据选择器模块和输出缓冲模块构成；频段A模式延时模块的输入端形成本延时调整器的输入端；频段A模式延时模块的一输出端与频段B模式延时模块的输入端相连，频段B模式延时模块的一输出端与频段C模式延时模块的输入端相连，频段C模式延时模块的一输出端与频段D模式延时模块的输入端相连；频段A模式延时模块、频段B模式延时模块、频段C模式延时模块和频段D模式延时模块的另一个输出端与总数据选择器模块的输入端相连；总数据选择器模块的输出端连接输出缓冲模块的输入端；输出缓冲模块的输出端形成本延时调整器的输出端。
频段A模式延时模块，用于接受输入信号、延时控制信号A、B、C和D，微调信号E，以及延时选择信号SA，并输出0-125ps延时信号；频段B模式延时模块，用于接受频段A模式延时模块输出的0-125ps延时信号和延时选择信号SB，并输出0-1ns延时信号；频段C模式延时模块位于B频段模式延时模块的输出端，用于接受频段B模式延时模块输出的0-1ns延时信号和延时选择信号SC，并输出0-4ns延时信号；频段D模式延时模块位于C频段模式延时模块的输出端，用于接受频段C模式延时模块输出额0-4ns延时信号和延时选择信号SD，并输出0-66.67ns延时信号；总数据选择器模块，用于接收4个频段的延时信号和选择信号SE，对4个延时模块进行选择，并输出4个频段中的所需延时信号；输出缓冲模块，用于接收总数据选择器模块输出的信号，并输出最终延时信号。
所述频段A模式延时模块包括输入匹配单元、2个0-25ps延时控制单元、4个25ps延时单元和频段A数据选择器；待延时信号连接输入匹配单元的输入端；输入匹配单元的输出端连接第一0-25ps延时控制单元的输入端；第一0-25ps延时控制单元的输出端连接第二0-25ps延时控制单元的输入端；第二0-25ps延时控制单元的输出端依次连接4个25ps延时单元；4个25ps延时单元的输入端一起接至频段A数据选择器的输入端；频段A数据选择器的输出端连接频段B模式延时模块和总数据选择器模块的输入端；A、B、C和D四个延时控制信号同时连接第一0-25ps延时控制单元和第二0-25ps延时控制单元的控制端；选择信号SA连接频段A数据选择器的控制端。
所述频段A模式延时模块还进一步包括4个MOS电容，其中第一MOS电容接在微调信号E端和第一0-25ps延时控制单元的反向输出端之间；第二MOS电容接在微调信号E端和第一0-25ps延时控制单元的正向输出端之间；第三MOS电容接在微调信号E端和第二0-25ps延时控制单元的反向输出端之间；第四MOS电容接在微调信号E端和第二0-25ps延时控制单元的正向输出端之间。
所述频段B模式延时模块包括33个32.5ps延时单元和频段B数据选择器；第一32.5ps延时单元的输入端连接频段A模式延时模块的输出端；33个32.5ps延时单元依次串联；33个32.5ps延时单元中，编号为单数的32.5ps延时单元的输入端一起接至频段B数据选择器的输入端；频段B数据选择器的输出端连接频段C模式延时模块和总数据选择器模块的输入端；选择信号SB连接频段B数据选择器的控制端。
所述频段C模式延时模块包括33个125ps延时单元和频段C数据选择器；第一125ps延时单元的输入端连接频段B模式延时模块的输出端；33个125ps延时单元依次串联；33个125ps延时单元中，编号为单数的125ps延时单元的输入端一起接至频段C数据选择器的输入端；频段C数据选择器的输出端连接频段D模式延时模块和总数据选择器模块的输入端；选择信号SC连接频段C数据选择器的控制端。
所述频段D模式延时模块包括差分转单端信号单元、单端转差分信号单元、65个1ns延时单元和频段D数据选择器；差分转单端信号单元的输入端连接频段C模式延时模块的输出端，差分转单端信号单元的输出端连接第一1ns延时单元；65个1ns延时单元依次串联；所有1ns延时单元的输入端接至频段D数据选择器的输入端；频段D数据选择器的输出端连接单端转差分信号单元的输入端；单端转差分信号单元的输出端连接总数据选择器模块；选择信号SD连接频段D数据选择器的控制端。
所述输出缓冲模块包括依次串联的4个缓冲单元；第一缓冲单元连接总数据选择器模块的输出端；第四缓冲单元的输出端输出延时信号。
所述延时调整器还进一步包括I2C协议控制模块，该I2C协议控制模块产生A延时控制信号、B延时控制信号、C延时控制信号、D延时控制信号和选择信号SA送入频段A模式延时模块；I2C协议控制模块产生选择信号SB送至频段B模式延时模块；I2C协议控制模块产生选择信号SC送至频段C模式延时模块；I2C协议控制模块产生选择信号SD送至频段D模式延时模块。
与现有技术相比，本发明具有以下特点：
1、通过各个频段使用不同延时单元与数据选择器结合，以及差分结构与单端结构相互转换的方法，扩大了可延时信号的频率范围以及延时的调节范围。
2、通过高速差分结构延迟单元与高速差分结构数据选择器，使电路可正常延时高达8GHz的输入信号。
3、延时调整分为粗调、细调和微调，使延时精度精确至皮秒级。
4、延时调节简易，通过对I2C电路输入相应的数据帧即可控制数据选择器的输出，得到所需延时。
5、能有效抑制系统共模噪声以及电源噪声，提高系统可靠性。
6、系统功耗较低。
附图说明
图1为延时调整芯片结构示意图。
图2为A频段(4GHz～8GHz)延时电路框图。
图3为B频段(1GHz～4GHz)延时电路框图。
图4为C频段(125Mz～1GHz)延时电路框图
图5为D频段(7.5MHz～125MHz)延时电路框图。
图6为输出缓冲级示意图。
图7为协议框图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步详细描述。
一种延时调整器，如图1所示，主要由频段A模式延时模块、频段B模式延时模块、频段C模式延时模块、频段D模式延时模块、总数据选择器模块和输出缓冲模块构成。频段A模式延时模块的输入端形成延时调整器的输入端。频段A模式延时模块的一输出端与频段B模式延时模块的输入端相连，频段B模式延时模块的一输出端与频段C模式延时模块的输入端相连，频段C模式延时模块的一输出端与频段D模式延时模块的输入端相连。频段A模式延时模块、频段B模式延时模块、频段C模式延时模块和频段D模式延时模块的另一个输出端与总数据选择器模块的输入端相连。总数据选择器模块的输出端连接输出缓冲模块的输入端。输出缓冲模块的输出端形成延时调整器的输出端。
频段A(高频段)模式延时模块包括输入匹配单元、2个0-25ps延时控制单元、4个25ps延时单元、频段A数据选择器和4个MOS电容。待延时信号送至输入匹配单元。输入匹配单元输出信号至第一0-25ps延时控制单元。第一0-25ps延时控制单元在ABCD四个延时控制信号作用下输出调整后的延时信号至第二0-25ps延时控制单元。第二0-25ps延时控制单元在ABCD四个延时控制信号作用下输出调整后的延时信号至第一25ps延时单元，第一25ps延时单元输出到第二25ps延时单元，第二25ps延时单元输出到第三25ps延时单元，第三25ps延时单元输出到第四25ps延时单元。其中第四25ps延时单元作为电容负载存在。以上4个25ps延时单元的输入端一起接至频段A数据选择器。在选择信号SA的控制下输出0-125ps的可调延时信号至频段B模式延时模块和总数据选择器模块。第一MOS电容接在微调信号E端和第一0-25ps延时控制单元的反向输出端之间。第二MOS电容接在微调信号E端和第一0-25ps延时控制单元的正向输出端之间。第三MOS电容接在微调信号E端和第二0-25ps延时控制单元的反向输出端之间。第四MOS电容接在微调信号E端和第二0-25ps延时控制单元的正向输出端之间，4个MOS电容可对延时信号进行微调。参见图2。
频段B(中高频段)模式延时模块包括33个32.5ps延时单元和频段B数据选择器。33个32.5ps延时单元构成串联结构，即频段A模式延时模块延时信号输出至第一32.5ps延时单元的输入端，第二32.5ps延时单元的输出端连接第三32.5ps延时单元的输入端，……，第三十二32.5ps延时单元的输入端连接第三十三32.5ps延时单元的输入端。其中第三十三32.5ps延时单元作为电容负载存在，编号为单数的32.5ps延时单元(即第一、第三、第五、……、第三十三)的输入端一起输送信号至频段B数据选择器。在控制信号SB的作用下，频段B数据选择器输出0-1ns可调延时信号至频段C模式延时模块和总数据选择器模块。参见图3。
频段C(中低频段)模式延时模块包括33个125ps延时电路和频段C数据选择器。33个125ps延时电路采用串联结构，即频段B模式延时模块延时信号输出至第一125ps延时单元的输入端，第二125ps延时单元的输出端连接第三125ps延时单元的输入端，……，第三十二125ps延时单元的输入端连接第三十三125ps延时单元的输入端。其中第三十三125ps延时单元作为电容负载存在。编号为单数的125ps延时单元(即第一、第三、第五、……、第三十三)的输入端一起输送信号至频段C数据选择器。在控制信号SC的作用下，频段C数据选择器输出0-4ns可调延时信号至频段D模式延时模块和总数据选择器模块。参见图4。
频段D(低频段)模式延时模块包括差分转单端信号单元、单端转差分信号单元、65个1ns延时单元和频段D数据选择器。差分转单端信号单元作为输入端，接收频段C模式延时模块输出的延时信号。65个1ns延时单元采用串联结构相连，差分转单端信号单元输出单端信号至第一1ns延时单元的输入端，第二1ns延时单元的输出端连接第三1ns延时单元的输入端，……，第六十四1ns延时单元的输入端连接第六十五1ns延时单元的输入端。其中1ns延时电路65为电容负载。所有1ns延时单元的输入端接至频段D数据选择器。在控制信号SD的作用下，频段D数据选择器输出0-66.67ns可调延时信号至单端转差分信号单元。单端转差分信号单元输出差分信号至总数据选择器模块。参见图5。
总数据选择器模块接收频段A、B、C、D模式延时模块输出的延时信号以及数据选择信号SE，输出所需延时信号至输出缓冲模块。
输出缓冲模块包括4个缓冲单元。4个缓冲单元采用串联结构，即第一缓冲单元的输出端连接第二缓冲单元的输入端，第二缓冲单元的输出端连接第三缓冲单元的输入端，第三缓冲单元的输出端连接第四缓冲单元的输入端。输出最终第一缓冲单元位于输入端，接收总数据选择器模块输出端的信号。第四缓冲单元位于输出端，输出最终延时信号。参见图6。
延时调整器的延时控制信号和延时选择信号由I2C协议控制模块产生，用于控制延时调整器的延时大小和工作频段。频段A模式延时模块为延时调制器的输入端，用于接受输入信号、延时控制信号D[3:0]和延时选择信号SA[1：0]，并输出0-125ps延时信号。频段B模式延时模块位于A频段模式延时模块的输出端，用于接受频段A模式延时模块输出的0-125ps延时信号和延时选择信号SB[3：0]，并输出0-1ns延时信号。频段C模式延时模块位于B频段模式延时模块的输出端，用于接受频段B模式延时模块输出的0-1ns延时信号和延时选择信号SC[3：0]，并输出0-4ns延时信号。频段D模式延时模块位于C频段模式延时模块的输出端，用于接受频段C模式延时模块输出额0-4ns延时信号和延时选择信号SD[7：0]，并输出0-66.67ns延时信号。总数据选择器模块位于以上四个延时模块的输出端，用于接收4个频段的延时信号和选择信号SE[1：0]，对4个延时模块进行选择，从而匹配出具体所需延时，并输出4个频段中的所需延时信号。输出缓冲模块位于总数据选择器模块的输出端，用于接收总数据选择器模块输出的信号，改善延时调整器的工作条件，保证数据同步传输，并输出最终延时信号。参见图7。
最后应说明的是，对本发明的技术方案进行修改或等同替换，而不脱于本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围中。
Claims (4)
1.一种延时调整器，其特征在于：由频段A模式延时模块、频段B模式延时模块、频段C模式延时模块、频段D模式延时模块、总数据选择器模块和输出缓冲模块构成；频段A模式延时模块的输入端形成本延时调整器的输入端；频段A模式延时模块的一输出端与频段B模式延时模块的输入端相连，频段B模式延时模块的一输出端与频段C模式延时模块的输入端相连，频段C模式延时模块的一输出端与频段D模式延时模块的输入端相连；频段A模式延时模块、频段B模式延时模块、频段C模式延时模块和频段D模式延时模块的另一个输出端与总数据选择器模块的输入端相连；总数据选择器模块的输出端连接输出缓冲模块的输入端；输出缓冲模块的输出端形成本延时调整器的输出端；
频段A模式延时模块，用于接收输入信号、延时控制信号A、B、C和D，微调信号E，以及选择信号SA，并输出0-125ps延时信号；所述频段A模式延时模块包括输入匹配单元、2个0-25ps延时控制单元、4个25ps延时单元和频段A数据选择器；待延时信号连接输入匹配单元的输入端；输入匹配单元的输出端连接第一0-25ps延时控制单元的输入端；第一0-25ps延时控制单元的输出端连接第二0-25ps延时控制单元的输入端；第二0-25ps延时控制单元的输出端依次连接4个25ps延时单元；4个25ps延时单元的输入端一起接至频段A数据选择器的输入端；频段A数据选择器的输出端连接频段B模式延时模块和总数据选择器模块的输入端；A、B、C和D四个延时控制信号同时连接第一0-25ps延时控制单元和第二0-25ps延时控制单元的控制端；选择信号SA连接频段A数据选择器的控制端；
频段B模式延时模块，用于接收频段A模式延时模块输出的0-125ps延时信号和选择信号SB，并输出0-1ns延时信号；所述频段B模式延时模块包括33个32.5ps延时单元和频段B数据选择器；第一32.5ps延时单元的输入端连接频段A模式延时模块的输出端；33个32.5ps延时单元依次串联；33个32.5ps延时单元中，编号为单数的32.5ps延时单元的输入端一起接至频段B数据选择器的输入端；频段B数据选择器的输出端连接频段C模式延时模块和总数据选择器模块的输入端；选择信号SB连接频段B数据选择器的控制端；
频段C模式延时模块位于B频段模式延时模块的输出端，用于接收频段B模式延时模块输出的0-1ns延时信号和选择信号SC，并输出0-4ns延时信号；所述频段C模式延时模块包括33个125ps延时单元和频段C数据选择器；第一125ps延时单元的输入端连接频段B模式延时模块的输出端；33个125ps延时单元依次串联；33个125ps延时单元中，编号为单数的125ps延时单元的输入端一起接至频段C数据选择器的输入端；频段C数据选择器的输出端连接频段D模式延时模块和总数据选择器模块的输入端；选择信号SC连接频段C数据选择器的控制端；
频段D模式延时模块位于C频段模式延时模块的输出端，用于接收频段C模式延时模块输出的 0-4ns延时信号和选择信号SD，并输出0-66.67ns延时信号；所述频段D模式延时模块包括差分转单端信号单元、单端转差分信号单元、65个1ns延时单元和频段D数据选择器；差分转单端信号单元的输入端连接频段C模式延时模块的输出端，差分转单端信号单元的输出端连接第一1ns延时单元；65个1ns延时单元依次串联；所有1ns延时单元的输入端接至频段D数据选择器的输入端；频段D数据选择器的输出端连接单端转差分信号单元的输入端；单端转差分信号单元的输出端连接总数据选择器模块；选择信号SD连接频段D数据选择器的控制端；
总数据选择器模块，用于接收4个频段的延时信号和选择信号SE，对4个延时模块进行选择，并输出4个频段中的所需延时信号；
输出缓冲模块，用于接收总数据选择器模块输出的信号，并输出最终延时信号。
2.根据权利要求1所述的一种延时调整器，其特征在于：所述频段A模式延时模块还进一步包括4个MOS电容，其中第一MOS电容接在微调信号E端和第一0-25ps延时控制单元的反向输出端之间；第二MOS电容接在微调信号E端和第一0-25ps延时控制单元的正向输出端之间；第三MOS电容接在微调信号E端和第二0-25ps延时控制单元的反向输出端之间；第四MOS电容接在微调信号E端和第二0-25ps延时控制单元的正向输出端之间。
3.根据权利要求1所述的一种延时调整器，其特征在于：所述输出缓冲模块包括依次串联的4个缓冲单元；第一缓冲单元连接总数据选择器模块的输出端；第四缓冲单元的输出端输出延时信号。
4.根据权利要求1所述的一种延时调整器，其特征在于：还进一步包括I2C协议控制模块，该I2C协议控制模块产生A延时控制信号、B延时控制信号、C延时控制信号、D延时控制信号和选择信号SA送入频段A模式延时模块；I2C协议控制模块产生选择信号SB送至频段B模式延时模块；I2C协议控制模块产生选择信号SC送至频段C模式延时模块；I2C协议控制模块产生选择信号SD送至频段D模式延时模块。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510214259.0A CN104820654B (zh) | 2015-04-29 | 2015-04-29 | 一种延时调整器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510214259.0A CN104820654B (zh) | 2015-04-29 | 2015-04-29 | 一种延时调整器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104820654A CN104820654A (zh) | 2015-08-05 |
| CN104820654B true CN104820654B (zh) | 2018-02-02 |
Family
ID=53730954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510214259.0A Expired - Fee Related CN104820654B (zh) | 2015-04-29 | 2015-04-29 | 一种延时调整器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104820654B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106385707B (zh) * | 2016-09-18 | 2019-10-22 | 广州市大喜通信技术有限公司 | 一种td-lte自动时延调整方法及装置 |
| CN106656883B (zh) * | 2016-12-22 | 2023-02-28 | 桂林电子科技大学 | 一种低频增益分段可调的线性均衡器 |
| CN111769824B (zh) * | 2020-07-13 | 2022-06-14 | 电子科技大学 | 一种可配置延迟电路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1169000A (zh) * | 1996-04-23 | 1997-12-31 | 东芝株式会社 | 时钟同步延迟控制电路 |
| CN1406003A (zh) * | 2001-09-19 | 2003-03-26 | 尔必达存储器株式会社 | 半导体集成电路装置和延迟锁定环装置 |
| CN104237856A (zh) * | 2014-09-28 | 2014-12-24 | 贵州航天计量测试技术研究所 | 一种雷达探测信号高精度延时产生装置及控制方法 |
| CN204557473U (zh) * | 2015-04-29 | 2015-08-12 | 桂林电子科技大学 | 一种延时调整器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6501317B2 (en) * | 2001-04-06 | 2002-12-31 | Elantec Semiconductor, Inc. | High speed, low-power CMOS circuit with constant output swing and variable time delay for a voltage controlled oscillator |
-
2015
- 2015-04-29 CN CN201510214259.0A patent/CN104820654B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1169000A (zh) * | 1996-04-23 | 1997-12-31 | 东芝株式会社 | 时钟同步延迟控制电路 |
| CN1406003A (zh) * | 2001-09-19 | 2003-03-26 | 尔必达存储器株式会社 | 半导体集成电路装置和延迟锁定环装置 |
| CN104237856A (zh) * | 2014-09-28 | 2014-12-24 | 贵州航天计量测试技术研究所 | 一种雷达探测信号高精度延时产生装置及控制方法 |
| CN204557473U (zh) * | 2015-04-29 | 2015-08-12 | 桂林电子科技大学 | 一种延时调整器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104820654A (zh) | 2015-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104980156B (zh) | 基于fpga的高速adc同步采集系统 | |
| CN106374927A (zh) | 一种基于FPGA和PowerPC的多通道高速AD系统 | |
| CN104820654B (zh) | 一种延时调整器 | |
| US6904375B1 (en) | Method and circuits for testing high speed devices using low speed ATE testers | |
| EP2075710B1 (en) | Communication system between first and second independently clocked devices | |
| CN108134607A (zh) | 基于jesd204b的板间高速ad同步采集电路及同步方法 | |
| DE102007030117A1 (de) | Programmierbare Verzögerung für Taktphasen-Fehlerkorrektur | |
| US8390315B1 (en) | Configurable input-output (I/O) circuitry with pre-emphasis circuitry | |
| CN106844864A (zh) | 一种基于相位自同步技术的多路时钟调节方法 | |
| CN104821802A (zh) | 时钟生成方法及时钟生成电路 | |
| US6903575B1 (en) | Scalable device architecture for high-speed interfaces | |
| CN108037332B (zh) | 多通道参考时钟发生模块 | |
| CN103294423A (zh) | 包括信号发射电路的芯片、芯片间通信系统及其配置方法 | |
| CN204557473U (zh) | 一种延时调整器 | |
| CN106970679A (zh) | 一种基于时间‑数字转换器电路的多芯片同步结构 | |
| CN108614206A (zh) | 一种芯片测试装置、测试方法及测试板 | |
| CN105306022B (zh) | 一种用于异步电路四相位握手协议的非对称延时装置 | |
| CN206313812U (zh) | 一种模拟均衡器、通信接口及芯片 | |
| CN106656126A (zh) | 负电压产生电路、射频开关系统和射频开关电路控制方法 | |
| KR20130049418A (ko) | 반도체 시스템을 위한 무선 신호 송수신 장치 | |
| CN106534007B (zh) | 一种模拟均衡器、通信接口及芯片 | |
| CN110277979A (zh) | 一种高性能压控振荡器 | |
| CN103684473A (zh) | 基于fpga的高速串并转换电路 | |
| TW202203024A (zh) | 高速同步觸發匯流排電路與同步觸發方法 | |
| CN105262464B (zh) | 减小芯片输入端口所需建立保持时间的电路及方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180202 |