DE102007030117A1

DE102007030117A1 - Programmierbare Verzögerung für Taktphasen-Fehlerkorrektur

Info

Publication number: DE102007030117A1
Application number: DE102007030117A
Authority: DE
Inventors: Suwei Hillsboro Chen; Aaron K. El Dorado Hills Martin; Ying L. Portland Zhou
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2006-06-30
Filing date: 2007-06-29
Publication date: 2008-01-31
Anticipated expiration: 2027-06-30
Also published as: DE102007030117B4; TW200826474A; CN101102106A; TWI341643B; US7545194B2; US20080012653A1; CN101102106B; GB2439836A; GB2439836B; GB0712815D0

Abstract

Offenbart werden ein Verfahren, ein Schaltkreis und ein System. In einer Ausführungsform umfaßt das Verfahren das Empfangen eines Differentialtaktsignals von zwei Taktsignalleitungen in einem ersten differentiellen Transistorpaar einer ersten Größe, das Empfangen des Differentialtaktsignals von zwei Taktsignalleitungen in einem zweiten differentiellen Transistorpaar einer Größe, die kleiner als die erste Größe ist, das Umwandeln des Differentialtaktsignals in ein Eintaktsignal, das Ausgeben des Eintaktsignals durch einen Inverter und das Synchronisieren eines Differentialtakt-Phasenfehlers durch Steuern der Transkonduktanz zwischen dem ersten differentiellen Transistorpaar und dem zweiten differentiellen Transistorpaar.

Description

ERFINDUNGSGEBIET
Die Erfindung bezieht sich auf Taktpuffer. Insbesondere bezieht sich die Erfindung auf Taktphasen-Fehlerkorrektur innerhalb von Taktpuffern.
ALLGEMEINER STAND DER TECHNIK
Zu wählbaren Taktsystemen für Hochgeschwindigkeits-Datenverbindungen gehört unteren anderem auch die Mehrphasen-Taktgebung. Das System benutzt mehrere Phasen eines Niederfrequenztaktes, der normalerweise mit einem Bruchteil der vollen Geschwindigkeit läuft, welches die Frequenz der Datenrate ist, um die Eingangs- und Ausgangsschaltungen zu treiben. Als Kompromiß zwischen Geschwindigkeit und Stromverbrauch unterstützt Mehrphasentaktgebung das Erzielen von Datenraten im Giga-Bit-Bereich, ohne die Frequenzgrenzen von Taktgebungsschaltungen aufs Äußerste zu treiben.
Leider ist Mehrphasentaktgebung mit einigen einzigartigen Problemen behaftet. Ein Beispiel ist der Taktphasenfehler, der definiert wird als die Ausbreitungsverzögerung-Differenz zwischen zwei Phasen, die sich durch angeblich übereinstimmende Taktpfade hindurch aufbaut. Der Taktphasenfehler wird in erster Linie durch Geräteunstimmigkeiten und parasitäre Unstimmigkeiten verursacht. Es gibt Wafer-zu-Wafer-Geräteunstimmigkeiten und Los-zu-Los-Geräteunstimmigkeiten, im allgemeinen ist jedoch zu sagen, daß zwei Geräte, selbst wenn sie gemäß strikten Vorgaben hergestellt wurden, aufgrund der mit vielen Herstellungsprozessen verbundenen inhärenten Reihe von Fehlern nie perfekt miteinander übereinstimmen. Parasitäre Unstimmigkeit andererseits bezieht sich auf die mit allen Geräten und Übertragungsleitungen verbundene inhärente Kapazität. Sowohl Geräteunstimmigkeiten als auch parasitäre Unstimmigkeiten treten in jedem Takgebungssystem auf.
Es ist möglich, durch Hinzufügung einer einstellbaren Verzögerung zum Taktpfad den Taktphasenfehler zu korrigieren. In 1 ist ein nicht-programmierbarer D2SE (Differentialtakt-zu-Eintakt) Taktpuffer dargestellt, der oft am Ende eines Differentialtakt-Verteilungspfads angeordnet ist. Der D2SE Taktpuffer wandelt einen Differentialtakt, wie einen CML-Takt (CML = Current-Mode Logic) in einen „Full-Rail" Takt (Vollschienentakt) um, der von Eingangs-/Ausgangs-(I/O) Schaltungen benötigt wird.
1 zeigt einen nicht-programmierbaren Standard D2SE Taktpuffer. In 1 tritt das Paar von Differentialtakt-Übertragungsleitungen als inn (100) und inp (102) in den Taktpuffer ein. Jede Differentialtakt-Übertragungsleitung ist an das Gate eines NMOS Transistors gekoppelt, inn (100) ist an das Gate von Transistor 104 gekoppelt, und inp (102) ist an das Gate von Transistor 106 gekoppelt. In dieser Ausführungsform eines Standard D2SE Taktpuffers sind zwei zusätzliche PMOS Transistoren (108) und (110) im Schaltkreis vorhanden. Die Auslegung dieses Taktpuffer-Schaltkreises gestattet der Eintakt-Übertragungsleitung, die an Knoten outn1 (116) beginnt, sich im Wechsel zu laden und zu entladen, d.h. Aufladen von einer positiven Versorgungsspannung (Vdd), wenn inn (100) hoch ist, und Entladen in die Strom-Drain Iss (112), wenn inp (102) hoch ist. Sobald outn1 (116) sich genügend aufgeladen bzw. entladen hat, flipt der Inverter 114 und sendet das entgegengesetzte Signal auf der Eintakt-Übertragungsleitung (outp).
In dieser Ausführungsform wird vorausgesetzt, daß das Differentialtaktsignal, das aus den inn (100) und inp (102) Übertragungsleitungen in den D2SE Taktpuffer eintritt, keinen Taktphasenfehler aufweist und somit abgeglichen ist. Auf ihrem Weg durch den Taktpuffer-Schaltkreis, den sie schließlich bei outp verlassen, werden die Signale potentiell von im Schaltkreis inhärenten Geräte-UnstimmigkeitsKapazitäten und parasitären UnstimmigkeitsKapazitäten beeinflußt. Außerdem kompensiert der Taktpuffer-Schaltkreis für irgendwelche Fehler, die sich auf dem Weg durch den Taktpfad hindurch angesammelt haben. Somit könnte ein Taktphasenfehler vorhanden sein, wenn der Differentialtakt an Knoten outn1 (116) in einen Eintakt umgewandelt wird. Insbesondere könnte die potentielle Geräteunstimmigkeit der Kapazitäten für Transistor 104 und Transistor 106 einen Taktphasenfehler erzeugen. Ferner erzeugt die parasitäre Kapazität, die ein natürliches Vorkommnis in Transistor 104 und Transistor 110 sowie in Inverter 114 ist, an Knoten outn1 (116) einen zusätzlichen Taktphasenfehler.
2 veranschaulicht eine Ausführungsform einer begrenzten Lösung, die zum D2SE Taktpuffer hinzugefügt wurde, um die Geräte-UnstimmigkeitsKapazitäten und parasitären UnstimmigkeitsKapazitäten zu beseitigen, die inhärent in dem Taktpuffer von 1 sind. In 2 ist der ganze D2SE Taktpuffer, vom Paar von Differentialtakt-Übertragungsleitungen, die als inn (200) und inp (202) in den Taktpuffer-Schaltkreis eintreten, bis zum Knoten outn1 (212) identisch. Dann werden an Knoten outn1 (212), wo das Differentialtaktsignal durch die Lade- und Entladefunktionalität, wie in 1 beschrieben, in das Eintaktsignal umgewandelt wird, einer oder mehrere (in Blase 214 dargestellte) Kondensatoren zur Eintakt-Übertragungsleitung hinzugefügt. Zur Erzielung einer besser managbaren und modifizierbaren Umgebung sind in einer Ausführungsform die Kondensatoren programmierbar. Wenn Drain- und Source-Spannungen zwischen der Spannungsversorgung (Vdd) und Erde (Vss) wechseln, hat dies Einfluß auf die Sperrschicht in den Kondensatoren innerhalb 214 und folglich auf ihre Gate-Kapazität. Somit ist es in dieser Ausführungsform möglich, die Kapazität des einzelnen oder der mehreren Kondensatoren zu erhöhen oder zu vermindern, um die betroffene Gate-Kapazität nach Bedarf anzupassen.
Trotzdem gibt es in der Lösung in 2 ein inhärentes Problem, weil der nicht-programmierbare Abschnitt der Gate-Kapazität der Kondensatoren signifikant ist, der zu einer Overhead-Kapazität wird. Der Overhead benötigt zusätzlichen Strom, um diese zusätzliche kapazitive Ladung zu einer Kompensation zu steuern.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird anhand von Beispielen erklärt und ist nicht auf die Figuren der beiliegenden Zeichnungen beschränkt, in denen gleiche Bezugsziffern gleichartige Elemente bezeichnen, und in denen
1 eine Ausführungsform eines nicht-programmierbaren Standard-D2SE Taktpuffers ist.
2 eine Ausführungsform einer begrenzten Lösung darstellt, die zum D2SE Taktpuffer hinzugefügt wurde, um die Geräte-UnstimmigkeitsKapazitäten und parasitischen UnstimmigkeitsKapazitäten zu beseitigen, die inhärent im Taktpuffer von 1 sind.
3 ein Diagramm einer Ausführungsform eines D2SE Taktpuffers mit einer programmierbaren Verzögerung ist.
4 ein Taktverteilungssystem darstellt, welches einen oder mehrere in 3 beschriebene programmierbare D2SE-Taktpuffer verwendet.
5 den Abstimmbereich der Quadraturphasen-Korrektur anhand einer in 3 dargestellten Ausführungsform des D2SE Taktpuffers darstellt.
6 ein Ablaufdiagramm einer Ausführungsform eines Prozesses zum Synchronisieren eines differentiellen Taktphasenfehlers darstellt.
7 ein Ablaufdiagramm einer Ausführungsform eines Prozesses zum dynamischen Korrigieren des Taktphasenfehlers im Zeitverlauf während des Betriebs des D2SE Taktpuffers darstellt.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Offenbart werden Ausführungsformen eines Verfahrens, eines Schaltkreises und eines Systems für eine programmierbare Verzögerung zur Taktphasenfehler-Korrektur. In der folgenden Beschreibung sind zahlreiche spezifische Details angegeben. Es versteht sich jedoch, daß die Ausführungsformen auch ohne diese spezifischen Details praktiziert werden können. In anderen Fällen wurden gut bekannte Elemente, Spezifikationen und Protokolle nicht im Detail besprochen, um die vorliegende Erfindung nicht unnötig zu verschleiern.
3 ist ein Diagramm einer Ausführungsform eines D2SE Taktpuffers mit programmierbarer Verzögerung. Der Taktpuffer-Schaltkreis in 3 empfängt ein Paar von Differentialtakt-Übertragungsleitungen – inn 300 und inp 302. Jede Differentialtakt-Übertragungsleitung ist an die Gates von zwei separaten NMOS Transistoren gekoppelt – inn (300) ist an die Gates der Transistoren 304 und 310 gekoppelt, und inp (302) ist an die Gates der Transistoren 306 und 308 gekoppelt.
Diese vier Transistoren bilden zwei separate differentielle Paare – das differentielle Paar 304/306 und das differentielle Paar 308/310. Die Source der beiden Transistoren im differentiellen Paar 304/306 ist an eine gemeinsame Stromquelle, Bias-Strom Iss1 312, gekoppelt, während die Source der beiden Transistoren im differentiellen Paar 308/310 an eine separate gemeinsame Stromquelle, Bias-Strom Iss2 314 gekoppelt ist. Sowohl Iss 312 als auch Iss2 314 sind an eine gemeinsame Erde, Vss 318, gekoppelt.
Iss 312 und Iss2 314 sind programmierbare Stromquellen (Current Sources) (sie können auch als Stromentnahmen (Current Drains) bezeichnet werden). Es gibt verschiedene Technologien, wie die Stromquelle gebildet werden kann. In einer Ausführungsform besteht jede der beiden Stromquellen, Iss 312 und Iss2 314, aus in Blase 316 dargestellten Schaltungen. Zusätzlich sind Iss1 312 und Iss2 314 programmierbar, es gibt daher an jeder Stromquelle eine oder mehrere Programmierleitungen zum Programmieren. In dieser Ausführungsform wird Iss 1 312 über die prog<n:0> Leitungen 320 programmiert, und Iss2 314 wird über die progb<n:0> Leitungen 322 programmiert. Beim Programmieren der prog<n:0> Leitungen 320 und progb<n:0> Leitungen 322 werden bestimmte Transistorpaare innerhalb des Stromquellenmoduls (in Blase 316 dargestellt) ein- oder ausgeschaltet, was wiederum den zulässigen Strom durch die Stromquelle erhöht oder vermindert.
In einer Ausführungsform sind die beiden Transistoren in differentiellen Paaren 308/310 von gleicher Größe. In verschiedenen Ausführungsformen könnte die Größe des Transistors die Länge des Transistors, die Breite des Transistors oder die Breite und Länge des Transistors beinhalten. In der in 3 dargestellten Ausführungsform bezieht sich die Transistorgröße auf die Breite des Transistors, wobei für alle vier Transistoren in den beiden differentiellen Paaren die gleiche Länge angenommen wird. So zeigt 3, daß die Größe der Transistoren im differentiellen Paar 308/310 zu „1" normalisiert wurde. In dieser Ausführungsform sind die beiden Transistoren im differentiellen Paar 304/306 von gleicher Größe. In dieser Ausführungsform ist die Größe jedes der beiden Transistoren im differentiellen Paar 304/306 „N" mal die Größe jedes der beiden Transistoren im differentiellen Paar 308/310. In einer Ausführungsform liegt der Bereich von N zwischen 2 und 4. In einer anderen Ausführungsform ist der Bereich von N die Größe irgendeiner realen positiven Zahl. So könnte in einer anderen Ausführungsform „N" eine positive Zahl von kleiner als eins sein, was bedeutet, daß jeder individuelle Transistor im differentiellen Paar 304/306 eine kleinere Größe als jeder individuelle Transistor im differentiellen Paar 308/310 aufweist.
In der in den 3 dargestellten Ausführungsform, in der N zwischen 2 und 4 liegt, ist der gesamte Bias-Strom zwischen zwei Stromquellen (Iss1 + Iss2) aufgeteilt. Die programmierbaren Eingänge (prog<n:0> und progb<n:0>) steuern das Bias-Strom-Verhältnis zwischen den beiden differentiellen Paaren. Die Transkonduktanz von den Eingängen (inp 300 und inn 302) durch die differentiellen Paare (304/306 und 308/310), die die Verzögerung durch den gesamten D2SE Taktpuffer bestimmt, wird bestimmt als:
wobei g_m = Transkonduktanz, W = Breite des Transistors, L = Länge des Transistors, const = eine Konstante und Ids = der Source–Drain Strom ist. Somit sind in dieser Ausführungsform, in der L gleich für jeden Transistor ist und const inhärent gleich ist, die Breite des Transistors und der durch den Transistor fließende Strom die beiden Variablen, die die Transkonduktanz eines Transistors modifizieren können.
Die Breite des Transistors ist nach der Fertigung des Taktpuffer-Schaltkreises nicht modifizierbar, daher kann die Transkonduktanze während des Betriebs nur durch Modifizieren des Stroms dynamisch geändert werden. Der durch den Taktpuffer fließende Strom kann nicht wesentlich geändert werden, weil der Taktpuffer-Schaltkreis einen Mindeststrom zum korrekten Funktionieren benötigt, und es auch eine Höchststromgrenze für jeden Schaltkreis gibt. Somit werden in einer Ausführungsform sowohl die Breite der Transistoren im ersten differentiellen Paar 304/306 als auch die Breite der Transistoren im zweiten differentiellen Paar 308/310 so eingerichtet, daß die Transkonduktanz auf einem vorherbestimmten Niveau liegt, wenn der Strom (i) in der Mitte eines normalen und betriebsfähigen Strombereichs ist. Die zwei differentiellen Transistorpaare ermöglichen einen größeren modifizierbaren Transkonduktanzbereich als ein einzelner Schaltkreis eines differentiellen Paares. Der Strom kann separat für Iss1 312 und Iss2 314 programmiert werden, was eine Änderung im Transkonduktanz-Verhältnis zwischen den beiden differentiellen Paaren ermöglicht.
Der D2SE Taktpuffer in 3 hat zwei zusätzliche im Schaltkreis vorhandene PMOS Transistoren (332 und 334). Die Auslegung dieses Taktpuffer-Schaltkreises gestattet der parasitären Kapazität an Knoten outn1 (324), sich im Wechsel zu laden und zu entladen, d.h. Aufladen von einer positiven Versorgungsspannung Vdd 330, wenn inn 300 hoch ist, und Entladen in die geteilten Strom-Drains Iss1 312 und Iss2 314, wenn inp 302 hoch ist. Sobald Knoten outn1 324 sich genügend aufgeladen bzw. entladen hat, flipt der Inverter 326 und sendet die entsprechende fallende oder steigende Kante des Eintaktsignals auf der Eintakt-Übertragungsleitung outp 328.
Auf ihrem Weg durch den Taktpuffer-Schaltkreis und schließlich bei Verlassen des Schaltkreises an outp werden die Signale potentiell von Geräte-UnstimmigkeitsKapazitäten und parasitären UnstimmigkeitsKapazitäten, die im Schaltkreis inhärent sind, sowie auch von Fehlern beeinflußt, die sich auf dem Weg durch den gesamten Taktpfad hindurch angesammelt haben. Somit könnte ein Taktphasenfehler vorhanden sein, wenn der Differentialtakt an Knoten outn1 324 in einen einpoligen Takt bzw. Eintakt umgewandelt wird. Insbesondere könnte die potentielle Geräteunstimmigkeit der Kapazitäten für das erste differentielle Paar 304/306 und die Kapazitäten des zweiten differentiellen Paares 308/310 einen Taktphasenfehler erzeugen. Ferner erzeugt die parasitäre Kapazität, die ein natürliches Vorkommnis in den Transistoren 306, 308 und 334 sowie in Inverter 326 ist, an Knoten outn1 324 einen zusätzlichen Taktphasenfehler.
4 veranschaulicht ein Taktverteilungssystem, welches einen oder mehrere der in 3 beschriebenen programmierbaren D2SE Taktpuffer verwendet. Differentialtakt-Sender 400 und 402 senden Taktsignale in einem Quadraturphasen-Taktgebungssystem über Differentialtakt-Übertragungsleitungen. In einem Quadraturphasen-Taktgebungssystem müssen Signale in vier Phasen von 0°, 90°, 180° und 270° verteilt werden. Jedes Quadraturphasen-Taktsignal durchläuft eine Phasenkorrektureinheit 404, die 4 programmierbare D2SE Taktpuffer (406, 408, 410, 412), wie in 3 beschrieben, und eine Feinphasen-Steuereinheit 414 enthält.
Die Feinphasen-Steuereinheit 414 empfängt als Eingang alle mit jeder Phase des Quadraturphasen-Taktsignals verknüpften vier Signale von den programmierbaren D2SE Taktpuffern (406, 408, 410, 412). Nach Empfang der vier Signalphasen sendet die Feinphasen-Steuereinheit 414 notwendige Steuerinformation an jeden der programmierbaren D2SE Taktpuffer. Die Taktpuffer empfangen die Information, und jeder modifiziert seine internen Iss1 und Iss2 Ströme (wie in 3 im Detail erklärt), um die Transkonduktanz zu erhöhen bzw. zu vermindern, wodurch die Verzögerung des Taktsignals durch jeden entsprechenden Taktpuffer zum Korrigieren eines Phasenfehlers erhöht oder vermindert wird. Dann senden die Taktpuffer die Phasen-korrigierten Quadratursignale an die I/O Schaltungen (416, 418, 420). In einer Ausführungsform aktualisiert die Feinphasen-Steuereinheit periodisch die Steuereingänge des D2SE Taktpuffers, um jeglichen Taktphasenfehler zwischen dem I-Takt (0° und 180°) und dem Q-Takt (90° und 270°) zu korrigieren.
5 veranschaulicht den Abstimmbereich der Quadraturphasen-Korrektur unter Einsatz einer Ausführungsform des in 3 beschriebenen D2SE Taktpuffers. In einer Ausführungsform ist der Programmiercode, der die Verzögerung innerhalb des programmierbaren D2SE Taktpuffers erhöht oder vermindert, 5 Bits breit und somit fähig, sich an 32 separate Stromeinstellungen innerhalb der Stromquellen Iss1 und Iss2 anzupassen. Der Programmiercode ist separat für jede Stromquelle, somit sind die 32 Einstellungen individuelle Werte pro Stromquelle. In 5 steigt der Stromfluß durch eine Stromquelle mit dem Anstieg in der programmierbaren Einstellnummer. 5 zeigt die bei 90° normalisierte Phasenverzögerung, was eine synchronisierte Verzögerung für eine Quadraturphase mit Bezug auf die vorherige Phase ist. Die 90° Phasenverzögerung würde eine Stromquellen-Programmiercode-Einstellung von 16 benötigen. Wenn die Einstellung vermindert würde, würde sich die Phasenverzögerung auf unter 90° verschieben, während bei Erhöhen der Einstellung die Verzögerung sich über 90° hinaus verschieben würde.
6 ist ein Ablaufdiagramm, welches eine Ausführungsform eines Prozesses zum Synchronisieren eines Differentialtakt-Phasenfehlers darstellt. Der Prozeß wird von Verarbeitungslogik durchgeführt, die Hardware (Schaltungen, dedizierte Logik usw.), Software (wie sie auf einem Allzweck-Computersystem oder einer dedizierten Maschine laufen würde) oder eine Kombination derselben umfassen könnte. Bezugnehmend auf 6 beginnt der Prozeß damit, daß die Verarbeitungslogik ein Differentialtakt-Signal in zwei Transistorpaaren (Verarbeitungsblock 600) empfängt. In einer Ausführungsform sind die beiden Transistorpaare, die das Differentialtaktsignal empfangen, zwei differentielle Transistorpaare, wobei die beiden Transistoren, die ein Paar bilden, von gleicher Größe sind, aber ein Transistorpaar von kleinerer Größe als das andere Transistorpaar ist. In einer Ausführungsform ist das von der Verarbeitungslogik empfangene Differentialsignal ein 4-Phasenquadratur-Differentialtaktisgnal.
Als nächstes fahrt der Prozeß fort, indem die Verarbeitungslogik das Differentialsignal in ein einpoliges Taktsignal bzw. Eintaktsignal verwandelt (Verarbeitungsblock 602). In einer Ausführungsform wird für den Umwandlungsprozeß ein D2SE Taktpuffer benötigt, der im Schaltkreis inhärente Geräte-Unstimmigkeits- und parasitäre Unstimmigkeitskapazitäten aufweisen könnte. In dieser Ausführungsform, wenn eine Geräteunstimmigkeit oder parasitäre Unstimmigkeit vorhanden ist, könnte das in ein Eintaktsignal umgewandelte Signal einen Taktphasenfehler enthalten, der sich aus dem Umwandlungsprozeß ergibt. Die Unstimmigkeiten der ganzen Taktverteilungspfade tragen ebenfalls zum Gesamt-Taktphasenfehler bei.
Der Prozeß fährt fort, indem die Verarbeitungslogik den Differentialtakt-Phasenfehler durch Erhöhen oder Vermindern der Transkonduktanz des Taktpuffers synchronisiert (Verarbeitungsblock 604). Die Transkonduktanz des Taktpuffer-Schaltkreises wird im Detail mit Bezug auf 3 oben beschrieben. Je größer die Transkonduktanz des Schaltkreises, umso kleiner ist die Verzögerung des Signals. Somit wird die Transkonduktanz des Taktpuffer-Schaltkreises entsprechend erhöht oder vermindert, damit die Verzögerung zwischen zwei aufeinanderfolgenden Taktphasen vermindert oder erhöht werden kann.
Der Prozeß endet damit, daß die Verarbeitungslogik das Eintaktsignal durch einen Inverter ausgibt (Verarbeitungsblock 606). In einer Ausführungsform wurde der Inverter in den Knoten im Taktpuffer-Schaltkreis platziert, der das umgewandelte Signal empfängt. Dadurch daß die Verarbeitungslogik jeden Taktphasenfehler synchronisiert, ist das Eintaktsignal beim Verlassen des Taktpuffer-Schaltkreises Phasen-abgeglichen.
Während in 6 ein einzelner Umwandlungs- und Taktphasenfehlerkorrektur-Prozeß dargestellt ist, zeigt 7 ein Ablaufdiagramm einer Ausführungsform eines Prozesses zur dynamischen Korrektur im Zeitverlauf während des Betriebs des D2SE Taktpuffers. Der Prozeß wird durch Verarbeitungslogik durchgeführt, die Hardware (Schaltungen, dedizierte Logik usw.), Software (wie sie auf einem Allzweck-Computersystem oder einer dedizierten Maschine laufen würde) oder eine Kombination derselben umfassen könnte. Bezugnehmend auf 7 beginnt der Prozess damit, daß die Verarbeitungslogik ein Taktsignal abtastet (Verarbeitungsblock 700). In einer Ausführungsform ist das Taktsignal ein Eintaktsignal, das sofort nach seiner Ausgabe durch einen D2SE Taktpuffer, in dem es aus einem Differential-Taktsignal umgewandelt wurde, abgetastet wird. In einer Ausführungsform ist das umgewandelte Differential-Taktsignal ein Quadraturphasen-Taktsignal.
Als nächstes bestimmt die Verarbeitungslogik, ob ein Taktphasenfehler vorhanden ist (Verarbeitungsblock 702). In einer Ausführungsform mißt die Verarbeitungslogik den Phasenfehler, indem sie bestimmt, ob mehrere aufeinanderfolgende steigende und fallende Flanken des Eintaktsignals zeitmäßig den gleichen Abstand voneinander aufweisen. Wenn eine vorherbestimmte aufeinanderfolgende Anzahl von Flanken zeitmäßig den gleichen Abstand aufweist, gibt es keinen Taktphasenfehler. Andernfalls, wenn Zeitdiskrepanzen zwischen den Flanken existieren, wird bestimmt, daß ein Taktphasenfehler vorhanden ist. In vielen anderen Ausführungsformen gibt es andere früher entwickelte Möglichkeiten um zu bestimmen, ob ein Taktphasenfehler existiert.
Wenn kein Taktphasenfehler existiert, wartet die Verarbeitungslogik für eine vorherbestimmte Zeit bis zur nächsten Abtastung (Verarbeitungsblock 704). In verschiedenen Ausführungsformen kann die Zeitverzögerung zwischen den Abtastungen jede beliebige Zeit ab der Frequenz jeder Viertelphase des Quadratursignals (eine Abtastung pro Taktkante und somit keine merkliche Verzögerung) bis hin zu jeder beliebigen nutzbaren periodischen Verzögerung oberhalb dieser Frequenz (zum Beispiel 1 μs, 1 ms, usw.) sein.
Wenn ein Taktphasenfehler existiert, bestimmt die Verarbeitungslogik, ob zwei oder mehr Taktphasen zeitmäßig zu dicht beieinander liegen und eine größere Verzögerung erfordern, oder ob zwei oder mehr Taktphasen zeitmäßig zu weit auseinander liegen und eine kleinere Verzögerung erfordern (Verarbeitungsblock 706). Wenn eine kleinere Verzögerung benötigt wird, erhöht die Verarbeitungslogik die Transkonduktanz des D2SE Taktpuffer-Schaltkreises (Verarbeitungsblock 708). In einer Ausführungsform wird die Transkonduktanz durch Erhöhen des Stroms erhöht, der durch eine oder mehrere Stromquellen im Taktpuffer-Schaltkreis fließt, die an einen oder mehrere differentiellen Transistorpaare gekoppelt sind (zum Beispiel diejenigen Stromquellen und differentiellen Paare, die in 3 im Detail beschrieben wurden). In einer Ausführungsform erhöhen sich der eine oder die mehreren Ströme um einen vorherbestimmten Betrag, und dann wird das Taktsignal wieder abgetastet, um zu sehen, ob der Taktphasenfehler korrigiert wurde, wie zum Beispiel eine Schrittfunktionserhöhung.
In dieser Ausführungsform erhöht sich der Strom einmal oder mehrmals hintereinander, bis der durch das/die differentiellen Paare des Taktpuffer-Schaltkreises hindurch fließende Strom einen Pegel erreicht hat, an dem eine Transkonduktanz erzeugt wird, die die Verzögerung vermindert, die notwendig ist, um den Phasenfehler zu korrigieren. In einer anderen Ausführungsform hat die Verarbeitungslogik Zugriff auf eine Tabelle von Transkonduktanz-Beträgen und ihre Stromfluß- und Zeitverzögerungsbetrag-Äquivalente. Somit wird in dieser Ausführungsform die Transkonduktanz und somit der Strom in der Tabelle um einen Betrag erhöht, der zur Verminderung der Verzögerung erforderlich ist, um den Taktphasenfehler in einem einzelnen Schritt zu beseitigen.
Wie im Detail oben mit Bezug auf 3 beschrieben, könnte die Erhöhung im Strom auf eine Stromquelle begrenzt oder auf mehrere Stromquellen aufgeteilt werden, die an die differentiellen Transistorpaare innerhalb des Taktpuffer-Schaltkreises gekoppelt sind. In verschiedenen Ausführungsformen, wenn der Strom auf mehr als eine Stromquelle aufgeteilt wird, die an mehr als ein differentielles Paar gekoppelt sind, könnte die Erhöhung einheitlich über die Stromquellen erfolgen, oder die Stromerhöhung könnte ungleichmäßig auf die mehreren Stromquellen verteilt werden, wie durch die Verarbeitungslogik bestimmt.
Wenn eine größere Verzögerung benötigt wird, vermindert die Verarbeitungslogik die Transkonduktanz des D2SE Taktpuffer-Schaltkreises (Verarbeitungsblock 710). In einer Ausführungsform wird die Transkonduktanz durch Vermindern des Stroms vermindert, der durch eine oder mehrere Stromquellen im Taktpuffer-Schaltkreis fließt, die an einen oder mehrere differentiellen Transistorpaare gekoppelt sind (zum Beispiel diejenigen Stromquellen und differentiellen Paare, die in 3 im Detail beschrieben wurden). In einer Ausführungsform vermindern sich der eine oder die mehreren Ströme um einen vorherbestimmten Betrag, und dann wird das Taktsignal wieder abgetastet, um zu sehen, ob der Taktphasenfehler korrigiert wurde, wie zum Beispiel eine Stufenfunktionsverminderung.
In dieser Ausführungsform vermindert sich der Strom einmal oder mehrmals hintereinander, bis der durch das/die differentiellen Paare des Taktpuffer-Schaltkreises hindurch fließende Strom einen Pegel erreicht hat, an dem eine Transkonduktanz erzeugt wird, die die Verzögerung erhöht, die notwendig ist, um den Phasenfehler zu korrigieren. In einer anderen Ausführungsform hat die Verarbeitungslogik Zugriff auf eine Tabelle von Transkonduktanz-Beträgen und ihre Stromfluß- und Zeitverzögerungsbetrag-Äquivalente. Somit wird in dieser Ausführungsform die Transkonduktanz und somit der Strom um einen Betrag in der Tabelle vermindert, der zur Erhöhung der Verzögerung erforderlich ist, um den Taktphasenfehler in einem einzelnen Schritt zu beseitigen.
Wie im Detail oben mit Bezug auf 3 beschrieben, könnte die Verminderung im Strom auf eine Stromquelle begrenzt oder zwischen mehreren Stromquellen aufgeteilt werden, die an die differentiellen Transistorpaare innerhalb des Taktpuffer-Schaltkreises gekoppelt sind. In verschiedenen Ausführungsformen, wenn der Strom zwischen mehr als einer Stromquelle aufgeteilt wird, die an mehr als ein differentielles Paar gekoppelt sind, könnte die Verminderung einheitlich über die Stromquellen erfolgen, oder die Stromverminderung könnte ungleichmäßig auf die mehreren Stromquellen verteilt werden, wie durch die Verarbeitungslogik bestimmt.
Nach Erhöhen der Transkonduktanz (Verarbeitungsblock 708) oder Vermindern der Transkonduktanz (Verarbeitungsblock 710) durch die Verarbeitungslogik wiederholt die Verarbeitungslogik den Prozeß und tastet wiederum das Taktsignal ab (Verarbeitungsblock 700).
Somit wurden Ausführungsformen eines Verfahrens, eines Schaltkreises und eines Systems für eine programmierbare Verzögerung zur Taktphasenfehler-Korrektur offenbart. Diese Ausführungsformen wurden unter Bezugnahme auf spezifische diesbezügliche beispielhafte Ausführungsformen beschrieben. Für einen Fachmann mit Kenntnis dieser Offenbarung ist offensichtlich, daß verschiedene Modifikationen und Änderungen vorgenommen werden können, ohne vom breiteren Erfindungsgedanken und Geltungsbereich der hier beschriebenen Ausführungsformen abzuweichen. Die Spezifikation und die Zeichnungen werden demgemäß als illustrativ, nicht als einschränkend betrachtet.

Claims

Verfahren, umfassend: Empfangen eines Differentialtaktsignals von zwei Taktsignalleitungen in einem ersten differentiellen Transistorpaar einer ersten Größe; Empfangen des Differentialtaktsignals von den zwei Taktsignalleitungen in einem zweiten differentiellen Transistorpaar einer Größe, die kleiner als die erste Größe ist; Umwandeln des Differentialtaktsignals in ein Eintaktsignal; Synchronisieren eines Differentialtakt-Phasenfehlers durch Steuern der Transkonduktanz zwischen dem ersten differentiellen Transistorpaar und dem zweiten differentiellen Transistorpaar; und Ausgeben des Eintaktsignals durch einen Inverter.
Verfahren nach Anspruch 1, wobei das Steuern der Transkonduktanz zwischen dem ersten differentiellen Transistorpaar und dem zweiten differentiellen Transistorpaar das Steuern des Verhältnisses des durch das erste differentielle Transistorpaar fließenden Stroms zu dem durch das zweite differentielle Transistorpaar fließenden Strom beinhaltet.
Verfahren nach Anspruch 1, ferner umfassend: dynamisches Überwachen des Differentialtakt-Phasenfehlers; und Erhöhen oder Vermindern des Stromflusses durch entweder das erste differentielle Transistorpaar, das zweite differentielle Transistorpaar oder das erste und zweite differentielle Transistorpaar in Reaktion auf die Stärke des vorhandenen Taktphasenfehlers.
Verfahren nach Anspruch 3, wobei das Erhöhen oder Vermindern des Stromflusses ferner das Programmieren einer ersten an das erste differentielle Transistorpaar gekoppelten programmierbaren Stromquelle und einer zweiten an das zweite differentielle Transistorpaar gekoppelten Stromquelle umfaßt.
Verfahren nach Anspruch 1, wobei das zweite differentielle Transistorpaar 2 größenmäßig zweimal kleiner als das erste differentielle Transistorpaar ist.
Verfahren nach Anspruch 1, wobei das zweite differentielle Transistorpaar 4 größenmäßig viermal kleiner als das erste differentielle Transistorpaar ist.
Taktpuffer-Schaltkreis, umfassend: ein erstes differentielles Transistorpaar gleicher Größe zum Empfangen eines Differentialtakt-Signalpaares, zum Umwandeln des Differentialtakt-Signalpaares in ein Eintaktsignal und zum Ausgeben des Eintaktsignals; und eine erste programmierbare Stromquelle, die an das erste Transistorpaar gekoppelt ist, um den Stromfluß durch das erste Transistorpaar zu variieren.
Taktpuffer-Schaltkreis nach Anspruch 7, ferner umfassend: ein zweites differentielles Transistorpaar gleicher Größe zum Empfangen eines Differentialtakt-Signalpaares, zum Umwandeln des Differentialtakt-Signalpaares in ein Eintaktsignal und zum Ausgeben des Eintaktsignals, wobei die Größe der Transistoren im zweiten differentiellen Paar kleiner als die Größe der Transistoren im ersten differentiellen Paar ist; und eine zweite programmierbare Stromquelle, die an das zweite Transistorpaar gekoppelt ist, um den Stromfluß durch das zweite Transistorpaar zu variieren.
Taktpuffer-Schaltkreis nach Anspruch 8, ferner umfassend einen Inverter zum Empfangen des Eintaktsignals von den ersten und zweiten differentiellen Transistorpaaren, zum Invertieren des Eintaktsignals und zum Ausgeben des invertierten Eintaktsignals.
Taktpuffer-Schaltkreis nach Anspruch 9, wobei die erste programmierbare Stromquelle zusätzlich an eine oder mehrere programmierbaren Eingangsleitungen gekoppelt ist, um den Betrag des Stroms zu programmieren, der durch die erste programmierbare Stromquelle fließen darf, und wobei die zweite programmierbare Stromquelle zusätzlich an eine oder mehrere programmierbare Eingangsleitungen gekoppelt ist, um den Betrag des Stroms zu programmieren, der durch die zweite programmierbare Stromquelle fließen darf.
Taktpuffer-Schaltkreis nach Anspruch 10, wobei der durch das erste differentielle Transistorpaar fließende Strom, der durch das zweite differentielle Transistorpaar fließende Strom oder der durch sowohl das erste als auch das zweite differentielle Transistorpaar fließende Strom durch Daten erhöht oder vermindert wird, die an die programmierbaren Eingangsleitungen gesendet werden, um durch Hinzufügung einer einstellbaren Verzögerung zum Differentialtakt-Signalpaar einen Taktphasenfehler auszugleichen, und wobei der Inverter ein Abschnitt des Taktpuffer-Schaltkreises ist.
Taktpuffer-Schaltkreis nach Anspruch 8, wobei sich der Unterschied in der Größe der Transistoren zwischen dem ersten und zweiten Paar auf den Unterschied in der Breite der Transistoren bezieht, wobei alle Transistoren die gleiche Länge aufweisen.
Taktpuffer-Schaltkreis nach Anspruch 12, wobei die Größe jedes Transistors im zweiten differentiellen Transistorpaar 2 zweimal so klein wie die Größe jedes Transistors im ersten Transistorpaar ist.
Taktpuffer-Schaltkreis nach Anspruch 12, wobei die Größe jedes Transistors im zweiten differentiellen Transistorpaar viermal so klein wie die Größe jedes Transistors im ersten Transistorpaar ist.
Taktpuffer-Schaltkreis nach Anspruch 8, wobei das empfangene Differentialtakt-Signalpaar ferner ein Quadraturphasen-Taktsignal beinhaltet, das Takte in vier Phasen von 0 Grad, 90 Grad, 180 Grad und 270 Grad verteilt.
System, umfassend: ein Paar von Übertragungsleitungen zum Aussenden eines Differentialtakt-Signalpaares; einen Differentialtaktsender, der an das Paar von Übertragungsleitungen gekoppelt ist, um die positiven und negativen Signale eines Differentialtaktsignals zu erzeugen; eine einzelne Übertragungsleitung zum Aussenden eines Eintaktsignals; einen Taktpuffer-Schaltkreis, der an das Paar von Differentialtakt-Übertragungsleitungen und an die Eintakt-Übertragungsleitung gekoppelt ist, und betreibbar ist, das Differentialtaktsignal von den Differentialtakt-Übertragungsleitungen in einem ersten differentiellen Transistorpaar einer ersten Größe zu empfangen; das Differentialtaktsignal von den Differentialtakt-Übertragungsleitungen in einem zweiten differentiellen Transistorpaar einer Größe, die kleiner als die erste Größe ist, zu empfangen; das Differentialtaktsignal in ein Eintaktsignal umzuwandeln; und das Eintaktsignal über einen Inverter an die Eintakt-Übertragungsleitung auszugeben; und eine Phasenkorrektureinheit zum Messen des Taktphasenfehlers auf dem ausgegebenen Eintaktsignal; und Synchronisieren eines gemessenen Taktphasenfehlers durch Steuern der Transkonduktanz zwischen dem ersten differentiellen Transistorpaar und dem zweiten differentiellen Transistorpaar.
System nach Anspruch 16, wobei das Steuern der Transkonduktanz zwischen dem ersten differentiellen Transistorpaar und dem zweiten differentiellen Transistorpaar das Steuern des Verhältnisses des durch das erste differentielle Transistorpaar fließenden Stroms zu dem durch das zweite differentielle Transistorpaar fließenden Strom beinhaltet.
System nach Anspruch 16, ferner umfassend die Phasenkorrektureinheit, die ferner betreibbar ist, den Taktphasenfehler dynamisch zu überwachen; und den Stromfluß durch entweder das erste differentielle Transistorpaar, das zweite differentielle Transistorpaar oder die ersten und zweiten differentiellen Transistorpaare in Reaktion auf die Stärke des zu einer gegebenen Zeit vorhandenen Taktphasenfehlers dynamisch zu erhöhen oder zu vermindern.
System nach Anspruch 18, wobei die Phasenkorrektureinheit ferner betreibbar ist, eine erste programmierbare Stromquelle, die an das erste differentielle Transistorpaar gekoppelt ist, und eine zweite programmierbare Stromquelle, die an das zweite differentielle Transistorpaar gekoppelt ist, zu programmieren.