DE102013224613A1 - Mehrphase-Masse-referenzierte Einzel-Ende-Signalisierung - Google Patents

Mehrphase-Masse-referenzierte Einzel-Ende-Signalisierung Download PDF

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John W. Poulton
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Abstract

Ein System umfasst eine Steuer-Schaltung und eine erste, eine zweite und eine dritte Masse-referenzierte-Einzel-Ende-Signalisierungs-(GRS)-Treiber-Schaltung, welche jeweils mit einem Ausgabe-Signal gekoppelt sind. Die Steuer-Schaltung ist konfiguriert, einen ersten, einen zweiten und einen dritten Satz von Steuer-Signalen zu erzeugen, welche jeweils auf einer jeweiligen Phase eines Takt-Signals basiert sind. Jede GRS-Treiber-Schaltung ist konfiguriert, einen Kondensator vorzuladen, um eine Ladung basierend auf dem jeweiligen Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals zu speichern und das Ausgabe-Signal relativ zu einem Masse-Netzwerk mittels eines Entladens der Ladung während einer jeweiligen Phase des Takt-Signals zu treiben.

Description

  • Diese Erfindung wurde mit Unterstützung der US-Regierung unter Vertragsnummer HR0011-10-9-0008, verliehen von DARPA, und unter LLNS Nebenvertrag B599861, zuerkannt von DOE, gemacht.
  • PRIORITÄTSANSPRUCH
  • Diese Erfindung ist eine Continuation-in-Part von US-Anmeldungs-Nr. 13/844,570 (Anwalts-Aktenzeichen NVIDP811/SC-13-0072-US1), eingereicht am 15. März 2013, wobei die gesamten Inhalte davon hierin mittels Bezugnahme inkorporiert sind.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Digital-Signalisierung und insbesondere Masse-referenzierte Einzel-Ende-Referenzierung (ground-referenced single-ended signaling).
  • HINTERGRUND
  • Aufeinanderfolgende Generationen von Computer-Systemen erfordern typischerweise höhere Performance und in vielen Fällen verminderte Größe und verminderten Gesamt-Energie-Verbrauch. Ein typisches Rechen-System umfasst eine Zentral-Verarbeitungs-Einheit, eine Grafik-Verarbeitungs-Einheit, und ein Hoch-Kapazität-Speicher-Teilsystem, wie etwa ein oder mehrere dynamischer-willkürlicher-Zugriffsspeicher-(DRAM)-Geräte. Herkömmliche Rechen-Systeme integrieren einen oder mehrere Zentral-Verarbeitungs-Einheits-Kerne und ein oder mehr Grafik-Verarbeitungs-Einheit-Kerne auf einem einzelnen Prozessor-System-Chip, welcher an einen oder mehrere DRAM-Chips gekoppelt ist. In gewissen hoch-integrierten Rechen-Systemen ist der Prozessor-System-Chip mit einem oder mehreren DRAM-Chips in einem Mehr-Chip-Modul (MCM) eingepackt (packaged), welches Zwischenverbindungs-Bahnen bzw. -Spuren (traces) umfasst, um den Prozessor-System-Chip mit den DRAM-Chips zu koppeln.
  • Differentielle Signalisierung wird typischerweise über Einzel-Ende-Signalisierung für Hochgeschwindigkeits-Kanäle innerhalb des MCM bevorzugt, da herkömmliche differentielle Signalisierung implementiert werden kann, um weniger Leistung zu dissipieren, weniger Versorgungs-Geräusch zu erzeugen und überlegene Geräusch-Zurückweisungs-Eigenschaften aufzuweisen, wenn verglichen mit herkömmlicher Einzel-Ende-Signalisierung. Differentielle Signale bzw. Differential-Signale (differential signals) erfordern zwei Eingabe/Ausgabe-Felder (pads) auf jedem wechselseitig verbundenem Chip und gut passende bzw. übereinstimmende (well-matched) Zwischenverbindungs-Spuren pro Digital-Signal. Im Gegensatz dazu erfordern einzel-Ende-Signale ein Signal-Feld pro Digital-Signal. Herkömmliche Einzel-Ende-Treiber ziehen jedoch einen Datenabhängigen Versorgungs-Strom, was zu einem Symbol-Rate-simultanen Schaltrauschen (SSN) auf einem assoziierten Energie-Versorgungs-Netzwerk führt. SSN ist proportional zu einem Signal-Pegel und kann mittels eines Verminderns einer Energie-Versorgungs-Induktanz überwunden werden, eine relativ kostspielige Lösung, welche typischerweise zusätzliche Eingabe/Ausgabe-Felder erfordert. Herkömmliche Einzel-Kanal-Signalisierung ist auch sehr anfällig für elektromagnetisches Rauschen, weil solch ein Rauschen ununterscheidbar relativ zu einem hereinkommenden Signal ist.
  • Herkömmliche differentielle Signalisierung weist exzellente Rausch-Charakteristik auf, aber ist im Sinne von Zwischenverbindungs-Ressourcen kostspielig. Während herkömmliche Einzel-Ende-Signalisierung weniger Signal-Spuren und weniger Eingabe/Ausgabe-Felder erfordert, erzeugen herkömmliche Einzel-Ende-Treiber mehr SSN und herkömmliche Einzel-Ende-Empfänger haben eine schwache Rausch-Toleranz, insbesondere bei niedrigeren Spannungs-Schwankungen, welche für einen Niedrig-Energie-Betrieb benötigt sind. Somit haben herkömmliche Einzel-Ende- und differentielle Signalisierung beide Nachteile.
  • Somit gibt es einen Bedarf zum Verbessern von Signalisierung und/oder anderen Problemen, welche mit dem Stand der Technik assoziiert sind.
  • ZUSAMMENFASSUNG
  • Ein System zum Übermitteln eines Masse-referenzierten Einzel-Ende-Signals (ground-referenced single-ended signal)(GRS) ist bereitgestellt. Das System umfasst eine Steuer-Schaltung und eine erste, eine zweite und eine dritte GRS-Treiber-Schaltung. Die Steuer-Schaltung ist konfiguriert, einen ersten Satz von Steuer-Signalen basierend auf einer ersten Phase eines Takt-Signals zu erzeugen, einen zweiten Satz von Steuer-Signalen basierend auf einer zweiten Phase des Takt-Signals zu erzeugen und einen dritten Satz von Steuer-Signalen basierend auf einer dritten Phase des Takt-Signals zu erzeugen. Die erste GRS-Treiber-Schaltung ist konfiguriert, einen ersten Kondensator im Vorhinein zu laden bzw. vorzuladen (pre-charge), um eine erste Ladung basierend auf dem ersten Satz von Steuer-Signalen während zumindest einen Phase des Takt-Signals anders als die erste Phase des Takt-Signals zu speichern und ein Ausgabe-Signal relativ zu einem Masse-Netzwerk (ground network) dadurch zu treiben, dass die erste Ladung während der ersten Phase des Takt-Signals entladen wird. Die zweite GRS-Treiber-Schaltung ist konfiguriert, einen zweiten Kondensator im vorzuladen, um eine zweite Ladung basierend auf dem zweiten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die zweite Phase des Takt-Signals zu speichern und das Ausgabe-Signal relativ zu dem Masse-Netzwerk dadurch zu treiben, dass die zweite Ladung während der zweiten Phase des Takt-Signals entladen wird. Eine dritte GRS-Treiber-Schaltung ist konfiguriert, einen dritten Kondensator im vorzuladen , um eine dritte Ladung basierend auf dem dritten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die dritte Phase des Takt-Signals zu speichern und das Ausgabe-Signal relativ zu dem Masse-Netzwerk dadurch zu treiben, dass die dritte Ladung während der dritten Phase des Takt-Signals entladen wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A illustriert ein Masse-referenziertes-Einzel-Ende-Signalisierungs-(ground-referenced single-ended signaling)(GRS)-System, welches einen GRS-Transmitter basierend auf einer fliegender-Kondensator-Ladungs-Pumpe (flying capacitor charge pump) implementiert, in Übereinstimmung mit einer Ausführungsform;
  • 1B illustriert einen Betrieb eines Daten-Treibers in einem Vor-Lade-Zustand und in zwei verschiedenen Daten-abhängigen Treiber-Zuständen in Übereinstimmung mit einer Ausführungsform;
  • 1C illustriert ein GRS-System, welches einen GRS-Transmitter basierend auf einer zwei-Kondensator-Ladungs-Pumpe implementiert, in Übereinstimmung mit einer Ausführungsform;
  • 1D illustriert einen Betrieb eines Daten-Treibers in einem Vor-Lade-Zustand in Übereinstimmung mit einer Ausführungsform;
  • 1E illustriert einen Betreib eines Daten-Treibers in verschiedenen Daten-abhängigen Treiber-Zuständen in Übereinstimmung mit einer Ausführungsform;
  • 1F illustriert einen Betrieb eines Masse-referenzierten Einzel-Ende-Daten-Treibers basierend auf einer fliegender-Kondensator-Ladungs-Pumpe in Übereinstimmung mit einer Ausführungsform;
  • 1G illustriert einen Betrieb eines Masse-referenzierten Einzel-Ende-Daten-Treibers basierend auf einer zwei-Kondensator-Ladungs-Pumpe in Übereinstimmung mit einer Ausführungsform;
  • 2A illustriert einen exemplarischen Masse-referenzierten Einzel-Ende-Empfänger in Übereinstimmung mit einer Ausführungsform;
  • 2B illustriert einen exemplarischen Masse-referenzierten Einzel-Ende-Empfänger, welcher konfiguriert ist, hereinkommende Daten zu demultiplexen, in Übereinstimmung mit einer Ausführungsform;
  • 3 illustriert ein exemplarisches Transceiver-Paar, welches konfiguriert ist, Masse-referenzierte Einzel-Ende-Signalisierung zu implementieren, in Übereinstimmung mit einer Ausführungsform;
  • 4A illustriert einen exemplarischen Masse-referenzierten Einzel-Ende-Daten-Treiber, welcher eine CMOS-Schaltung aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 4B illustriert einen Masse-referenzierten Einzel-Ende-Daten-Treiber in einem Vor-Lade-Zustand, welcher mit einem Treiben eines Daten-Wertes von Null assoziiert ist, in Übereinstimmung mit einer Ausführungsform;
  • 4C illustriert einen Masse-referenzierten Einzel-Ende-Daten-Treiber in einem Vor-Lade-Zustand, welcher mit einem Treiben eines Daten-Wertes von Eins assoziiert ist, in Übereinstimmung mit einer Ausführungsform;
  • 4D illustriert einen Masse-referenzierten Einzel-Ende-Daten-Treiber in einem Treiber-Zustand in Übereinstimmung mit einer Ausführungsform;
  • 5A illustriert einen Masse-referenzierten Einzel-Ende-Transmitter, welcher zwei Instanzen eines Masse-referenzierten Einzel-Ende-Daten-Treibers aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 5B illustriert ein Timing für einen Masse-referenzierten Einzel-Ende-Transmitter, welcher zwei Masse-referenzierte Einzel-Ende-Daten-Treiber aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 5C illustriert ein Flussdiagramm eines Verfahrens zum Erzeugen eines Masse-referenzierten Einzel-Ende-Signals, in Übereinstimmung mit einer Ausführungsform;
  • 6A illustriert ein Timing für einen Mehr-Phase-Masse-referenzierten-Einzel-Ende-Transmitter, welcher vier Masse-referenzierte-Einzel-Ende-Daten-Treiber aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 6B illustriert einen Mehr-Phase-Masse-referenzierten-Einzel-Ende-Transmitter, welcher vier Instanzen eines Masse-referenzierten Einzel-Ende-Daten-Treibers aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 6C illustriert eine Instanz eines GRS-Daten-Treibers von 6B entsprechend einer Phase des Takt-Signals, in Übereinstimmung mit einer Ausführungsform;
  • 6D illustriert eine Vier-Phase-Ring-Oszillator-Schaltung in Übereinstimmung mit einer Ausführungsform;
  • 7A und 7B illustrieren ein Flussdiagramm eines Verfahrens zum Erzeugen eines Mehr-Phase-Masse-referenzierten-Einzel-Ende-Signals in Übereinstimmung mit einer Ausführungsform;
  • 8A illustriert einen Mehr-Phase-Masse-referenzierten-Einzel-Ende-Empfänger, welcher vier Instanzen eines Masse-referenzierten-Einzel-Ende-Daten-Empfängers aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 8B und 8C illustrieren ein Flussdiagramm eines Verfahrens zum Empfangen eines Mehr-Phase-Masse-referenzierten-Einzel-Ende-Signals in Übereinstimmung mit einer Ausführungsform;
  • 9A illustriert ein Timing für einen Mehr-Phase-Masse-referenzierten-Einzel-Ende-Transmitter, welcher drei Masse-referenzierte-Einzel-Ende-Daten-Treiber aufweist, in Übereinstimmung mit einer Ausführungsform;
  • 9B illustriert eine Drei-Phase-Ring-Oszillator-Schaltung in Übereinstimmung mit einer Ausführungsform; und
  • 10 illustriert ein exemplarisches System, in welchem die verschiedene Architektur und/oder Funktionalität der verschiedenen vorherigen Ausführungsformen implementiert werden kann.
  • DETAILLIERTE BESCHREIBUNG
  • Eine Technik ist bereitgestellt für Hochgeschwindigkeit-, Einzel-Ende-(sing/e-ended)-Signalisierung zwischen einem Prozessor und Speicher-Geräten. Ein Masse-referenzierter Treiber übermittelt einen Puls, welcher eine Polarität hat, welche mittels eines entsprechenden Logik-Zustands bestimmt ist. Der Puls traversiert einen Signal-Pfad und ist von einem Masse-referenzierten Verstärker empfangen, welcher den Puls zur Interpretation als ein herkömmliches Logik-Signal verstärkt. Ein Satz von Masse-referenzierten Treibern und Masse-referenzierten Verstärkern implementieren eine Hochgeschwindigkeits-Schnittstelle innerhalb des Prozessors und eine entsprechende Schnittstelle innerhalb von einem oder mehreren Speicher-Geräten, welche mit dem Prozessor gekoppelt sind. Die Hochgeschwindigkeits-Schnittstelle verbessert vorteilhafterweise Speicher-Bandbreite innerhalb des Prozessors, was eine höhere Performance ermöglicht und höhere-Dichte-Systeme als mittels herkömmlicher Speicher-Signalisierungs-Techniken bereitgestellt sind.
  • Ausführungsformen der vorliegenden Erfindung implementieren ein Mehr-Phase-System, welches mehrere Transmitter-Schaltungen und entsprechende Empfänger-Schaltungen aufweist, welche über verschiedene Phasen eines Takt-Signals operieren, um Daten während jeder der Phasen zu übermitteln. Ein Übermitteln von Daten über mehrere Phasen ermöglicht die Übermittlung von Daten bei höheren Raten. Einige Mehr-Phase-Systeme können an einem fixes-Muster-Flackern (fixed-pattern jitter) leiden, was von Zeit-Fehl-Übereinstimmungen (timing mismatches) zwischen den verschiedenen Phasen herrührt. Signale, welche die verschiedenen Phasen des Takt-Signals kodieren, können zusammen mit den Daten weitergeleitet werden und benutzt werden, die Daten abzutasten bzw. zu sampeln, um die Wirkungen von fixes-Muster-Flackern zu vermindern.
  • Ein Masse-referenzierter-Einzel-Ende-Signalisierungs-(GRS)-Link implementiert einen Ladungs-Pumpe-Treiber (charge pump driver), welcher konfiguriert ist, einen Masse-referenzierten Puls auf einer assoziierten Signal-Leitung zu übermitteln. In einer Implementierung zeigt ein Puls einer positiven Ladung eine logische Eins, während ein Puls einer negativen Ladung eine logische Null anzeigt. Der Ladungs-Pumpe-Treiber eliminiert simultanes Schaltrauschen (SSN), welches gewöhnlich mit einer Einzel-Ende-Signalisierung assoziiert ist, indem ein transienter Signal-Strom und ein Masse-Strom gezwungen werden, lokal ausgeglichen zu sein, und indem eine konstante Menge einer Ladung von der Energie-Versorgung jeden halben Taktzyklus gezogen wird, unabhängig von den Daten, welche übermittelt werden. Der Puls wird von einer gemeinsamen Gate-Verstärker-Stufe empfangen und verstärkt, welche konfiguriert ist, ein lokales Masse-Signal als eine Eingabe-Referenz zu benutzen. Diese Konfiguration stellt substantielle Immunität gegen gemeinsamer-Modus-Rauschen, die dominante Quelle von Übermittlungs-Fehlern in Einzel-Ende-Signalisierung, bereit. Eine zweite Verstärker-Stufe übersetzt einen gegebenen empfangenen Puls auf Voll-Schwingung-Logik-Spannungen (full-swing logic voltages), was erlaubt, dass der empfangene Puls korrekt als ein oder zwei logische Zustände mittels einer konventionellen Logik-Schaltung interpretiert wird. In einer Ausführungsform weist ein GRS-Empfänger eine gemeinsame Gate-Verstärker-Stufe, die zweite Verstärker-Stufe, und zwei Speicher-Elemente, wie etwa Flip-Flops, auf, welche konfiguriert sind, empfangene Daten während alternativer Takt-Phasen zu erfassen.
  • Ein GRS-Transceiver umfasst einen GRS-Daten-Treiber und einen GRS-Empfänger. Der GRS-Transceiver übermittelt herauslaufende Daten (outbound data) durch den GRS-Daten-Treiber und empfängt hereinkommende Daten durch den GRS-Empfänger. Ein isochroner GRS-Transceiver kann auch Takt-Information übermitteln, welche eine fixe Phasen-Beziehung zu den herauslaufenden Daten hat, und empfängt Takt-Information, welche eine fixe Phasen-Beziehung zu den hereinlaufenden Daten hat.
  • 1A illustriert ein Masse-referenziertes Einzel-Ende-Signalisierungs-(GRS)-System 100, welches einen GRS-Transmitter 110 basierend auf einer fliegender-Kondensator-Ladungs-Pumpe (flying capacitor charge pump) implementiert, in Übereinstimmung mit einer Ausführungsform. GRS-System 100 umfasst GRS-Transmitter 110, einen Übermittlungs-Pfad, welcher eine Signal-Leitung 105 und ein Masse-Netzwerk 107 aufweist, und einen GS-Empfänger 130. In einer Ausführungsform weist der GRS-Transmitter 110 zwei Daten-Treiber 112, 114 auf. Eingabe-Daten-Signale D0 und D1 sind dem GRS-Transmitter 110 basierend auf einem Takt-Signal CLK präsentiert. Daten-Treiber 112 ist konfiguriert, einen logischen Zustand zu erfassen, welcher mit Eingabe D0 assoziiert ist, und Ausgabe-Signal Vout 116 auf Signal-Leitung 105 mit einem Puls zu treiben, welcher dem logischen Zustand von Eingabe D0 entspricht, während CLK niedrig ist. Ähnlich ist der Daten-Treiber 114 konfiguriert, einen logischen Zustand zu erfassen, welcher mit Eingabe D1 assoziiert ist, und Ausgabe-Signal Vout 116 auf Signal-Leitung 105 mit einem Puls zu treiben, welcher dem logischen Zustand von D1 entspricht, während CLK hoch ist. Eine Sequenz von Pulsen ist entlang der Signal-Leitung 105 gebildet, entsprechend einer Sequenz von Eingabe-Daten von Eingaben D0 und D1. Die Sequenz von Pulsen ist auf Masse referenziert bzw. bezogen mit einem Spannungs-Schwung bzw. Spannungs-Hub (voltage swing), welcher niedriger sein kann als konventionelle Logik-Spannungs-Hübe. GRS-Empfänger 130 ist konfiguriert, eine hereinkommende Sequenz von Pulsen von Signal-Leitung 105 zu verstärken und die Pulse auf einen konventionellen Logik-Spannungs-Hub zu übersetzen, so dass die Pulse korrekt als Logik-Signale auf Verstärker-Ausgabe-Signal 132 interpretiert werden können. Zum Beispiel kann die Sequenz von Pulsen entlang Signal-Leitung 105 eine nominale Amplitude von plus oder minus 100 mV haben, während das Verstärker-Ausgabe-Signal 132 einen entsprechenden Spannungs-Hub von 1200 mV zu Null Volt mit Bezug auf Masse haben kann, wenn Logik, welcher mit Verstärker-Ausgabe-Signal 132 gekoppelt ist, auf einer 1200 mV-positive-Versorgungs-Schiene arbeitet.
  • In einer Ausführungsform ist der GRS-Transmitter auf einem Transmitter-Chip hergestellt und GRS-Empfänger 130 ist auf einem Empfänger-Chip verschieden von dem Transmitter-Chip hergestellt. Felder 120 weisen Bindungs-Felder (bonding pads) auf, welche konfiguriert sind, Ausgabe-Signal Vout 116 von dem Transmitter-Chip zu der Signal-Leitung 105 zu koppeln, welche als eine Impedanz-kontrollierte Spur bzw. Bahn innerhalb des Mehr-Chip-Modul-(MCM)-Paketes 190 fabriziert ist. Felder 122 weisen Bindungs-Felder auf, welche konfiguriert sind, ein lokales Masse-Signal innerhalb des Transmitter-Chips mit dem Masse-Netzwerk (ground network) 107 zu koppeln, welches innerhalb des MCM-Pakets 190 fabriziert ist. Ähnlich weisen Felder 124 Bindungs-Felder auf, welche konfiguriert sind, Signal-Leitung 105 mit einem Eingabe-Signal für den GRS-Empfänger 130 innerhalb des Empfänger-Chips zu koppeln, und Felder 126 weisen Bindungs-Felder auf, welche konfiguriert sind, das Masse-Netzwerk 107 mit einer lokalen Masse innerhalb des Empfänger-Chips zu koppeln. Ein Terminierungs-Widerstand RTx ist zwischen dem Ausgabe-Signal Vout 116 und der lokalen Masse innerhalb des Transmitter-Chips gekoppelt, um hereinkommende Signale zu absorbieren, wie etwa Reflektionen oder induzierte Rausch-Signale. Ein Terminierungs-Widerstand RRx ist über Eingaben an GRS-Empfänger 130 gekoppelt, um ähnlich hereinkommende Signale bei dem Empfänger-Chip zu absorbieren.
  • Daten-Treiber 112 weist Kondensator C0 und Schalter S01 bis S06 auf. Schalter S01 ermöglicht, dass ein erster Knoten von Kondensator C0 mit einer positiven Versorgungs-Schiene gekoppelt wird, während Schalter S02 ermöglicht, dass ein zweiter Knoten von Kondensator C0 mit einem lokalen Masse-Netz gekoppelt wird. Schalter S01 und S02 sind während eines Vor-Lade-Zustandes (pre-charge state) für Daten-Treiber 112 aktiv (geschlossen), definiert, wenn CLK gleich einem logischen „1”-Wert ist. Schalter S03 ermöglicht, dass der erste Knoten von Kondensator C0 mit GND gekoppelt wird, während Schalter S06 ermöglicht, dass der zweite Knoten von Kondensator C0 mit GND gekoppelt wird. Schalter S04 ermöglicht, dass der erste Knoten von Kondensator C0 mit Vout 116 gekoppelt wird, während Schalter S05 ermöglicht, dass der zweite Knoten von Kondensator C0 mit Vout 116 gekoppelt wird. Wenn CLK gleich einem logischen „0”-Wert, sind Schalter S04 und S06 aktiv, wenn Daten-Treiber 116 einen logischen „1”-Wert auf Vout 116 treibt, oder Schalter S02 und S05 sind aktiv, wenn Daten-Treiber 112 einen logischen „0”-Wert auf Vout 116 treibt. Daten-Treiber 114 weist im Wesentlichen identische Schaltungs-Topologie auf, mit einem invertierten Sinn für CLK, so dass Daten-Treiber 114 in einem Vor-Lade-Zustand ist, wenn CLK gleich einem logischen „0”-Wert ist und Vout 116 treibt, wenn CLK gleich einem logischen „1”-Wert ist.
  • In einer Ausführungsform sind Schalter S01 bis S06 und Schalter S11 bis S16 unter Benutzung von monolithischen Komplementär-Metall-Oxid-Halbleiter-(CMOS)-Geräten fabriziert, wie etwa Erhöhungs-Modus n-Kanal- und p-Kanal-Feld-Effekt-Transistoren. Irgendwelche technisch machbaren Logik-Schaltung-Topologien können implementiert werden, um Schalter S01–S06 und Schalter S11–S16 in individuelle aktive oder inaktive Zustände zu treiben, ohne von dem Geltungsbereich und Geist von Ausführungsformen der vorliegenden Erfindung abzuweichen.
  • 1B illustriert einen Betrieb eines Daten-Treibers 112 in einem Vor-Lade-Zustand und in zwei verschiedenen Daten-abhängigen Treiberzuständen in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, wenn CLK gleich einem logischen „1”-Wert ist, ist Daten-Treiber 112 in einem Vor-Lade-Zustand, wobei Schalter S01 und S02 aktiv sind und Kondensator C0 lädt auf eine Spannung entsprechend ungefähr einer positive-Versorgungs-Schiene, wie etwa eine „VDD”-Versorgungs-Schiene. Alle von den Schaltern S03–S06 sind inaktiv (geöffnet) während des Vor-Lade-Zustands. Wenn CLK gleich einem logischen „0”-Wert ist, sind zwei der Schalter S03–S06 konfiguriert, Kondensator C0 auf Vout 116 zu koppeln, um einen Puls zu übermitteln, welcher eine Polarität hat, welche einem logischen Wert für D0 entspricht. Um einen logischen „0”-Wert zu treiben, werden Schalter S03 und S05 aktiv getrieben, um dadurch eine negative Ladung relativ zu Masse auf Vout 116 zu koppeln. Um einen logischen „1”-Wert zu treiben, werden Schalter S04 und S06 aktiv getrieben, um dadurch eine positive Ladung relativ zu Masse auf Vout 116 zu koppeln.
  • 1C illustriert ein GRS-System 102, welches einen GRS-Transmitter 150 basierend auf einer Zwei-Kondensator-Ladungs-Pumpe implementiert, in Übereinstimmung mit einer Ausführungsform. GRS-System 102 umfasst GRS-Transmitter 150, einen Transmissions-Pfad, welcher eine Signal-Leitung 105 und ein Masse-Netzwerk 107 aufweist, und einen GRS-Empfänger 130. In einer Ausführungsform weist GRS-Transmitter 150 zwei Daten-Treiber 152 und 154 auf. Betrieb von GRS-System 102 ist im Wesentlichen identisch zu dem Betrieb von GRS-System 100, welches oben in 1A und 1B beschrieben ist, mit der Ausnahme der internen Topologie und dem Betrieb von Daten-Treibern 152 und 154.
  • Daten-Treiber 152 weist Kondensatoren C0A und C0B auf, sowie Schalter S0A bis S0H. Schalter S0A ermöglicht, dass ein erster Knoten von Kondensator C0A mit einer positive-Versorgung-Schiene gekoppelt wird, während Schalter S0C ermöglicht, dass ein erster Knoten mit einem lokalen Masse-Netz gekoppelt wird. Schalter S0B ermöglicht, dass ein zweiter Knoten von Kondensator C0A auf Vout 116 gekoppelt wird, während Schalter S0D ermöglicht, dass der zweite Knoten mit dem lokalen Masse-Netz gekoppelt wird. Ähnlich ermöglicht Schalter S0E, dass ein erster Knoten von Kondensator C0B mit der positive-Versorgung-Schiene gekoppelt wird, während Schalter S0G ermöglicht, dass ein erster Knoten mit dem lokalen Masse-Netz gekoppelt wird. Schalter S0F ermöglicht, dass ein zweiter Knoten von Kondensator C0B auf Vout 116 gekoppelt wird, während Schalter S0H ermöglicht, dass der zweite Knoten mit dem lokalen Masse-Netz gekoppelt wird.
  • Ein Vor-Lade-Zustand für Daten-Treiber 152 ist definiert, wenn CLK gleich einem logischen „1”-Wert ist. Während des Vor-Lade-Zustands werden die Schalter S0A, S0D, S0G und S0H aktiv getrieben, was den Kondensator C0A auf eine Spannung vorlädt, welche der positive-Versorgungs-Schiene relativ zu einem lokalen Masse-Netz entspricht, und was den Kondensator C0B im Vorhinein lädt, um ungefähr keine Ladung zu haben. Wenn CLK gleich einem logischen „0”-Wert ist, ist entweder Kondensator C0A mit Vout 116 gekoppelt, um einen negativen Puls zu erzeugen, oder Kondensator C0B ist mit Vout 116 gekoppelt, um einen positiven Puls zu erzeugen, wie unten im Zusammenhang mit 1E beschrieben ist. Daten-Treiber 154 weist eine im Wesentlichen identische Schaltungs-Topologie auf, mit einem invertierten Sinn für CLK, so dass Daten-Treiber 154 in einem Vor-Lade-Zustand ist, wenn CLK gleich einem logischen „0”-Wert, und Vout 116 treibt, wenn CLK gleich einem logischen „1”-Wert ist.
  • In einer Ausführungsform sind die Schalter S0A bis S0H und Schalter S1A bis S1H unter Benutzung von monolithischen CMOS-Geräten fabriziert, wie etwa Erhöhungs-Modus-n-Kanal- und -p-Kanal-FETs. Irgendwelche technisch machbaren Logik-Schaltungs-Topologien können implementiert sein, um Schalter S0A–S0H und Schalter S1A–S1H in individuell aktive oder inaktive Zustände zu treiben, ohne von dem Geltungsbereich und Geist von Ausführungsformen der vorliegenden Erfindung abzuweichen.
  • 1D illustriert einen Betrieb von Daten-Treiber 152 in einem Vor-Lade-Zustand in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, wenn CLK gleich einem logischen „1”-Wert ist, ist Schalter S0A aktiv, was einen ersten Knoten von Kondensator C0A mit einer positive-Versorgungs-Schiene koppelt, und Schalter S0D ist aktiv, was einen zweiten Knoten von Kondensator C0A mit einem lokalen Masse-Netz koppelt. Zur gleichen Zeit ist Schalter S0G aktiv, was einen ersten Knoten von Kondensator C0B mit Masse koppelt und Schalter S0H ist aktiv, was einen zweiten Knoten von Kondensator C0B mit Masse koppelt. Bei dem Ende dieses Vor-Lade-Zustands ist Kondensator C0B im Wesentlichen entladen.
  • 1E illustriert einen Betrieb von Daten-Treiber 152 in verschiedenen Daten-abhängigen Treiber-Zuständen in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, wenn CLK gleich einem logischen „0”-Wert ist und D0 gleich einem logischen „0”-Wert ist, sind Schalter S0C und S0B konfiguriert, Kondensator C0A mit Vout 116 zu koppeln, um einen Puls zu übermitteln, welcher eine negative Polarität hat. Wenn alternativ CLK gleich einem logischen „0”-Wert ist und D0 gleich einem logischen „1”-Wert ist, sind Schalter S0E und S0F konfiguriert, Kondensator C0B mit Vout 116 zu koppeln, um einen Puls zu übermitteln, welcher eine positive Polarität hat. Hier wird angenommen, dass die positive-Versorgung-Schiene eine adäquate Hoch-Frequenz-kapazitive-Kopplung zu dem lokalen Masse-Netz hat, um einen transienten Rücklauf-Strom durch das lokale Masse-Netz im Zusammenhang mit dem Treiben von Vout 116 mit einem positiven Puls zu zwingen.
  • Illustrative Information wird nun mit Betrachtung auf verschiedene optionale Architekturen und Merkmale ausgeführt, mit welchen das vorangehende Rahmenwerk implementiert werden kann oder nicht implementiert zu werden braucht, nach den Wünschen eines Entwerfers oder Benutzers. Es sollte deutlich bemerkt sein, dass die folgende Information für illustrative Zwecke ausgeführt ist und nicht interpretiert werden sollte, in irgendeiner Weise zu begrenzen. Irgendwelche der folgenden Merkmale können optional mit oder ohne den Ausschluss von anderen beschriebenen Merkmalen inkorporiert sein.
  • 1F illustriert einen Betrieb eines Masse-referenzierten Einzel-Ende-Daten-Treibers 162 basierend auf einer fliegender-Kondensator-Ladungs-Pumpe, in Übereinstimmung mit einer Ausführungsform. Ein oder mehrere Instanzen von Daten-Treiber 162 können konfiguriert sein, als Daten-Treiber innerhalb eines GRS-Transmitters zu operieren. Zum Beispiel kann eine Instanz von Daten-Treiber 162 konfiguriert sein, anstatt von Daten-Treiber 112 innerhalb GRS-Übermittler 110 von 1A zu operieren. Ähnlich kann eine Instanz von Daten-Treiber 162 konfiguriert sein, anstatt von Daten-Treiber 114 zu operieren.
  • Daten-Treiber 162 umfasst Kondensator C2 und Schalter S20, S21, S22, S23 und S24, welche konfiguriert sind, Kondensator C2 während einer Vor-Lade-Phase vorzuladen, und Kondensator C2 in Vout 116 während einer Daten-Ausgabe-Phase zu entladen. In einer Ausführungsform ist eine erste Instanz von Daten-Treiber 162 konfiguriert in einer Vor-Lade-Phase zu operieren, wenn ein Takt-Signal in einem logischen „0”-Zustand ist, und in einer Daten-Ausgabe-Phase zu operieren, wenn das Takt-Signal in einem logischen „1”-Zustand ist. Eine zweite Instanz von Daten-Treiber 162 ist konfiguriert, in einer Vor-Lade-Phase zu operieren, wenn das Takt-Signal in einem logischen „1”-Zustand ist, und in einer Daten-Ausgabe-Phase zu operieren, wenn das Takt-Signal in einem logischen „0”-Zustand ist.
  • Wenn jede Instanz von Daten-Treiber 162 in einer Vor-Lade-Phase ist, wenn D0 in einem logischen „1”-Zustand ist, dann sind Schalter S22 und S21 aktiv, während Schalter S20, S23 und S24 inaktiv sind. Während in der Vor-Lade-Phase, wenn D0 in einem logischen „0”-Zustand ist, dann sind Schalter S20 und S23 aktiv, während Schalter S21, S22 und S24 inaktiv sind. Während einer Daten-Ausgabe-Phase sind Schalter S21 und S24 aktiv, während Schalter S20, S22 und S23 inaktiv sind. Zusammenfassend wird der fliegende-Kondensator C2 mit entweder einer positiven oder negativen Polaritäts-Ladung während der Vor-Lade-Phase vor-geladen. Die Ladung wird dann durch Masse und Vout 116 während der Daten-Ausgabe-Phase entladen.
  • 1G illustriert einen Betrieb eines Masse-referenzierten Einzel-Ende-Daten-Treibers 172 basierend auf einer Zwei-Kondensator-Ladungs-Pumpe in Übereinstimmung mit einer Ausführungsform. Ein oder mehr Instanzen von Daten-Treiber 172 können konfiguriert sein, als Daten-Treiber innerhalb eines GRS-Transmitters zu operieren. Zum Beispiel kann eine Instanz von Daten-Treiber 172 konfiguriert sein, anstatt von Daten-Treiber 112 innerhalb von GRS-Transmitter 110 von 1A zu operieren. Ähnlich kann eine Instanz von Daten-Treiber 162 konfiguriert sein, anstatt von Daten-Treiber 114 zu operieren.
  • Daten-Treiber 172 umfasst Kondensatoren C3, C4 und Schalter S30, S31, S32, S33, S40, S41 und S42, welche konfiguriert sind, Kondensatoren C3 und C4 während einer Vor-Lade-Phase vor-zuladen und einen von Kondensatoren C3, C4 in Vout 116 während einer Daten-Ausgabe-Phase zu entladen. In einer Ausführungsform ist eine erste Instanz von Daten-Treiber 172 konfiguriert, in einer Vor-Lade-Phase zu operieren, wenn ein Takt-Signal in einem logischen „0”-Zustand ist, und in einer Daten-Ausgabe-Phase, wenn das Takt-Signal in einem logischen „1”-Zustand ist. Eine zweite Instanz von Daten-Treiber 172 ist konfiguriert, in einer Vor-Lade-Phase zu operieren, wenn das Takt-Signal in einem logischen „1”-Zustand ist, und in einer Daten-Ausgabe-Phase, wenn das Takt-Signal in einem logischen „0”-Zustand ist.
  • Wenn jede Instanz von Daten-Treiber 172 in der Vor-Lade-Phase ist, sind Schalter S30, S33, S40 und S41 aktiv und Schalter S31, S32 und S42 sind inaktiv. Während der Daten-Ausgabe-Phase, wenn D0 in einem logischen „0”-Zustand ist, dann sind Schalter S31 und S32 aktiv, was erlaubt, dass Kondensator C3 eine negative Polaritäts-Ladung in Vout 116 entlädt. Zur selben Zeit sind Schalter S30, S33 und S40–S42 inaktiv. Während der Daten-Ausgabe-Phase, wenn D0 in einem logischen „1”-Zustand ist, dann sind Schalter S41 und S42 aktiv, was erlaubt, dass Kondensator C4 eine positive Polaritäts-Ladung in Vout 116 entlädt. Zur selben Zeit sind Schalter S40 und S30–S33 inaktiv.
  • 2A illustriert einen exemplarischen GRS-Empfänger 130 in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, empfängt GRS-Empfänger 130 Eingabe-Signale Vin 264 und GRef 266 und erzeugt ein Verstärker-Ausgabe-Signal 132. In einer Ausführungsform repräsentiert ein ankommender Puls bei Vin 264, welcher eine positive Spannung mit Bezug auf GRef 266 hat, eine logische „1” und ein ankommender Puls bei Vin 264, welcher eine negative Spannung mit Bezug auf GRef 266 hat, repräsentiert eine logische „0”. GRS-Empfänger 130 verstärkt eine differenzielle Spannung zwischen Eingabe-Signalen Vin 264 und GRef 266, um ein entsprechendes Differenz-Signal 262 zu erzeugen. In einer Ausführungsform ist der GRS-Empfänger 130 ausgelegt, das Differenz-Signal 262 vorzuspannen (to bias), um um einen Schalt-Schwellwert für den Inverter inv3 zentriert zu sein, was das Differenz-Signal 262 verstärkt, um ein Verstärker-Ausgabe-Signal 132 gemäß konventionellen Logik-Spannungs-Pegeln zu erzeugen.
  • In einer Ausführungsform weist der GRS-Empfänger 130 Widerstände R1 bis R4, Inverter inv1 bis inv3, Kondensator C5 und Feldeffekt-Transistoren n1 und n2 auf. Widerstände R2 und R4 können als variable Widerstände implementiert werden, unter Benutzung irgendeiner technisch machbaren Technik. Eine exemplarische Implementierung eines variablen Widerstands stellt eine digitale Steuerung eines Widerstands-Wertes bereit und weist einen Satz von n-Kanal-FETs auf, welche in einer parallelen Konfiguration verbunden sind. Jeder n-Kanal-FET ist mittels eines verschiedenen Digital-Steuer-Signals von einem Steuer-Wort gesteuert, welches benutzt ist, um den Widerstands-Wert zu etablieren. Wenn das Steuer-Wort definiert ist, eine binäre Zahl zu sein, kann ein entsprechender Widerstands-Wert für den Satz von n-Kanal-FETs monoton sein, wenn die n-Kanal-FETs geeignet bemaßt sind. In einer praktischen Implementierung sind Widerstände R2 und R4 fein eingestellt (tuned), um die Terminierung von hereinkommenden Pulsen und Strom auszugleichen, welche in Vin 264 und GRef 266 mittels des GRS-Empfängers 130 injiziert sind. Eine monotone Abbildung von einem binären Code-Wort auf einen Widerstands-Wert vereinfacht irgendein erforderliches digitales Trimmen, was benötigt ist, um eine ausgeglichene Terminierung zu erreichen. Irgendeine technisch machbare Technik kann implementiert sein, um Widerstände R2 und R4 einzustellen, um eine ausgeglichene Terminierung zu erreichen.
  • Widerstände R1 und R3 können auch unter Benutzung von irgendeiner technisch machbaren Technik implementiert sein. Zum Beispiel können Widerstände R1 und R3 als p-Kanal-FETs implementiert sein, welche geeignet vor-gespannt sind. Inverter inv1 und inv2 stellen Verstärkung (gain) bereit, während der Kondensator C5 dazu dient, eine Schleife zu stabilisieren, welche durch Inverter inv1 und inv2 gebildet ist, im Zusammenhang mit Widerstand R1 und FET n1.
  • 2B illustriert eine exemplarische GRS-Empfänger-Einheit 270, welche konfiguriert ist, hereinkommende Daten zu demultiplexen, in Übereinstimmung mit einer Ausführungsform. GRS-Empfänger-Einheit 270 weist einen GRS-Empfänger 130 und Speicher-Elemente auf, welche konfiguriert sind, den logischen Zustand von Verstärker-Ausgabe-Signal 132 auf alternierenden Phasen zu erfassen, um Eingabe-Daten zu demultiplexen, welche als ankommende Pulse auf Eingabe-Signal Vin 264 repräsentiert sind, referenziert auf Eingabe-Signal GRef 266. Jedes Ausgabe-Signal D0 284 und D1 282 präsentiert erfasste Eingabe-Daten bei der Hälfte der Frequenz der ankommenden Daten-Pulse.
  • In einer Ausführungsform weisen die Speicher-Elemente einen positive-Kante-getriggerten-Flip-Flop 274 und einen negative-Kante-getriggerten-Flip-Flop 272 auf. Wie gezeigt ist, ist der positive-Kante-getriggerte-Flip-Flop 274 konfiguriert, D0 während der ansteigenden Kante eines Takt-Signals CLK 268 zu erfassen, während der negative-Kante-getriggerte-Flip-Flop 272 konfiguriert ist, D1 während einer abfallenden Kante von CLK 268 zu erfassen. Solch eine Konfiguration nimmt an, dass CLK 268 und Verstärker-Ausgabe-Signal 132 zusammen übergehen und dass die Flip-Flops 272 und 274 mehr Setup-Zeit als Halte-Zeit erfordern. In alternativen Ausführungsformen ist D0 bei einer fallenden Kante von CLK 268 erfasst, während D1 auf einer ansteigenden Kante von CLK 268 erfasst ist. In anderen alternativen Ausführungsformen weisen die Speicher-Elemente Pegel-sensitive Latches anstatt von Flip-Flops auf.
  • 3 illustriert ein exemplarisches Transceiver-Paar 300, welches konfiguriert ist, eine GRS-Signalisierung zu implementieren, in Übereinstimmung mit einer Ausführungsform. Wie es gezeigt ist, umfasst das Transceiver-Paar 300 eine Transceiver-Einheit 310, welche mit Transceiver-Einheit 370 durch Signal-Leitungen 352, 354, 356 und 358 gekoppelt ist. Signal-Leitungen 352, 354, 356 und 358 können als kontrollierte-Impedanz-Bahnen, welche innerhalb eines MCM-Paketes 190 eingebettet sind, hergestellt sein. Transceiver 310 ist konfiguriert, einen Referenz-Takt 312 zu empfangen, welcher bei einer Hälfte der Daten-Übermittlungs-Rate für die Signal-Leitungen operiert. Einstellbare Phasen-Verzögerung 332 kann eine einstellbare Phasen-Verzögerung vor dem Übermitteln von Referenz-Takt 312 an GRS-Transmitter 322, GRS-Transmitter 324 und Serialisierer 334 einführen.
  • Wie gezeigt ist, ist der GRS-Transmitter 322 konfiguriert, ein sequenzielles „01”-Muster zu dem GRS-Empfänger 382 durch Felder 342, Signal-Leitung 352 und Felder 362 zu übermitteln. In einer Ausführungsform wird dieses „01”-Muster bei im Wesentlichen derselben Phase übermittelt, wie Daten, welche von dem GRS-Transmitter 324 zu GRS-Empfänger 384 durch Felder 344, Signal-Leitung 354 und Felder 364 übermittelt werden. Serialisierer 334 empfängt Übermittlungs-Daten 314 bei einer niedrigeren Frequenz als der Referenz-Takt 312, aber bei einer entsprechend breiteren parallelen Breite. Wenn z. B. Referenz-Takt 312 konfiguriert ist, bei 10 GHz zu operieren, und Serialisierer 334 konfiguriert ist, ein 16 Bit-Wort von 2 Bits zur Übermittelung durch GRS-Transmitter 324 zu multiplexen, dann können 16 Bit-Wörter bei einer Rate von 10 GHz dividiert durch 8 oder 1,25 GHz ankommen. Hier kann ein Transmissions-Daten-Takt 313 mittels des Serialisierers 334 erzeugt sein, um bei 1,25 GHz zum Timen von Übertragungen von ankommenden Übertragungs-Daten 314 zu operieren. In diesem Beispiel hat der Referenz-Takt 312 eine 100 pS-Periode und jedes distinkte Bit, welches mittels GRS-Transmitter 322 und 324 übermittelt ist, hat ein Einheits-Intervall von 50 pS.
  • GRS-Empfänger 382 empfängt eine Phasen-verzögerte Version von Referenz-Takt 312 durch Signal-Leitung 352 und erzeugt einen lokalen Referenz-Takt 383, welcher mit GRS-Empfänger 384 zum Erfassen von ankommenden Pulsen auf Signal-Leitung 354 gekoppelt sein kann. Lokaler Referenz-Takt 383 kann auch mit Serialisierer 394 zum Erfassen und Demultiplexen von Daten von dem GRS-Empfänger 384 gekoppelt sein. In Erweiterung des obigen Beispiels kann GRS-Empfänger 384 ankommende Pulse auf alternierenden Takt-Phasen von dem lokalen Referenz-Takt 383 erfassen, welcher bei 10 GHz operiert, um 2 Bits alle 100 pS zu erzeugen. Deserialisierer 394 ist konfiguriert, sequenzielle Daten zu demultiplexen, welche 2 Bits von dem GRS-Empfänger 384 aufweisen, und entsprechende 16-Bit-Wörter bei einer Rate von 1,25 GHz zu erzeugen. Die 16-Bit-Wörter werden als Empfangs-Daten 374 präsentiert. Deserialisierer 394 kann Empfänger-Daten-Takt 373 erzeugen, um geeignetes Takten für Empfangs-Daten 374 widerzuspiegeln. Empfangs-Daten 374 repräsentieren eine lokale Kopie von Übermittlungs-Daten 314. In einer Ausführungsform ist der Deserialisierer 394 konfiguriert, ankommende Daten entlang Wortgrenzen auszurichten. Fachleute in der Technik werden verstehen, dass Serialisierung und Deserialisierung von parallelen Daten Ausrichtung der parallelen Daten entlang Wortgrenzen erfordern kann und dass wohl bekannte Techniken der Technik implementiert werden können mittels der Empfänger-Einheit 370 oder einer assoziierten Logik, ohne von dem Geltungsbereich und Geist von Ausführungsformen der vorliegenden Erfindung abzuweichen.
  • Serialisierer 396 erfasst ankommende Übermittlungs-Daten 376 und serialisiert die Daten zur Übermittlung mittels des GRS-Transmitters 386 durch Signal-Leitung 356. In einer Ausführungsform erzeugt der Serialisierer 396 Übermittlungs-Daten-Takt 375 basierend auf lokalem Referenz-Takt 383 als eine Taktungs-Referenz für ankommende Übermittlungs-Daten 376. GRS-Empfänger 326 erfasst die Daten, welche von Signal-Leitung 356 ankommen, und Deserialisierer 336 demultiplexed die Daten in Wörter, präsentiert als Empfangs-Daten 316. GRS-Transmitter 388 ist konfiguriert, ein sequenzielles „01”-Muster an GRS-Empfänger 228 durch Felder 368, Signal-Leitung 358 und Felder 348 zu übermitteln. In einer Ausführungsform ist dieses „01”-Muster bei im Wesentlichen derselben Phase übermittelt wie Daten, welche von GRS-Transmitter 386 an GRS-Empfänger 326 durch Felder 366, Signal-Leitung 356 und Felder 346 übermittelt sind. GRS-Empfänger 328 und einstellbare Phasen-Verzögerung 338 erzeugen einen Empfangs-Takt 318 basierend auf dem sequenziellen „01”-Muster. In einer Ausführungsform ist Empfangs-Daten-Takt 315 mittels des Serialisierers 336 erzeugt, um geeignete Taktung für Empfangs-Daten 316 widerzuspiegeln.
  • Bestimmen eines korrekten Phasen-Verzögerungs-Wertes für einstellbare Phasen-Verzögerung 332 und einstellbare Phasen-Verzögerung 338 kann unter Benutzung irgendeiner technisch machbaren Technik durchgeführt werden. Zum Beispiel können die Phasen-Verzögerungs-Werte für einstellbare Phasen-Verzögerung 332 und einstellbare Phasen-Verzögerung 338 über einen Bereich von Phasen-Verzögerungs-Werten während einer Link-Trainings-Phase gestrichen werden (swept over), wodurch Phasen-Verzögerungen, welche einer im Wesentlichen minimalen Bit-Fehler-Rate während des Trainings entsprechen, bestimmt werden und für normale Link-Operation benutzt werden.
  • Obwohl ein isochrones Takt-Modell hierin zum übermitteln von Daten zwischen Transceiver-Einheit 310 und Transceiver-Einheit 370 illustriert sind, kann irgendein technisch machbares Takt-Modell implementiert werden, ohne von dem Geltungsbereich und Geist von Ausführungsformen der vorliegenden Erfindung abzuweichen.
  • 4A illustriert einen GRS-Daten-Treiber 400, welcher eine CMOS-Schaltung aufweist, in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, illustriert die CMOS-Schaltung eine Schaltungs-Topologie, welche benutzt werden kann, um den Daten-Treiber 162 von 1F unter Benutzung von CMOS-Schaltungs-Elementen zu implementieren. Insbesondere sind Schalter S20 und S22 als p-Kanal-FET p40 bzw. p-Kanal-FET p42 implementiert; und Schalter S21, S23 und S24 sind als n-Kanal-FET n41, n-Kanal-FET n43 bzw. als n-Kanal-FET n44 implementiert. Ein Referenz-Knoten 410 ist mit einem Kondensator C7, p-Kanal-FET p40 und n-Kanal-FET n41 gekoppelt. Ein Ausgabe-Knoten 412 ist mit einer entgegengesetzten Seite von Kondensator C7, sowie mit p-Kanal-FET p42, n-Kanal-FET n43 und n-Kanal-FET n44 gekoppelt.
  • Steuer-Signal g40 ist mit einem Gate-Knoten von p-Kanal-FET p40 gekoppelt. Wenn Steuer-Signal g40 auf einen logischen 0-Pegel getrieben ist, schaltet p-Kanal-FET p40 an, was Knoten 410 auf einen Spannungs-Pegel, welcher mit VDD assoziiert ist, zieht. Steuer-Signal g41 ist mit einem Gate-Knoten von n-Kanal-FET n41 gekoppelt. Wenn Steuer-Signal g41 auf einen logischen 1-Pegel getrieben ist, schaltet n-Kanal-FET n41 an, was Knoten 410 auf einen Spannungs-Pegel, welcher mit GND assoziiert ist, zieht. Ähnlich antwortet p-Kanal-FET p42 auf Steuer-Signal g42, um selektiv Knoten 412 auf VDD zu ziehen, während n-Kanal-FET n43 auf Steuer-Signal g43 antwortet, selektiv Knoten 412 auf GND zu ziehen. Steuer-Signal g44 ist mit einem Gate-Knoten von n-Kanal-FET n44 gekoppelt. Wenn Steuer-Signal g44 auf einen logischen 0-Pegel getrieben ist, isoliert n-Kanal-FET n44 im Wesentlichen Knoten 412 von Knoten Vout 416. Wenn jedoch Steuer-Signal g44 auf einen logischen 1-Pegel getrieben ist, bildet n-Kanal-FET n44 einen Niedrig-Impedanz-Pfad zwischen Knoten 412 und Vout 416. Wie unten im Zusammenhang mit 4D beschrieben ist, ermöglicht dieser Niedrig-Impedanz-Pfad ein Treiben von Vout 416 mit einem geeigneten Signal.
  • GRS-Daten-Treiber 400 operiert primär in drei verschiedenen Zuständen, einschließlich eines ersten Vor-Lade-Zustands zum nacheinander bzw. aufeinander folgenden Treiben eines Daten-Wertes von Null, eines zweiten Vor-Ladungs-Zustands zum aufeinanderfolgenden Treiben bzw. nachfolgenden Treiben eines Daten-Wertes von eins und einschließlich eines Treiber-Zustandes zum Treiben einer Signal-Leitung, wie etwa Signal-Leitung 105, mit einem Signal, welches einem vorangehenden Vor-Lade-Zustand entspricht. Diese Zustände sind unten in 4B–4D illustriert. Übergänge zwischen Vor-Lade-Zuständen und dem Treiber-Zustand sind mittels Steuer-Signalen g40 bis g44 orchestriert.
  • 4B illustriert GRS-Daten-Treiber 400 in dem ersten Vor-Lade-Zustand, welcher assoziiert ist mit einem Treiben eines Daten-Wertes von Null, in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, wird in dem ersten Vor-Lade-Zustand Steuer-Signal g40 auf null gesetzt, um p-Kanal-FET p40 anzuschalten, um dadurch Knoten 411 an VDD zu koppeln. Zur selben Zeit wird Steuer-Signal g43 auf eins (1) gesetzt, um n-Kanal-FET n43 anzuschalten, um dadurch Knoten 412 an GND zu koppeln. Auch ist Steuer-Signal g42 auf eins gesetzt, um p-Kanal-FET p42 abzuschalten, und Steuer-Signale g41 und g44 sind auf null gesetzt, um n-Kanal-FET n41 bzw. n-Kanal-FET n44 abzuschalten. In diesem ersten Vor-Lade-Zustand wird Kondensator C7 mit einer positiven Ladung auf Knoten 410 geladen und einer negativen Ladung auf Knoten 412 geladen, welcher elektrisch von Knoten Vout 416 isoliert ist.
  • 4C illustriert GRS-Daten-Treiber 400 in dem zweiten Vor-Lade-Zustand, welcher mit einem Treiben eines Daten-Wertes von eins assoziiert ist, in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, ist in dem zweiten Vor-Lade-Zustand, Steuer-Signal g42 auf null gesetzt, um p-Kanal-FET p42 anzuschalten, um dadurch Knoten 412 mit VDD zu koppeln. Zur selben Zeit ist Steuer-Signal g41 auf eins gesetzt, um n-Kanal-FET n41 anzuschalten, um dadurch Knoten 410 mit GND zu koppeln. Auch ist Steuer-Signal g40 auf eins gesetzt, um p-Kanal-FET p40 auszuschalten, und Steuer-Signale g43 und g44 sind auf null gesetzt, um n-Kanal-FET n43 bzw. n-Kanal-FET n44 auszuschalten. In diesem zweiten Vor-Lade-Zustand wird Kondensator C7 mit einer negativen Ladung auf Knoten 410 und einer positiven Ladung auf Knoten 412 geladen, welcher elektrisch von Knoten Vout 416 isoliert ist.
  • 4D illustriert GRS-Daten-Treiber 400 in einem Treiber-Zustand in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, ist Steuer-Signal g41 auf eins gesetzt, was Knoten 410 mit GND koppelt und Steuer-Signal g44 ist auf eins gesetzt, was Knoten 412 mit Knoten Vout 416 koppelt. Steuer-Signale g40 und g42 sind auf eins gesetzt, um p-Kanal-FET p40 bzw. p-Kanal-FET p42 auszuschalten. Zusätzlich ist Steuer-Signal g43 auf null gesetzt, um n-Kanal-FET n43 auszuschalten. In diesem Zustand entlädt Kondensator C7 in Knoten Vout 416. Wenn eine negative Ladung in Kondensator C7 in einem vorherigen Vor-Lade-Zustand akkumuliert worden ist, dann entlädt C7 die negative Ladung in Knoten Vout 416 mit Bezug auf GND. Anderenfalls, wenn eine positive Ladung in Kondensator C7 in einem vorherigen Vor-Lade-Zustand akkumuliert worden ist, dann entlädt C7 eine positive Ladung in Knoten Vout 416 mit Bezug auf GND. Strompassieren durch Knoten Vout 416 ist im Wesentlichen ausgeglichen mit einem entsprechenden Masse-Strom, welcher durch GND passiert.
  • Kondensator C7 kann unter Benutzung irgendeiner technisch machbaren Technik implementiert sein, ohne von dem Geltungsbereich und dem Geist von Ausführungsformen der vorliegenden Erfindung abzuweichen. In einer Ausführungsform ist Kondensator C7 gemäß einer Ausführungsform unter Benutzung von n-Kanal-FETs implementiert. Zum Beispiel kann ein Gate-Knoten eines ersten n-Kanal-FETs mit Knoten 412 von 4A gekoppelt sein, um einen Rücken-zu-Rücken-Metalloxid-Transistor-Kondensator zu bilden. Zusätzlich können Source- und Drain-Knoten des ersten n-Kanal-FET mit Knoten 410 gekoppelt sein. Ein Gate-Knoten eines zweiten n-Kanal-FET kann mit Knoten 410 gekoppelt sein, während Source- und Drain-Knoten des zweiten n-Kanal-FET mit Knoten 412 gekoppelt sein können. Eine Gate-Kapazität ist relativ Flächeneffizient verglichen mit anderen Kondensator-Strukturen, welche innerhalb eines CMOS-Prozesses verfügbar sind. Eine Gate-Kapazität variiert jedoch signifikant mit einer Ladungs-Polarität. Um Polarität-abhängige Gate-Kapazität zu kompensieren, sind zwei n-Kanal-Geräte symmetrisch konfiguriert, um Ladungen in entgegengesetzten Polaritäten zu speichern. Auf diese Weise hat ein positiver Puls, welcher in Knoten Vout 416 entladen ist, eine im Wesentlichen gleiche Größe relativ zu einem negativen Puls, welcher in Vout 416 entladen ist.
  • In einer anderen Ausführungsform kann der Kondensator C7 unter Benutzung von Bahnen in angrenzenden Metall-Schichten implementiert sein. Zum Beispiel können Bahnen in sequenziellen Metall-Schichten konfiguriert sein, eine Platten-Kapazität (Cp) und eine Kante-Kapazität (Ce) zwischen Knoten 410 und 412 bereitzustellen. Ungleich zu Gate-Kapazität, sind Platte- und Kante-Kapazität zwischen Metall-Strukturen, welche innerhalb von konventionellen dielektrischen Materialien eingebettet sind, mit Bezug auf Polarität stabil. Ein Kondensator, welcher unter Benutzung von Metall-Schicht-Bahnen gebildet ist, kann jedoch mehr Die-Fläche verglichen mit einem Kondensator erfordern, welcher unter Benutzung von Gate-Kapazität für einen äquivalenten Kapazitäts-Wert gebildet ist. Während zwei parallele Bahnen auf zwei angrenzenden Schichten benutzt werden können, um den Kondensator C7 zu implementieren, wird ein Fachmann in der Technik verstehen, dass solch ein Metalloxid-Metall-(MOM)-Kondensator unter Benutzung von mehr als zwei Schichten und mehr als zwei angrenzenden Bahnen auf jeder Schicht realisiert werden kann.
  • 5A illustriert einen GRS-Transmitter 550, welcher zwei Instanzen eines GRS-Daten-Treibers 400 aufweist, in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, empfängt GRS-Transmitter 550 Daten-Eingangs-Signale D0 und D1, welche auf Takt-Signal CLK synchronisiert sind. Steuer-Logik 502 empfängt Signale D0, D1 und CLK und erzeugt in Antwort darauf Treiber-Steuer-Signale 510 und Treiber-Steuer-Signale 512. In einer Ausführungsform weisen Treiber-Steuer-Signale 510 Steuer-Signale g40 bis g44 für Instanz 400(0) von GRS-Daten-Treiber 400 auf und Treiber-Steuer-Signale 512 weisen Steuer-Signale g40 bis g44 für Instanz 400(1) von GRS-Daten-Treiber 400 auf.
  • In einer Ausführungsform, wenn CLK in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 502 Instanz 400(0), um in einem Vor-Lade-Zustand zu operieren. Wenn D0 in einem logischen Null-Zustand ist, dann tritt Instanz 400(0) in den Vor-Lade-Zustand ein, welcher mit Treiben eines Daten-Wertes von null assoziiert ist, illustriert vorher in 4B. Hier sind Treiber-Steuer-Signale 510 derart erzeugt, dass g40 = 0, g41 = 0, g42 = 1, g43 = 1, und g44 = 0. Wenn stattdessen D0 in einem logischen Eins-Zustand ist, dann tritt Instanz 400(0) in den Vor-Lade-Zustand ein, welcher mit Treiben eines Daten-Wertes von eins assoziiert ist, illustriert vorher in 4C. Hier sind Treiber-Steuer-Signale 510 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 0, g43 = 0 und g44 = 0. Wenn CLK in einem logischen Null-Zustand ist, konfiguriert Steuer-Logik 502 Instanz 400(0), in einem Treiber-Zustand zu operieren, vorher in 4D illustriert. Hier sind Treiber-Steuer-Signale 510 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 1, g43 = 0, und g44 = 1.
  • Wenn CLK in einem logischen Null-Zustand ist, konfiguriert Steuer-Logik 502 Instanz 400(1), in einem Vor-Lade-Zustand zu operieren. Wenn D1 in einem logischen Null-Zustand ist, dann tritt Instanz 400(1) in den Vor-Lade-Zustand ein, welcher mit Treiben eines Daten-Wertes von null assoziiert ist, vorher in 4B illustriert. Hier sind Treiber-Steuer-Signale 512 derart erzeugt, dass g40 = 0, g41 = 0, g42 = 1, g43 = 1 und g44 = 0. Wenn stattdessen D1 in einem logischen Eins-Zustand ist, dann tritt Instanz 400(1) in den Vor-Lade-Zustand ein, welcher mit Treiben eines Daten-Wertes von eins assoziiert ist, vorher illustriert in 4C. Hier sind Treiber-Steuer-Signale 512 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 0, g43 = 0 und g44 = 0. Wenn CLK in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 502 Instanz 400(1), in dem Treiber-Zustand zu operieren, vorher in 4D illustriert. Hier sind Treiber-Steuer-Signale 510 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 1, g43 = 0 und g44 = 1.
  • Das Vout-416 Signal für jede Instanz 400(0), 400(1) ist mit einem gemeinsamen Vout 516 Signal gekoppelt, welches ferner mit einem Feld 520 gekoppelt ist. In einer Ausführungsform ist Vout 516 mit Feld 522 über Widerstand RTx gekoppelt. Feld 522 ist mit einem Schaltungs-Masse-Knoten gekoppelt, welcher GND in 4A–4D entspricht.
  • In einer Ausführungsform ist GRS-Transmitter 550 konfiguriert, GRS-Transmitter 110 von 1A zu ersetzen. Hier koppeln Felder 520 Vout 516 mit Signal-Leitung 105 und Feld 522 koppelt GND mit Masse-Netzwerk 107. In solch einer Konfiguration empfängt GRS-Empfänger 130 Daten von GRS-Transmitter 550. In gewissen Ausführungsformen weist GRS-Transmitter 550 GRS Tx 322, GRS Tx 324, GRS Tx 386 und GRS Tx 388 von 3 auf.
  • 5B illustriert ein Timing für einen GRS-Transmitter 550 in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, wird ein Bit von Daten von Eingabe D0 an Vout 516 während Zeit k + 1 übermittelt, wenn CLK in einem logischen Null-Zustand ist, und ein Bit von Daten von Eingabe D1 ist an Vout 516 übermittelt während der Zeit k + 2, wenn CLK in einem logischen Eins-Zustand ist. In einer Ausführungsform sind Eingaben D0 und D1 synchron zu und werden aktualisiert auf der ansteigenden Kante von CLK. In solch einer Ausführungsform ist Instanz 400(1) in einem Daten-treibenden Zustand, wenn Eingaben D0 und D1 in Antwort auf eine ansteigende Kante von CLK, was in Zeit k geht, ändern. Auf der ansteigenden Kante von CLK, was in Zeit k geht, tritt Instanz 400(0) in einen Vor-Lage-Zustand ein, um dadurch Daten auf D0 abzutasten. Auf der abfallenden Kante von CLK, was die Zeit k verlässt und was in Zeit k + 1 eintritt, tritt Instanz 400(0) in einen Daten-treibenden Zustand ein und treibt die erfassten Daten von D0 auf Vout 516. Auf der fallenden Kante von CLK, was in die Zeit k + 1 geht, tritt Instanz 400(1) in einen Vor-Lade-Zustand ein, um dadurch Daten auf D1 abzutasten. Auf der ansteigenden Kante von CLK, was Zeit k + 1 verlässt und in Zeit k + 2 eintritt, tritt Instanz 400(1) in einen Daten-treibenden Zustand ein und treibt die erfassten Daten von D1 auf Vout 516. Auf diese Weise können Daten, welche D0 und D1 aufweisen, dem GRS-Transmitter 550 unter Verwendung von konventioneller Logik präsentiert werden, welche ein konventionelles Einzel-Kante-synchrones-Timing hat, während GRS-Transmitter 550 die Daten zur Übermittlung bei einer doppelten Daten-Rate zeitlich multiplexed. Mit anderen Worten erfolgen zwei Daten-Transfers in jeder Periode oder Takt des CLK. In einer bevorzugten Ausführungsform ist D0 gelatched (latched), wenn CLK niedrig ist, um sicherzustellen, dass D0 stabil ist, während benutzt, um das Vor-Laden von Instanz 400(0) zu steuern. Ähnlich ist D1 gelatched, wenn CLK hoch ist, um sicherzustellen, dass D1 stabil ist, während es benutzt ist, das Vor-Laden von Instanz 400(1) zu steuern.
  • In anderen Ausführungsformen ist ein GRS-Transmitter, welcher mehr als zwei Instanzen von GRS-Daten-Treiber 400 aufweist, konfiguriert, ein Daten-Bit pro Instanz von GRS-Daten-Treiber 400 zu empfangen und die Daten bei einer entsprechend höheren Daten-Rate zeitlich zu multiplexen. In solchen Ausführungsformen können mehrere Takt-Signale erforderlich sein, um geeignetes Timing für Vor-Laden und Treiben von Daten bereitzustellen, um die Daten zeitlich zu multiplexen.
  • 5C illustriert ein Flussdiagramm eines Verfahrens 560 zum Erzeugen eines Masse-referenzierten Einzel-Ende-Signals in Übereinstimmung mit einer Ausführungsform. Obwohl Verfahren 560 im Zusammenhang mit 4A–5B beschrieben ist, um ein Zwei-zu-Eins-Zeit-Multiplex-Verhältnis von Eingabe-Daten zu Ausgabe-Daten zu implementieren, werden Fachleute in der Technik verstehen, dass irgendein System, welches Verfahren 560 durchführt, innerhalb des Geltungsbereichs und Geistes von Ausführungsformen der vorliegenden Erfindung ist.
  • Verfahren 560 beginnt bei Schritt 565, wo ein erster Daten-Treiber, wie etwa Instanz 400(0) von GRS-Daten-Treiber 400, ein erstes Bit von Daten mittels eines Vor-Ladens eines ersten Kondensators während einer ersten Zeit k abtastet. Der erste Kondensator ist geladen, um eine Polarität zu haben, welche einem logischen Pegel des ersten Bits von Daten entspricht. In Schritt 570 tastet ein zweiter Daten-Treiber, wie etwa eine Instanz 400(1) von GRS-Daten-Treiber 400, ein zweites Bit von Daten mittels eines Vor-Ladens eines zweiten Kondensators während einer Zeit k + 1 ab. Der zweite Kondensator ist geladen, um eine Polarität zu haben, welche einem logischen Pegel des zweiten Bits von Daten entspricht.
  • In Schritt 575 treibt der erste Daten-Treiber ein Ausgabe-Signal, wie etwa Vout 416 von 4A–4D oder Vout 516 von 5A, um das erste Bit von Daten mittels eines Koppelns des ersten Kondensators mit dem Ausgabe-Signal während der Zeit k + 1 widerzuspiegeln. Hier ist der erste Kondensator zwischen einem Masse-Netzwerk und dem Ausgabe-Signal gekoppelt. Die Polarität von Ladung auf dem ersten Kondensators wurde in Schritt 565 etabliert, basiert auf dem logischen Pegel für das erste Bit von Daten. Wenn mit dem Ausgabe-Signal gekoppelt, spiegelt der erste Kondensator daher den logischen Pegel für das erste Bit von Daten wider.
  • In Schritt 580 treibt der zweite Daten-Treiber das Ausgabe-Signal, um das zweite Bit von Daten mittels Koppelns des zweiten Kondensators mit dem Ausgabe-Signal während einer Zeit k + 2 widerzuspiegeln. Hier ist der zweite Kondensator zwischen einem Masse-Netzwerk und dem Ausgabe-Signal gekoppelt. Die Polarität von Ladung auf dem zweiten Kondensator wurde in Schritt 570 etabliert, basiert auf dem logischen Pegel für das zweite Bit von Daten. Wenn mit dem Ausgabe-Signal gekoppelt, spiegelt daher der zweite Kondensator den logischen Pegel für das zweite Bit von Daten wider. Verfahren 560 terminiert nach Treiben des Ausgabe-Signals, um das zweite Bit von Daten widerzuspiegeln.
  • In anderen Ausführungsformen kann ein Zeit-Multiplex-Verhältnis von größer als zwei implementiert werden und zumindest ein zusätzlicher Phasen-bezogener Takt kann bereitgestellt sein, um Betrieb von mehr als drei Instanzen von GRS-Daten-Treiber 400 zu orchestrieren.
  • Mehr-Phase-Masse-referenzierte Signalisierung
  • Eine Alternative zu Zeit-Multiplexen der Ausgaben von zwei oder mehr Instanzen des GRS-Daten-Treibers 400, um die Daten-Rate zu erhöhen, ist es, Daten über drei oder mehr Phasen eines Takt-Signals zu übertragen. Wenn vier Phasen des Takt-Signals benutzt werden, können insbesondere Daten bei zweimal der Rate übertragen werden, verglichen mit einem System, welches konfiguriert ist, ein 2-zu-1-Multiplexen durchzuführen. Wenn z. B. vier Phasen benutzt sind, operiert jeder von vier Transmittern und entsprechende Empfänger-Schaltungen bei ¼ der Bit-Rate verglichen mit ½ der Bit-Rate für eine 2-zu-1-gemultiplexte Implementierung. Anstatt den Kondensator(en) in jeder Transmitter-Schaltung während ½ des Takt-Zyklus im vorzuladen, ist, wenn vier Phasen benutzt werden, 3/4 jedes Takt-Zyklus (drei Phasen) verfügbar zum Vor-Laden des Kondensators bzw. der Kondensatoren in jeder Transmitter-Schaltung.
  • 6A illustriert ein Timing 600 für einen Mehr-Phase-GRS-Transmitter, welcher vier GRS-Daten-Treiber aufweist, in Übereinstimmung mit einer Ausführungsform. Ein Takt-Signal, welches mittels eines In-Phase-Takt-Signals iCLK und eines Quadratur-Takt-Signals qCLK repräsentiert ist, wird benutzt, um jede der vier Phasen P0, P1, P2 und P3 zu erzeugen. Das P0-Signal, welches der ersten Phase des Takt-Signals entspricht, kann als das AND von invertiertem iCLK und invertiertem qCLK erzeugt werden. Das p1-Signal, welches der zweiten Phase des Takt-Signals entspricht, kann als das AND von iCLK und invertiertem qCLK erzeugt werden. Das P2-Signal, welches der dritten Phase des Takt-Signals entspricht, kann als das AND von iCLK und qCLK erzeugt werden. Das P3-Signal, welches der vierten Phase des Takt-Signals entspricht, kann als das AND von qCLK und invertiertem iCLK erzeugt werden.
  • Die Transmitter-Schaltungen M0, M1, M2 und M3 entsprechen den Daten-Treibern, welche die Ausgabe-Signale für jede der Phasen P0, P1, P2 bzw. P3 erzeugen. Wie in den Wellenformen gezeigt ist, treibt eine M0-Transmitter-Schaltung die Ausgabe während einer ersten Phase, wenn Signal P0 festgestellt bzw. aktiviert (asserted) ist. In einer Ausführungsform wird ein erster Kondensator in einer ersten Transmitter-Schaltung M0 während der ersten Phase entladen, um das Ausgabe-Signal zu treiben, und der erste Kondensator ist während zumindest einer Phase anders als die erste Phase (z. B. die zweite, die dritte und/oder vierte Phase) vorgeladen. Ähnlich wird ein zweiter Kondensator in einer zweiten Transmitter-Schaltung M1 während der zweiten Phase entladen, um das Ausgabe-Signal zu treiben, und der zweite Kondensator ist während zumindest einer Phase anders als die zweite Phase (z. B. die erste, dritte und/oder vierte Phase) vorgeladen. Ein dritter Kondensator in einer dritten Transmitter-Schaltung M2 ist während der dritten Phase entladen, um das Ausgabe-Signal zu treiben, und der dritte Kondensator ist während zumindest einer Phase anders als die dritte Phase (z. B. die erste, zweite und/oder vierte Phase) vorgeladen. Ein vierter Kondensator in einer vierten Transmitter-Schaltung M3 wird während der vierten Phase entladen, um das Ausgabe-Signal zu treiben, und der vierte Kondensator ist während zumindest einer anderen Phase als der vierten Phase (z. B. die erste, die zweite und/oder die dritte Phase) im Vorhinein geladen bzw. vorgeladen.
  • 6B illustriert einen Mehr-Phase-GRS-Transmitter 650, welcher vier Instanzen von einem GRS-Daten-Treiber 400 aufweist, in Übereinstimmung mit einer Ausführungsform. Wie gezeigt ist, empfängt der GRS-Transmitter 650 Daten-Eingabe-Signale D0, D1, D2 und D3, welche auf ein Takt-Signal synchronisiert sind. Ein Oszillator 605 erzeugt ein oder mehr Signale, welche das Takt-Signal kodieren. Zum Beispiel kann der Oszillator 605 in-Phase- und Quadratur-Takt-Signale iCLK und qCLK und invertierte Versionen von iCLK und qCLK an Steuer-Logik 602 bereitstellen.
  • Steuer-Logik 602 empfängt das eine oder die mehreren Signale, welche das Takt-Signal und die Daten-Eingabe-Signale D0, D1, D2 und D3 kodieren und erzeugt in Antwort darauf Treiber-Steuer-Signale 610, 612, 614 und 618. In einer Ausführungsform weisen Treiber-Steuer-Signale 610, Steuer-Signale g40 bis g44 für Instanz 400(4) von GRS-Daten-Treiber 400 auf, Treiber-Steuer-Signale 612 weisen Steuer-Signale g40 bis g44 für Instanz 400(5) von GRS-Daten-Treiber 400 auf, Treiber-Steuer-Signale 614 weisen Steuer-Signale g40 bis g44 für Instanz 400(6) von GRS-Daten-Treiber 400 auf und Treiber-Steuer-Signale 618 weisen Steuer-Signale g40 bis g44 für Instanz 400(7) von GRS-Daten-Treiber 400 auf.
  • In einer Ausführungsform, wenn P0 in einem logischen Null-Zustand während einer oder mehr von Phasen P1, P2 und P3 ist, konfiguriert Steuer-Logik 602 Instanz 400(4), um in einem Vor-Lade-Zustand bzw. Vorhinein-Lade-Zustand (pre-charge state) zu operieren. Wenn D0 in einem logischen Null-Zustand ist, dann tritt Instanz 400(4) in den Vor-Lade-Zustand ein, welcher mit Treiben eines Daten-Wertes von Null assoziiert ist, was vorher in 4B illustriert ist. Hier sind Treiber-Steuer-Signale 610 derart erzeugt, dass g40 = 0, g41 = 0, g42 = 1, g43 = 1 und g44 = 0 ist. Wenn stattdessen D0 in einem logischen Eins-Zustand ist, dann tritt Instanz 400(4) in den Vor-Lade-Zustand ein, welcher mit einem Treiben eines Daten-Wertes von eins assoziiert ist, was vorher in 4C illustriert ist. Hier werden Treiber-Steuer-Signale 610 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 0, g43 = 0 und g44 = 0 ist. Wenn P0 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 602 Instanz 400(4) in dem Treiber-Zustand zu operieren, was vorher in 4D illustriert ist. Hier werden Treiber-Steuer-Signale 610 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 1, g43 = 0 und g44 = 1 ist.
  • In einer Ausführungsform, wenn P1 mit einem logischen Null-Zustand während einer oder mehr Phasen P0, P2 und P3 ist, konfiguriert Steuer-Logik 602 Instanz 400(5), um in einem Vor-Lade-Zustand zu operieren. Wenn D1 in einem logischen Null-Zustand ist, dann tritt Instanz 400(5) in den Vor-Lade-Zustand ein, welches mit einem Treiben eines Daten-Wertes von Null assoziiert ist, wie vorher in 4B illustriert ist. Hier werden Treiber-Steuer-Signal 612 derart erzeugt, dass g40 = 0, g41 = 0, g42 = 1, g43 = 1 und g44 = 0 ist. Wenn stattdessen D1 in einem logischen Eins-Zustand ist, dann tritt Instanz 400(5) in den Vor-Lade-Zustand ein, was mit einem Treiben eines Daten-Wertes von eins assoziiert ist, wie vorher in 4C illustriert. Hier werden Treiber-Steuer-Signale 612 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 0, g43 = 0 und g44 = 0. Wenn P1 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 602 Instanz 400(5), um in dem Treiber-Zustand zu operieren, vorher in 4D illustriert. Hier werden Treiber-Steuer-Signale 612 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 1, g43 = 0 und g44 = 1 ist.
  • In einer Ausführungsform, wenn P2 in einem logischen Null-Zustand während einer oder mehr von Phasen P0, P1 und P3 ist, konfiguriert Steuer-Logik 602 Instanz 400(6), um in einem Vor-Lade-Zustand zu operieren. Wenn D0 in einem logischen Null-Zustand ist, dann tritt Instanz 400(6) in den Vor-Lade-Zustand ein, was mit Treiben eines Daten-Wertes von Null assoziiert ist, vorher in 4B illustriert. Hier werden Treiber-Steuer-Signale 614 derart erzeugt, dass g40 = 0, g41 = 0, g42 = 1, g43 = 1 und g44 = 0 ist. Wenn stattdessen D2 in einem logischen Eins-Zustand ist, dann tritt Instanz 400(6) in den Vor-Lade-Zustand ein, welches mit einem Treiben eines Daten-Wertes von eins assoziiert ist, wie vorher in 4C illustriert. Hier werden Treiber-Steuer-Signale 614 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 0, g43 = 0 und g44 = 0 ist. Wenn P2 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 603 Instanz 400(6), um in dem Treiber-Zustand zu operieren, vorher in 4D illustriert. Hier werden Treiber-Steuer-Signal 614 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 1, g43 = 0 und g44 = 1 ist.
  • In einer Ausführungsform, wenn P3 in einem logischen Null-Zustand während einer oder mehr von Phasen P0, P1 und P2 ist, konfiguriert Steuer-Logik 602 Instanz 400(7), um in einem Vor-Lade-Zustand zu operieren. Wenn D3 in einem logischen Null-Zustand ist, dann tritt Instanz 400(7) in den Vor-Lade-Zustand ein, welcher mit einem Treiben eines Daten-Wertes von Null assoziiert ist, vorher in 4B illustriert. Hier werden Treiber-Steuer-Signal 618 derart erzeugt, dass g40 = 0, g41 = 0, g42 = 1, g43 = 1 und g44 = 0 ist. Wenn stattdessen D3 in einem logischen Eins-Zustand ist, dann tritt Instanz 400(7) in den Vor-Lade-Zustand ein, was mit Treiben eines Daten-Wertes von eins assoziiert ist, vorher in 4C illustriert. Hier werden Treiber-Steuer-Signale 618 derart erzeugt, dass g40 = 1, g41 = 1, g42 = 0, g43 = 0 und g44 = 0 ist. Wenn P3 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 602 Instanz 400(7), um in dem Treiber-Zustand zu operieren, vorher in 4D illustriert. Hier werden Treiber-Steuer-Signal 618 erzeugt, derart, dass g40 = 1, g41 = 1, g42 = 1, g43 = 0 und g44 = 1 ist.
  • Das Vout 416-Signal von jeder Instanz 400(4), 400(5), 400(6), 400(7) ist mit einem gemeinsamen Vout 616-Signal gekoppelt, welches ferner mit einem Feld 620 gekoppelt ist. In einer Ausführungsform ist Vout 616 mit Feld 622 über Widerstand RTx gekoppelt. Felder 622 können mit einem Schaltungs-Masseknoten entsprechend GND in 4A–4D gekoppelt sein.
  • In einer Ausführungsform ist GRS-Transmitter 650 konfiguriert, GRS-Transmitter 110 von 1A zu ersetzen. Hier koppelt Feld 620 Vout 616 an Signal-Leitung 105 und Feld 622 koppelt GND mit dem Masse-Netzwerk 107. In solch einer Konfiguration empfängt GRS-Empfänger 130 Daten von GRS-Transmitter 650. In gewissen Ausführungsformen weist GRS-Transmitter 650 GRS Tx 322, GRS Tx 324, GRS Tx 386 und GRS Tx 388 von 3 auf.
  • In einer Ausführungsform ist jede Instanz 400(4), 400(5), 400(6), 400(7) mit einer Instanz von Daten-Treiber 112 von 1A und 1B ersetzt, Daten-Treiber 152 von 1C, 1D und 1E oder Daten-Treiber 172 von 1G ersetzt. Wenn Daten-Treiber 112 benutzt wird, weisen Treiber-Steuer-Signale 610, 612, 614 und 618 Steuer-Signale S01 bis S06 für jede Instanz GRS-Daten-Treiber 112 auf. Für den GRS-Daten-Treiber 112, welcher der ersten Phase entspricht, wenn P0 in einem logischen Null-Zustand während einer oder mehr von Phasen P1, P2 und P3 ist, konfiguriert Steuer-Logik 602 den GRS-Daten-Treiber 112 entsprechend der ersten Phase, um in einem Vor-Lade-Zustand zu operieren, was vorher in 1B illustriert ist. Hier werden Treiber-Steuer-Signale 610 derart erzeugt, dass S01 = 1, S02 = 1, und S03–S06 = 0 sind. Für den GRS-Daten-Treiber 112, welcher der ersten Phase entspricht, wenn P0 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 602 den GRS-Daten-Treiber 112, welcher der ersten Phase entspricht, in einem Treiber-Status zu operieren, was vorher in 1B illustriert ist. Wenn D0 in einem logischen Null-Zustand ist, dann tritt der GRS-Daten-Treiber 112, welcher der ersten Phase entspricht, in den Treiber-Zustand ein, welcher mit einem Treiben eines Daten-Wertes von Null assoziiert ist. Hier sind Treiber-Steuer-Signale 610 derart erzeugt, dass S01 = S02 = 0, S03 = 1, S04 = 0, S05 = 1 und S06 = 0 sind. Wenn stattdessen D0 in einem logischen Eins-Zustand ist, dann tritt der GRS-Daten-Treiber 112 entsprechend der ersten Phase in den Treiber-Zustand ein, welcher mit einem Treiben eines Daten-Wertes von eins assoziiert ist. Hier sind Treiber-Steuer-Signale 610 derart erzeugt, dass S01 = S02 = 0, S03 = 0, S04 = 1, S05 = 0 und S06 = 1 sind. Die Daten-Treiber 112, welche den Phasen P1, P2 und P3 entsprechen, sind mittels der Treiber-Steuer-Signale 612, 614 und 618 in einer jeweiligen Weise gesteuert.
  • Wenn Daten-Treiber 152 in dem GRS-Transmitter 650 benutzt ist, weisen Treiber-Steuer-Signale 610, 612, 614 und 618 Steuer-Signale S0A bis S0H für jede Instanz GRS-Daten-Treiber 152 auf. Für den GRS-Daten-Treiber 152, welcher der ersten Phase entspricht, wenn P0 in einem logischen Null-Zustand während einer oder mehr von Phasen P1, P2 und P3 ist, konfiguriert Steuer-Logik 602 den GRS-Daten-Treiber 152, welcher der ersten Phase entspricht, in einem Vor-Lade-Zustand zu operieren, was vorher in 1D illustriert ist. Hier sind Treiber-Steuer-Signale 610 derart erzeugt, dass S0A = 1, S0B = 0, S0C = 0, S0D = 1, S0E = 0, S0F = 0, S0G = 1 und S0H = 1 sind. Für den GRS-Daten-Treiber 152, welcher der ersten Phase entspricht, wenn P0 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 602 den GRS-Daten-Treiber 152, welcher der ersten Phase entspricht, um in einem Treiber-Zustand zu operieren, wie vorher in 1E illustriert ist. Wenn D0 in einem logischen Null-Zustand ist, dann tritt der GRS-Daten-Treiber 152, welcher der ersten Phase entspricht, in den Treiber-Zustand ein, welcher mit einem Treiben eines Daten-Wertes von null assoziiert ist. Hier sind Treiber-Steuer-Signale 610 derart erzeugt, dass S0A = 0, S0B = 1, S0C = 1, S0D = 0 und S0E-H = 0 sind. Wenn stattdessen D0 in einem logischen Eins-Zustand ist, dann tritt der GRS-Daten-Treiber 152, welcher der ersten Phase entspricht, in den Treiber-Zustand, welcher mit einem Treiber eines Daten-Wertes von eins assoziiert ist. Hier sind Treiber-Steuer-Signale 610 derart erzeugt, dass S0A–S0D = 0, S0E = 1, S0F = 1, S0G = 0 und S0H = 0 sind. Die Daten-Treiber 152, welche den Phasen P1, P2 und P3 entsprechen, sind mittels der Treiber-Steuer-Signale 612, 614 und 618 in einer jeweiligen Weise gesteuert.
  • Wenn Daten-Treiber 172, welcher in 1G illustriert ist, in dem GRS-Transmitter 650 benutzt wird, weisen Treiber-Steuer-Signale 610, 612, 614 und 618 Steuer-Signale S30–S33 und S40–S42 für jede Instanz GRS-Daten-Treiber 172 auf. Für den GRS-Daten-Treiber 172, welcher der ersten Phase entspricht, wenn P0 in einem logischen Null-Zustand während einer oder mehr von Phasen P1, P2 und P3 ist, konfiguriert Steuer-Logik 602 den GRS-Daten-Treiber 172, welcher der ersten Phase entspricht, um in einem Vor-Lade-Zustand zu operieren. Hier werden Treiber-Steuer-Signale 610 derart erzeugt, dass S30 = 1, S31 = 0, S32 = 0, S33 = 1, S40 = 1, S41 = 1 und S42 = 0 sind. Für den GRS-Daten-Treiber 172, welcher der ersten Phase entspricht, wenn P0 in einem logischen Eins-Zustand ist, konfiguriert Steuer-Logik 602 den GRS-Daten-Treiber 172, welcher der ersten Phase entspricht, um in einem Treiber-Zustand zu operieren. Wenn D0 in einem logischen Null-Zustand ist, dann tritt der GRS-Daten-Treiber 172, welcher der ersten Phase entspricht, in den Treiber-Zustand ein, welcher mit Treiben eines Daten-Wertes von null assoziiert ist. Hier werden Treiber-Steuer-Signale 610 derart erzeugt, dass S30 = 0, S31 = 1, S32 = 1, S33 = 0, S40 = 0, S41 = 0 und S42 = 0 sind. Wenn stattdessen D0 in einem logischen Eins-Zustand ist, dann tritt der GRS-Daten-Treiber 172, welcher der ersten Phase entspricht, in den Treiber-Zustand ein, welcher mit einem Treiben eines Daten-Wertes von eins assoziiert ist. Hier werden Treiber-Steuer-Signale 610 derart erzeugt, dass S30 = 0, S31 = 0, S32 = 0, S33 = 0, S40 = 0, S41 = 1 und S42 = 1 sind. Die Daten-Treiber 172, welche Phasen P1, P2 und P3 entsprechen, werden mittels der Treiber-Steuer-Signale 612, 614 und 618 in einer jeweiligen Weise gesteuert.
  • 6C illustriert eine Instanz eines GRS-Daten-Treibers 400 von 6B, welcher einer Phase des Takt-Signals entspricht, in Übereinstimmung mit einer Ausführungsform. Wie vorher im Zusammenhang mit 4A–4D erläutert ist, ist der Kondensator C7 im Vorhinein geladen bzw. vorausgeladen bzw. vorgeladen mit einer positiven oder negativen Spannung abhängig von den Eingabe-Daten und der Kondensator C7 ist in derselben Richtung entladen. Die Eingabe-Daten Di (z. B. D0, D1, D2 und D3) werden während der Phase Pi (z. B. P0, P1, P2 und P3) erfasst, so dass die Eingabe-Daten stabil bzw. stetig während dem Vor-Lade-Zustand gehalten sind. Logik-Gates N0, N1, N2 und N3 sind konfiguriert, den Kondensator C7 vorzuladen und das Logik-Gate N0 ist konfiguriert, den Kondensator C7 in einem Treiber-Zustand zu entladen, um Vout 416 zu treiben. Insbesondere wird der Kondensator C7 in der positiven Richtung vorgeladen, wenn Di eine logische Eins ist und der p-Kanal-FET p42 und der n-Kanal-FET n41 beide angeschaltet sind, wie in 4C illustriert ist. Der Kondensator C7 wird in der negativen Richtung vorgeladen mit Di ist eine logische Null und der p-Kanal-FET p40 und der n-Kanal-FET n43 sind beide angeschaltet, wie in 4B illustriert ist. Wenn Pi in eine logische Eins ist, sind der n-Kanal-FET n41 und der n-Kanal-FET n44 beide angeschaltet, um den Kondensator C7 zwischen Vout 416 und Masse zu entladen, wie in 4D illustriert ist.
  • 6D illustriert eine Vier-Phase-Ring-Oszillator-Schaltung 605 in Übereinstimmung mit einer Ausführungsform. Die Vier-Phase-Ring-Oszillator-Schaltung 605 kann benutzt werden, um die Signale zu erzeugen, welche die Takt-Signale, iCLK und qCLK kodieren, sowie die invertierten Takt-Signale, iCLKN bzw. qCLKN.
  • Ein Kreuz-Koppeln der Inverter, welche in 6D gezeigt sind, kann implementiert werden, um die stabilen Zustände der dynamischen Schaltung auszuschließen und sicherzustellen, dass die Schaltung oszillieren wird. In einer Ausführungsform ist die Oszillator-Schaltung 605 als ein Spannungs-gesteuerter Oszillator (VCO) einer Phase-verriegelten-Schleife (PLL) betrieben, indem die Energie-Versorgung der Oszillator-Schaltung 605 moduliert wird. In einer Ausführungsform kann die Oszillator-Schaltung 605 von einer Anschalt-Faktor-(duty-factor)-Korrektur-Schaltung gefolgt sein, welche konfiguriert ist, jede Ausgabe einzustellen, so dass beide iCLK und qCLK einen 50%-Anschalt-Faktor haben. In einer Ausführungsform ist die Oszillator-Schaltung 605 von einer Phasen-Korrektur-Schaltung gefolgt, welche die Phase der qCLK-Ausgabe einstellt, so dass Zeiten, zwischen denen P1 und P2 logische Einsen sind, im Wesentlichen identische Dauern haben und die Zeiten, zwischen denen P0 und P3 logische Einsen sind, im Wesentlichen identische Dauern haben.
  • Die zwei Signale iCLK und qCLK, welche das Takt-Signal kodieren, können an das Ziel (destination) weitergeleitet werden, um die Effekte von fixiertes-Muster-Flackern (fixed-pattern jitter) zu vermindern. Bei einem Empfänger können die weitergeleiteten Takt-Signale benutzt werden, um die empfangenen Daten-Signale unter Benutzung eines integrierenden oder Punktabtastenden Empfängers abzutasten, wie im weiteren Detail im Zusammenhang mit 8A, 8B und 8C beschrieben ist. In einer Ausführungsform kann das iCLK-Signal mit den Daten übermittelt werden, indem ein Mehr-Phase-GRS-Transmitter 650 mit den Daten-Eingabe-Sätzen bei D3 = 0, D2 = 1, D1 = 1 und D0 = 0 konfiguriert wird. In einer Ausführungsform kann das qCLK-Signal mit den Daten übermittelt werden, indem ein Mehr-Phase-GRS-Transmitter 650 mit dem Daten-Eingabe-Satz bei D3 = 0, D2 = 0, D1 = 1 und D0 = 1 konfiguriert wird. In einer Ausführungsform ist eine Phasen-Rotator-Schaltung in dem Takt-Pfad von dem Oszillator 605 zu demn Mehr-Phase-GRS-Transmittern 650 und/oder den zwei Mehr-Phase-GRS-Transmittern 650 eingefügt, welche konfiguriert sind, die weitergeleiteten Takt-Signale zu erzeugen, um Einstellung der relativen Phase zwischen den Daten und den weitergeleiteten Takt-Signalen iCLK und qCLK zu ermöglichen.
  • 7A und 7B illustrieren ein Flussdiagramm eines Verfahrens 700 zum Erzeugen eines Mehr-Phase-GRS-Signals in Übereinstimmung mit einer Ausführungsform. Obwohl Verfahren 700 im Zusammenhang mit 6A–6D beschrieben ist, einen N-Phase-Transmitter zu implementieren, wobei N = 4, werden Fachleute in der Technik verstehen, dass irgendein System, welches Verfahren 700 durchführt, innerhalb des Geistes und des Geltungsbereichs von Ausführungsformen der vorliegenden Erfindung ist. Insbesondere kann das Verfahren 700 erweitert werden, um Mehr-Phase-Signalisierung für drei Phasen durchzuführen, wie im Zusammenhang mit 9A und 9B beschrieben ist, oder für mehr als vier Phasen.
  • Verfahren 700 beginnt in Schritt 710, wo eine Steuerung, wie etwa Steuer-Logik 602 von GRS-Transmitter 650, N Sätze von Steuer-Signalen erzeugt, wobei jeder Satz von Steuer-Signalen einer von N Phasen eines Takt-Signals entspricht. Ein erster Satz von Steuer-Signalen 610 ist basierend auf einer ersten Phase eines Takt-Signals, P0, erzeugt. Die Steuerung erzeugt einen zweiten Satz von Steuer-Signalen 612 basierend auf einer zweiten Phase des Takt-Signals, P1. Die Steuerung erzeugt einen dritten Satz von Steuer-Signal 614 basierend auf einer dritten Phase des Takt-Signals, P2. Die Steuerung erzeugt einen vierten Satz von Steuer-Signalen 618 basierend auf einer vierten Phase des Takt-Signals, P3.
  • In einer Ausführungsform ist der erste Satz von Steuer-Signalen 610 basierend auf einem ersten Eingabe-Daten-Signal D0 und einem ersten Takt-Phase-Signal P0 erzeugt, der zweite Satz von Steuer-Signalen 612 ist basierend auf einem zweiten Eingabe-Daten-Signal D1 und einem zweiten Takt-Phasen-Signal P1 erzeugt, der dritte Satz von Steuer-Signalen 614 ist basierend auf einem dritten Eingabe-Daten-Signal D2 und einem dritten Takt-Phasen-Signal P2 erzeugt und der vierte Satz von Steuer-Signalen 618 ist basierend auf einem vierten Eingabe-Signal D3 und einem vierten Takt-Phasen-signal P3 erzeugt.
  • In Schritt 715 treibt ein erster Daten-Treiber, wie etwa Instanz 400(4) von GRS-Daten-Treiber 400 innerhalb des GRS-Transmitters 650, ein Ausgabe-Signal relativ zu einem Masse-Netzwerk basierend auf einer ersten Ladung während einer ersten Phase des Takt-Signals, wobei das Ausgabe-Signal ein GRS-Signal ist. Die erste Ladung ist mittels eines Vor-Ladens eines ersten Kondensators in dem ersten Daten-Treiber gespeichert basierend auf dem ersten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die erste Phase des Takt-Signals. In einer Ausführungsform ist der erste Kondensator zwischen dem ersten Ausgabe-Knoten und einem ersten Referenz-Knoten gekoppelt. Wie in 6A gezeigt ist, treibt während der ersten Phase, wenn P0 eine logische Eins ist, M0, was Instanz 400(4) entspricht, das Ausgabe-Signal.
  • In Schritt 720 tastet ein vierter Daten-Treiber, wie etwa Instanz 400(7) von GRS-Daten-Treiber 400 innerhalb des GRS-Transmitters 650, ein viertes Bit von Daten dadurch ab, dass ein vierter Kondensator während zumindest einer Phase, welche bei der ersten Phase startet, im Voraus geladen wird bzw. vorgeladen wird. Wie in 6A gezeigt ist, wenn P0 eine logische Eins ist, ist M3, was Instanz 400(7) entspricht, in dem Vor-Lade-Zustand.
  • In Schritt 725 treibt ein zweiter Daten-Treiber, wie etwa Instanz 400(5) von GRS-Daten-Treiber 400 innerhalb des GRS-Transmitters 650, das Ausgabe-Signal relativ zu dem Masse-Netzwerk basierend auf einer zweiten Ladung während einer zweiten Phase des Takt-Signals. Die zweite Ladung ist mittels eines Vor-Ladens eines zweiten Kondensators in dem zweiten Daten-Treiber basierend auf dem zweiten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die zweite Phase des Takt-Signals gespeichert. Wie in 6A gezeigt ist, treibt während der zweiten Phase, wenn P1 eine logische Eins ist, M1, was Instanz 400(5) entspricht, das Ausgabe-Signal.
  • In Schritt 730 tastet der erste Daten-Treiber das erste Bit von Daten mittels eines Vor-Ladens des ersten Kondensators während zumindest einer Phase, welche bei der zweiten Phase startet, ab. Wie in 6A gezeigt ist, ist während der zweiten Phase, wenn P1 eine logische Eins ist, M0, was Instanz 400(4) entspricht, in dem Vor-Lade-Zustand.
  • In Schritt 735 treibt ein dritter Daten-Treiber, wie etwa Instanz 400(6) von GRS-Daten-Treiber 400 innerhalb des GRS-Transmitters 650, das Ausgabe-Signal relativ zu dem Masse-Netzwerk basierend auf einer dritten Ladung während einer dritten Phase des Takt-Signals. Die dritte Ladung ist mittels eines Vor-Ladens eines dritten Kondensators in dem dritten Daten-Treiber basierend auf dem dritten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die dritte Phase des Takt-Signals gespeichert. Wie in 6A gezeigt ist, treibt während der dritten Phase, wenn P2 eine logische Eins ist, M2, was Instanz 400(6) entspricht, das Ausgabe-Signal.
  • In Schritt 740 tastet der zweite Daten-Treiber das zweite Bit von Daten mittels eines Vor-Ladens des zweiten Kondensators während zumindest einer Phase ab, welche bei der dritten Phase startet. Wie in 6A gezeigt ist, ist während der dritten Phase, wenn P2 eine logische Eins ist, M1, was Instanz 400(5) entspricht, in dem Vor-Lade-Zustand.
  • In Schritt 745 treibt der vierte Daten-Treiber das Ausgabe-Signal relativ zu dem Masse-Netzwerk basierend auf einer vierten Ladung während einer vierten Phase des Takt-Signals. Die vierte Ladung wird mittels eines Vor-Ladens eines vierten Kondensators in dem vierten Daten-Treiber basierend auf dem vierten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die vierte Phase des Takt-Signals gespeichert. Wie in 6A gezeigt ist, treibt während der vierten Phase, wenn P3 eine logische Eins ist, M3, was Instanz 400(7) entspricht, das Ausgabe-Signal.
  • In Schritt 750 tastet der dritte Daten-Treiber das dritte Bit von Daten mittels eines Vor-Ladens des dritten Kondensators während zumindest einer Phase ab, welche bei der vierten Phase startet. Wie in 6A gezeigt ist, ist während der vierten Phase, wenn P3 eine logische Eins ist, M2, was Instanz 400(6) entspricht, in dem Vor-Lade-Zustand.
  • 8A illustriert einen Mehr-Phase-GRS-Empfänger 850, welcher vier Instanzen eines GRS-Daten-Receivers 800 aufweist, in Übereinstimmung mit einer Ausführungsform. Ein Vier-Phase-GRS-Signal 833 ist in vier Bits von Daten, D0, D1, D2 und D3 mittels der vier GRS-Daten-Empfänger 800(0)–800(3) unter Benutzung von iCLK und qCLK separiert. Die Takt-Signale können mit Vout 616 übermittelt werden und benutzt werden, den logischen Zustand des Signals 833 zu erfassen und zu speichern, welches mittels eines GRS-Empfängers 130 erzeugt ist (illustriert in 2A) auf den verschiedenen Takt-Phasen P0, P1, P2 und P3, um Eingabe-Daten zu demultiplexen, welche als ankommende Pulse auf Eingabe-Signal Vin 864 repräsentiert ist, referenziert auf Eingabe-Signal GRef 866. Jedes Ausgabe-Signal D0, D1, D2 und D3, welches mittels der GRS-Daten-Empfänger 800 erzeugt ist, ist erfasste Eingabe-Daten für eine der vier Phasen.
  • In einer Ausführungsform weisen die GRS-Daten-Empfänger 800 einen negative-Kante-ausgelösten-Flip-Flop auf. Wie gezeigt ist, ist ein negative-Kante-ausgelöster-Flip-Flop konfiguriert, das Signal 833 während der abfallenden Kante eines Signals zu erfassen, welches das AND von iCLKN und qCLKN ist, um D0 zu erzeugen, wobei iCLKN das invertierte iCLK ist und wobei qCLKN das intervierte qCLK ist. In alternativen Ausführungsformen ist das Signal 833 auf einer ansteigenden Kante des Signals erfasst, welches das AND von iCLKN und qCLKN ist, um D0 zu erzeugen. In anderen alternativen Ausführungsformen weisen die Speicher-Elemente Pegel-sensitive Latches anstatt von Flip-Flops auf. Wie gezeigt ist, ist ein negative-Kante-ausgelöstes-Flip-Flop innerhalb des GRS-Daten-Empfängers 800(1) konfiguriert, das Signal 833 während der abfallenden Kante eines Signals zu erfassen, welches das AND von iCLK und qCLKN ist, um D1 zu erzeugen. Ein negative-Kante-ausgelöster-Flip-Flop innerhalb des GRS-Daten-Empfängers 800(2) ist konfiguriert, das Signal 833 während der abfallenden Kante eines Signals zu erfassen, welches das AND von iCLK und qCLK ist, um D2 zu erzeugen. Ein negative-Kante-ausgelöster-Flip-Flop innerhalb des GRS-Daten-Empfängers 800(3) ist konfiguriert, das Signal 833 während der abfallenden Kante eines Signals zu erfassen, welches das AND von iCLKN und qCLK ist, um D3 zu erzeugen.
  • In einer Ausführungsform sind die GRS-Daten-Empfänger 800 integrierende Empfänger, welche das Signal 833 während einer jeweiligen der Phasen integrieren, um ein charakterisiertes Ausgabe-Signal zu erzeugen, welches während einer nachfolgenden Phase detektiert ist. Die Abfühl-Schaltung bzw. Detektions-Schaltung (sensing circuity) wird dann während einer oder mehr übrigen Phasen vorgeladen. Zum Beispiel kann der GRS-Daten-Empfänger 800(0) konfiguriert sein, das Signal 833 während der ersten Phase P0 zu integrieren, um ein erstes charakterisiertes Ausgabe-Signal zu erzeugen, das erste charakterisierte Ausgabe-Signal während der zweiten Phase P1 zu fühlen bzw. zu detektieren und die Detektions-Schaltung während der dritten und/oder vierten Phase P3 und/oder P4 vorzuladen.
  • In einer anderen Ausführungsform sind die GRS-Daten-Empfänger 800 abtastende Empfänger, welche das Signal 833 bei einer bestimmten Zeit während einer jeweiligen der Phasen abtasten, um die Ausgabe-Signale zu erzeugen. Die bestimmte Zeit, bei welcher das Signal 833 abgetastet ist, kann mittels eines Interpolierens zwischen den ansteigenden und abfallenden Kanten bestimmt werden, welche eine Phase definieren. Die Abtast-Logik kann vorgeladen sein während einer oder mehrerer übriger Phasen, wenn das Signal 833 nicht abgetastet wird. Zum Beispiel kann der GRS-Daten-Empfänger 800(0) konfiguriert sein, zwischen den ansteigenden und abfallenden Kanten des Signals zu interpolieren, welches als das AND von iCLKN und gCLKN erzeugt ist, welche die erste Phase P0 definieren, um eine bestimmte Abtast-Zeit für nachfolgende erste Phasen zu bestimmen.
  • 8B und 8C illustrieren ein Flussdiagramm eines Verfahrens 860 zum Empfangen eines Mehr-Phase-GRS-Signals in Übereinstimmung mit einer Ausführungsform. Obwohl Verfahren 860 im Zusammenhang mit 8A beschrieben ist, einen N-Phase-Empfänger zu implementieren, wobei N = 4, werden Fachleute in der Technik verstehen, dass irgendein System, welches das Verfahren 860 durchführt, innerhalb des Geltungsbereichs und Geistes von Ausführungsformen der vorliegenden Erfindung ist. Insbesondere kann das Verfahren 860 erweitert werden, um Mehr-Phase-Signale für drei Phasen oder für mehr als vier Phasen zu empfangen.
  • Verfahren 860 beginnt in Schritt 810, wobei übermittelte Signale, welche N Phasen eines Takt-Signals kodieren, empfangen sind. Wie in 8A gezeigt ist, kodieren z. B. Signale iCLK und qCLK In-Phase- und Quadratur-Takt-Signale und vier separate Signale, welche jeweils einer verschiedenen Phase P0, P1, P2 und P3 entsprechen, können unter Benutzung von iCLK und qCLK dekodiert werden.
  • In Schritt 815 empfängt ein erster GRS-Daten-Empfänger, wie etwa Instanz 800(0) des GRS-Daten-Empfängers 800 innerhalb des Mehr-Phase-GRS-Empfängers 850, ein GRS-Ausgabe-Signal 833 und charakterisiert das empfangene GRS-Ausgabe-Signal 833 während einer ersten Phase des Takt-Signals nach Vor-Laden von Detektions-Schaltung in dem ersten GRS-Daten-Empfänger während zumindest einer Phase des Takt-Signals anders als die erste Phase des Takt-Signals. In Schritt 820, während der ersten Phase, wird ein charakterisiertes Signal, welches der vierten Phase entspricht, mittels der Detektions-Schaltung innerhalb eines vierten GRS-Daten-Empfängers detektiert, um die vierte Ausgabe, D3, zu erzeugen.
  • In Schritt 825 empfängt ein zweiter GRS-Daten-Empfänger, wie etwa Instanz 800(1) des GRS-Daten-Empfängers 800 innerhalb des Mehr-Phase-GRS-Empfängers 850, das GRS-Ausgabe-Signal 833 und charakterisiert das empfangene GRS-Ausgabe-Signal 833 während einer zweiten Phase des Takt-Signals nach einem Vor-Laden der Detektions-Schaltung in dem zweiten GRS-Daten-Empfänger während zumindest einer Phase des Takt-Signals anders als die zweite Phase des Takt-Signals. In Schritt 830, während der zweiten Phase, wird das charakterisierte Signal, welches der ersten Phase entspricht, mittels der Detektions-Schaltung innerhalb des ersten GRS-Daten-Empfängers detektiert, um die erste Ausgabe, D0, zu erzeugen.
  • In Schritt 835 empfängt ein dritter GRS-Daten-Empfänger, wie etwa Instanz 800(2) des GRS-Daten-Empfängers 800 innerhalb des Mehr-Phase-GRS-Empfängers 850, das GRS-Ausgabe-Signal 833 und charakterisiert das empfangene GRS-Ausgabe-Signal 833 während einer dritten Phase des Takt-Signals nach einem Vor-Laden der Detektions-Schaltung in dem dritten GRS-Daten-Empfänger während zumindest einer Phase des Takt-Signals anders als die dritte Phase des Takt-Signals. In Schritt 840, während der dritten Phase, wird das charakterisierte Signal, welches der zweiten Phase entspricht, mittels der Detektions-Schaltung innerhalb des zweiten GRS-Daten-Empfängers detektiert, um die zweite Ausgabe, D1, zu erzeugen.
  • In Schritt 845 empfängt der vierte GRS-Daten-Empfänger, wie etwa Instanz 800(3) des GRS-Daten-Empfängers 800 innerhalb des Mehr-Phase-GRS-Empfängers 850, das GRS-Ausgabe-Signal 833 und charakterisiert das empfangene GRS-Ausgabe-Signal 833 während der vierten Phase des Takt-Signals nach Vor-Laden der Detektions-Schaltung in dem vierten GRS-Daten-Empfänger während zumindest einer Phase des Takt-Signals anders als die vierte Phase des Takt-Signals. In Schritt 850, während der vierten Phase, wird das charakterisierte Signal, welches der dritten Phase entspricht, mittels Detektions-Schaltung innerhalb des dritten GRS-Daten-Empfängers detektiert, um die dritte Ausgabe, D2, zu erzeugen.
  • 9A illustriert ein Timing 900 für einen Mehr-Phase-GRS-Transmitter, welcher drei GRS-Daten-Treiber aufweist, in Übereinstimmung mit einer Ausführungsform. In dem Kontext der folgenden Beschreibung können die Signale x0, x1 und x2 jeweils einen 50%-Anschalt-Faktor (duty factor) und 120° Phasen-Abstand relativ zueinander haben und können direkte Ausgaben eines Oszillators sein. Die Signale x0, x1 und x2 können benutzt werden, um die drei Phasen-Signale P0, P1 und P2 zu erzeugen.
  • Das P0-Signal, welches der ersten Phase des Takt-Signals entspricht, kann als das AND von x0 und invertiertem x2 erzeugt sein. Das P1-Signal, welches der zweiten Phase des Takt-Signals entspricht, kann als das AND von x2 und x1 erzeugt sein. Das P2-Signal, welches der dritten Phase des Takt-Signals entspricht, kann als das AND von invertiertem x0 und invertiertem x1 erzeugt sein.
  • Wie mit vier Phasen, gibt es für jede Phase Pi einen GRS-Daten-Treiber und einen GRS-Daten-Empfänger für jede Phase. Jeder GRS-Daten-Treiber kann konfiguriert sein, einen Kondensator auf die Signal-Leitung in einer Phase zu entladen und den Kondensator während zumindest einer der anderen zwei Phasen vorzuladen. Jeder GRS-Daten-Empfänger kann konfiguriert sein, während einer Phase zu integrieren, um ein charakterisiertes Signal zu erzeugen, das charakterisierte Signal während einer anderen Phase zu fühlen bzw. zu detektieren und eine Detektions-Schaltung während der übrigen Phase vorzuladen. In einer anderen Ausführungsform kann jeder GRS-Daten-Empfänger konfiguriert sein, das Signal während einer Phase abzutasten, um ein charakterisiertes Signal zu erzeugen, das charakterisierte Signal während einer anderen Phase auszugeben und die Detektions-Schaltung während der übrigen Phase vorzuladen.
  • Signale, welche das Drei-Phase-Takt-Signal kodieren, sollten weitergeleitet werden, um die geeigneten Phasen bei dem Mehr-Phase-GRS-Daten-Empfänger zu erzeugen und die Effekte von fixiertes-Muster-Flackern zu vermindern. In einer Ausführungsform werden die drei Signale x0, x1 und x2 an den Mehr-Phase-GRS-Daten-Empfänger mit dem Ausgabe-Signal übermittelt. In einer anderen Ausführungsform werden die drei Phasen P0, P1 und P2 an den Mehr-Phase-GRS-Daten-Empfänger mit dem Ausgabe-Signal übermittelt.
  • In einer Ausführungsform kann das P0-Signal mit den Daten dadurch übermittelt werden, dass ein Drei-Phase-GRS-Transmitter mit dem Daten-Eingaben-Satz bei D2 = 1, D1 = 0 und D0 = 0 konfiguriert wird. In einer Ausführungsform kann das P1-Signal mit den Daten dadurch übermittelt werden, dass ein Drei-Phase-GRS-Transmitter mit dem Daten-Eingaben-Satz bei D2 = 0, D1 = 1 und D0 = 0 konfiguriert wird. In einer Ausführungsform kann das P2-Signal mit den Daten dadurch übermittelt werden, dass ein Drei-Phase-GRS-Transmitter mit dem Daten-Eingaben-Satz bei D2 = 0, D1 = 0 und D0 = 1 konfiguriert wird.
  • In einer Ausführungsform wird nur Signal, welches eine Phase des Drei-Phase-Taktes kodiert, an den Mehr-Phase-GRS-Daten-Empfänger übermittelt und die übrigen zwei Phasen werden bei dem Mehr-Phase-GRS-Daten-Empfänger mittels einer Phasen-Arretierung (phase locking) oder Injektions-Arretierung bzw. Blockierung (injection locking) eines Drei-Phase-Ring-Oszillators an die weitergeleitete Phase erzeugt. Wenn jedoch nur eine Phase übermittelt ist, ist der Mehr-Phase-GRS-Daten-Empfänger nicht notwendigerweise in der Lage, Timing-Rauschen aufgrund von Phasen-Fehl-Übereinstimmungen zurückzuweisen.
  • 9B illustriert eine Drei-Phase-Ring-Oszillator-Schaltung 905 in Übereinstimmung mit einer Ausführungsform. Die Signale x0N, x1N und x2N sind die invertierten Versionen von Signalen x0, x1 bzw. x2. In einer Ausführungsform kann die Oszillator-Schaltung 905 von einer Anschalt-Faktor-Korrektur-Schaltung gefolgt sein, welche konfiguriert ist, jede Ausgabe einzustellen, so dass x0, x1 und x2 jeweils einen 50%-Anschalt-Faktor haben. In einer Ausführungsform ist die Oszillator-Schaltung 905 von einer Phase-Korrektur-Schaltung gefolgt, welche die Phase von x0, x1 und/oder x2 einstellt, so dass Zeiten, während welcher P0, P1 und P2 logische Einsen sind, im Wesentlichen identische Dauern haben.
  • 10 illustriert ein exemplarisches System 1000, in welchem die verschiedene Architektur und/oder Funktionalität der verschiedenen vorherigen Ausführungsformen implementiert sein kann. Wie gezeigt ist, ist ein System 1000 bereitgestellt, welches zumindest einen Zentral-Prozessor 1001 umfasst, welcher mit einem Kommunikations-Bus 1002 verbunden ist. Der Kommunikations-Bus 1002 kann unter Benutzung irgendeines geeigneten Protokolls implementiert werden, wie etwa PCI (Peripheral Component Interconnect), PCI-Express, AGP (Accelerated Graphics Port), Hyper-Transport, oder irgendein anderes Bus- oder Punkt-zu-Punkt-Kommunikation-Protokoll(e). Das System 1000 umfasst auch einen Hauptspeicher 1004. Steuer-Logik (Software) und Daten sind in dem Hauptspeicher 1004 gespeichert, welcher die Form eines Speichers mit willkürlichem Zugriff (RAM) annehmen kann.
  • Das System 1000 umfasst auch Eingabe-Geräte 1012, einen Grafik-Prozessor 1006 und eine Anzeige 1008, d. h. einen konventionellen CRT (Kathoden-Strahl-Röhre), LCD (Flüssigkristall-Anzeige), LED (Licht emittierende Diode), Plasma-Anzeige oder dergleichen. Benutzer-Eingabe kann von den Eingabe-Geräten 1012 empfangen werden, z. B. Tastatur, Maus, Berührfeld, Mikrofon, und dergleichen. In einer Ausführungsform kann der Grafik-Prozessor 1006 eine Mehrzahl von Schattierungs-Modulen, ein Raster-Modul, etc. umfassen. Jedes der vorangehenden Module kann sogar auf einer einzelnen Halbleiter-Plattform situiert sein, um eine Grafik-Verarbeitungs-Einheit (GPU) zu bilden.
  • In der vorliegenden Beschreibung bezieht sich eine einzelne Halbleiter-Plattform auf eine einzelne unitäre Halbleiter-basierte integrierte Schaltung oder Chip. Es sollte bemerkt sein, dass der Ausdruck einzelne Halbleiter-Plattform sich auch auf Mehr-Chip-Module mit einer erhöhten Konnektivität beziehen kann, welche Auf-Chip-Operation simulieren, und welche wesentliche Verbesserungen über ein Benutzen einer konventionellen Zentral-Verarbeitungs-Einheit (CPU) und Bus-Implementierung machen. Natürlich können die verschiedenen Module auch separat oder in verschiedenen Kombinationen von Halbleiter-Plattformen nach den Wünschen des Benutzers situiert sein.
  • Das System 1000 kann auch einen sekundären Speicher 1010 umfassen. Der sekundäre Speicher 1010 umfasst z. B. ein Festplatte-Laufwerk und/oder ein entfernbares Speicher-Laufwerk, welches ein Floppydisk-Laufwerk repräsentiert, ein Magnetband-Laufwerk, ein Kompaktdisk-Laufwerk, digitale versatile Disk-(DVD)-Laufwerk, Aufzeichnungs-Laufwerk, Universal-Serial-Bus-(USB)-Flash-Speicher. Das entfernbare Speicher-Laufwerk liest von und/oder schreibt auf eine entfernbare Speicher-Einheit in einer wohl bekannten Weise. Computer-Programme oder Computer-Steuerlogik-Algorithmen können in dem Hauptspeicher 604 und/oder dem sekundären Speicher 610 gespeichert sein. Solche Computer-Programme, wenn ausgeführt, befähigen das System 600, verschiedene Funktionen durchzuführen. Der Speicher 604, Speicherung 610 und/oder irgendein anderer Speicher sind mögliche Beispiele von Computerlesbaren Medien.
  • In einer Ausführungsform kann die Architektur und/oder Funktionalität der verschiedenen vorherigen Figuren in dem Kontext des Zentral-Prozessors 1001, Grafik-Prozessors 1006, und integrierte Schaltung (nicht gezeigt) implementiert sein, welche befähigt ist von zumindest einem Teil der Fähigkeiten von sowohl dem Zentral-Prozessor 1001 als auch dem Grafik-Prozessor 1006, ein Chip-Satz (d. h. eine Gruppe von integrierte Schaltungen, welche ausgelegt sind, als eine Einheit zum Durchführen betreffender Funktionen zu arbeiten und verkauft zu werden, etc.), und/oder irgendeine andere integrierte Schaltung für diesen Zweck.
  • Noch weiter kann die Architektur und/oder Funktionalität der verschiedenen vorherigen Figuren in dem Zusammenhang eines Allgemein-Computer-Systems, eines Schaltungsplatte-Systems, eine Spielkonsole-Systems, welches für Unterhaltungs-Zwecke dediziert ist, eines Anwendungs-spezifischen Systems, und/oder irgendeines anderen gewünschten Systems implementiert sein. Zum Beispiel kann das System 1000 die Form eines Schreibtisch-Computers, Laptop-Computers, Servers, Arbeitsstation, Spielkonsole, eingebettetes System und/oder irgendeinen anderen Typ von Logik annehmen. Noch weiter kann das System 1000 die Form von verschiedenen anderen Geräten annehmen, einschließlich, aber nicht darauf beschränkt, ein persönlicher-digitaler-Assistenten-(PDA)-Gerät, ein mobiles Telefongerät, ein Fernseher, etc.
  • Ferner kann, während es nicht gezeigt ist, das System 1000 mit einem Netzwerk (z. B. ein Telekommunikations-Netzwerk, Lokalbereichs-Netzwerk (LAN), drahtloses Netzwerk, Fernbereichs-Netzwerk (WAN) wie etwa das Internet, Peer-to-Peer-Netzwerk, Kabel-Netzwerk, oder dergleichen) für Kommunikations-Prozesse gekoppelt sein.
  • In einer Ausführungsform sind gewisse Signale innerhalb von Bus 1002 als GRS-Signale implementiert, wie oben in 1A–9B beschrieben ist.
  • Während verschiedene Ausführungsformen oben beschrieben worden sind, sollte es verstanden sein, dass sie nur als Beispiel und nicht als Begrenzung präsentiert worden sind. Somit sollte die Breite und der Geltungsbereich der bevorzugten Ausführungsform nicht mittels der oben beschriebenen beispielhaften Ausführungsformen begrenzt sein, sondern sollte nur in Übereinstimmung mit den folgenden Ansprüchen und ihren Äquivalenten definiert sein.

Claims (24)

  1. System, aufweisend eine Steuer-Schaltung, welche konfiguriert ist, einen ersten Satz von Steuer-Signalen basierend auf einer ersten Phase eines Takt-Signals zu erzeugen, einen zweiten Satz von Steuer-Signalen basierend auf einer zweiten Phase des Takt-Signals zu erzeugen, und einen dritten Satz von Steuer-Signalen basierend auf einer dritten Phase des Takt-Signals zu erzeugen; eine erste Masse-referenzierte-Einzel-Ende-Signalisierungs-(GRS)-Treiber-Schaltung, welche konfiguriert ist, um: einen ersten Kondensator vorzuladen, um eine erste Ladung basierend auf dem ersten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die erste Phase des Takt-Signals zu speichern; und ein Ausgabe-Signal relativ zu einem Masse-Netzwerk mittels eines Entladens der ersten Ladung während der ersten Phase des Takt-Signals zu treiben, um eine erste Eingabe zu übermitteln; eine zweite GRS-Treiber-Schaltung, welche konfiguriert ist, um: einen zweiten Kondensator vorzuladen, um eine zweite Ladung basierend auf dem zweiten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die zweite Phase des Takt-Signals zu laden; und das Ausgabe-Signal relativ zu dem Masse-Netzwerk mittels eines Entladens der zweiten Ladung während der zweiten Phase des Takt-Signals zu treiben, um eine zweite Eingabe zu übermitteln; und eine dritte GRS-Treiber-Schaltung, welche konfiguriert ist, um: einen dritten Kondensator vorzuladen, um eine dritte Ladung basierend auf dem dritten Satz von Steuer-Signalen während zumindest einer Phase des Takt-Signals anders als die dritte Phase des Takt-Signals zu speichern; und das Ausgabe-Signal relativ zu dem Masse-Netzwerk mittels eines Entladens der dritten Ladung während der dritten Phase des Takt-Signals zu treiben, um eine dritte Eingabe zu übermitteln.
  2. System gemäß Anspruch 1, wobei die Steuer-Schaltung ferner konfiguriert ist, den ersten Satz von Steuer-Signalen basierend auf der ersten Eingabe zu erzeugen, den zweiten Satz von Steuer-Signalen basierend auf der zweiten Eingabe zu erzeugen und den dritten Satz von Steuer-Signalen basierend auf der dritten Eingabe zu erzeugen.
  3. System gemäß Anspruch 1, wobei der erste Kondensator die erste Ladung zwischen einem ersten Ausgabe-Knoten und einem ersten Referenz-Knoten speichert und wobei eine Polarität der ersten Ladung auf einem logischen Zustand der ersten Eingabe basiert ist.
  4. System gemäß Anspruch 1, wobei die erste Ladung eine konstante Spannung während der zumindest einen Phase des Takt-Signals anders als die erste Phase des Takt-Signals ist und wobei der erste Kondensator mit einer Polarität basierend auf einem logischen Zustand der ersten Eingabe entladen ist.
  5. System gemäß Anspruch 1, wobei Treiben eines Ausgabe-Signals relativ zu einem Masse-Netzwerk basierend auf der ersten Eingabe während der ersten Phase des Takt-Signals aufweist Koppeln entweder eines ersten Ausgabe-Knotens oder eines zweiten Ausgabe-Knotens an das Ausgabe-Signal.
  6. System gemäß Anspruch 1, wobei der erste Satz von Steuer-Signalen konfiguriert ist, den ersten Kondensator mit einer negativen Ladung vorzuladen, wenn die erste Eingabe in einem logischen Null-Zustand während der zumindest einen Phase des Takt-Signals anders als die erste Phase des Takt-Signals ist.
  7. System gemäß Anspruch 6, wobei der erste Kondensator die erste Ladung zwischen einem ersten Ausgabe-Knoten und einem ersten Referenz-Knoten speichert und wobei der erste Satz von Steuer-Signalen konfiguriert ist, den ersten Referenz-Knoten mit einem Versorgungs-Knoten durch einen ersten p-Kanal-Feldeffekt-Transistor (p-FET) zu koppeln und den ersten Ausgabe-Knoten mit dem Masse-Netzwerk durch einen ersten n-Kanal-Feldeffekt-Transistor (n-FET) zu koppeln, um den ersten Kondensator mit einer negativen Ladung vorzuladen.
  8. System gemäß Anspruch 1, wobei der erste Satz von Steuer-Signalen konfiguriert ist, den ersten Kondensator mit einer positiven Ladung vorzuladen, wenn die erste Eingabe in einem logischen Eins-Zustand während der zumindest einen Phase des Takt-Signals anders als die erste Phase des Takt-Signals ist.
  9. System gemäß Anspruch 8, wobei der erste Kondensator die erste Ladung zwischen einem ersten Ausgabe-Knoten und einem ersten Referenz-Knoten speichert und wobei der erste Satz von Steuer-Signalen konfiguriert ist, den ersten Referenz-Knoten mit dem Masse-Netzwerk durch einen ersten n-Kanal-Feldeffekt-Transistor (n-FET) zu koppeln und den ersten Ausgabe-Knoten mit einem Versorgungs-Knoten durch einen ersten p-Kanal-Feldeffekt-Transistor (p-FET) zu koppeln, um den ersten Kondensator mit der positiven Ladung vorzuladen.
  10. System gemäß Anspruch 1, wobei der erste Kondensator die erste Ladung zwischen einem ersten Ausgabe-Knoten und einem ersten Referenz-Knoten speichert und wobei der erste Satz von Steuer-Signalen konfiguriert ist, das Ausgabe-Signal mittels eines Koppelns des ersten Referenz-Knotens mit dem Masse-Netzwerk zu treiben und den ersten Ausgabe-Knoten mit dem Ausgabe-Signal während der ersten Phase des Takt-Signals zu koppeln.
  11. System gemäß Anspruch 10, wobei der erste Satz von Steuer-Signalen konfiguriert ist, den ersten Referenz-Knoten mit dem Masse-Netzwerk durch einen ersten n-Kanal-Feldeffekt-Transistor (n-FET) zu koppeln und den ersten Ausgabe-Knoten mit dem Ausgabe-Signal durch einen zweiten n-FET während der ersten Phase des Takt-Signals zu koppeln, um das Ausgabe-Signal zu treiben.
  12. System gemäß Anspruch 1, wobei ein Satz von Signalen, welche die erste Phase des Takt-Signals, die zweite Phase des Takt-Signals und die dritte Phase des Takt-Signals kodieren, mit dem Ausgabe-Signal übermittelt sind.
  13. System gemäß Anspruch 12, wobei der Satz von Signalen ein In-Phase-Takt-Signal und ein Quadratur-Takt-Signal aufweist.
  14. System gemäß Anspruch 12, wobei der Satz von Signalen ein erstes Takt-Phase-Signal, welches die erste Phase des Taktes repräsentiert, ein zweites Takt-Phase-Signal, welches die zweite Phase des Takt-Signales repräsentiert, und ein drittes Takt-Phase-Signal aufweist, welches die dritte Phase des Taktes repräsentiert.
  15. System gemäß Anspruch 1, ferner aufweisend eine erste GRS-Empfänger-Schaltung, welche mit dem Ausgabe-Signal gekoppelt ist und konfiguriert ist, das Ausgabe-Signal während der ersten Phase des Takt-Signals zu charakterisieren.
  16. System gemäß Anspruch 15, wobei das charakterisierte Ausgabe-Signal mittels eines Integrierens des Ausgabe-Signals während der ersten Phase des Takt-Signals erzeugt ist.
  17. System gemäß Anspruch 15, wobei die erste GRS-Empfänger-Schaltung ferner konfiguriert ist, um: das charakterisierte Ausgabe-Signal während der zweiten Phase des Takt-Signals zu detektieren; und Detektions-Schaltung während zumindest einer Phase des Takt-Signals anders als die erste Phase und die zweite Phase des Takt-Signals vorzuladen.
  18. System gemäß Anspruch 15, wobei das charakterisierte Ausgabe-Signal mittels eines Abtastens des Ausgabe-Signals während der ersten Phase des Takt-Signals erzeugt ist.
  19. System gemäß Anspruch 18, ferner aufweisend Bestimmen einer Zeit, bei welcher das Ausgabe-Signal abgetastet ist, mittels eines Interpolierens zwischen einer ansteigenden Kante und einer abfallenden Kante, welche die erste Phase des Takt-Signals definieren.
  20. System gemäß Anspruch 1, wobei die Steuer-Schaltung ferner konfiguriert ist, einen vierten Satz von Steuer-Signalen basierend auf einer vierten Phase des Takt-Signals zu erzeugen, und ferner aufweisend: eine vierte GRS-Treiber-Schaltung, welche konfiguriert ist, um: einen vierten Kondensator vorzuladen, um eine vierte Ladung basierend auf dem vierten Eingabe-Signal während zumindest einer Phase des Takt-Signals anders als die vierte Phase des Takt-Signals zu speichern; und das Ausgabe-Signal relativ zu dem Masse-Netzwerk mittels eines Entladens der vierten Ladung während der vierten Phase des Takt-Signals zu treiben.
  21. Verfahren eines Erzeugens eines Ausgabe-Signals, aufweisend: Vor-Laden eines ersten Kondensators, um eine erste Ladung während zumindest einer Phase des Takt-Signals anders als die erste Phase des Takt-Signals zu speichern; und Treiben des Ausgabe-Signals relativ zu einem Masse-Netzwerk mittels eines Entladens der ersten Ladung während einer ersten Phase des Takt-Signals, wobei das Ausgabe-Signal ein Masse-referenziertes-Einzel-Ende-Signal ist; Vor-Laden eines zweiten Kondensators, um eine zweite Ladung während zumindest einer Phase des Takt-Signals anders als eine zweite Phase des Takt-Signals zu speichern; und Treiben des Ausgabe-Signals relativ zu dem Masse-Netzwerk mittels eines Entladens der zweiten Ladung während der zweiten Phase des Takt-Signals; und Vor-Laden eines dritten Kondensators, um eine dritte Ladung während zumindest einer Phase des Takt-Signals anders als eine dritte Phase des Takt-Signals zu speichern; und Treiben des Ausgabe-Signals relativ zu dem Masse-Netzwerk mittels eines Entladens der dritten Ladung während der dritten Phase des Takt-Signals.
  22. Verfahren gemäß Anspruch 21, ferner aufweisend Erzeugen eines ersten Satzes von Steuer-Signalen basierend auf der ersten Phase eines Takt-Signals, eines zweiten Satzes von Steuer-Signalen basierend auf der zweiten Phase des Takt-Signals, und eines dritten Satzes von Steuer-Signalen basierend auf der dritten Phase des Takt-Signals, wobei der erste Kondensator basierend auf dem ersten Satz von Steuer-Signalen vorgeladen wird, der zweite Kondensator basierend auf dem zweiten Satz von Steuer-Signalen vorgeladen wird und der dritte Kondensator basierend auf dem dritten Satz von Steuer-Signalen vorgeladen wird.
  23. Verfahren gemäß Anspruch 21, wobei das Treiben des Ausgabe-Signals während der ersten Phase des Takt-Signals aufweist Koppeln eines ersten Ausgabe-Knotens, welcher mit dem ersten Kondensator assoziiert ist, mit dem Ausgabe-Signal, und Koppeln eines ersten Referenz-Knotens, welcher mit dem ersten Kondensator assoziiert ist, mit einem Masse-Netzwerk.
  24. Verfahren gemäß Anspruch 21, ferner aufweisend Übermitteln eines Satzes von Signalen, welche die erste Phase des Takt-Signals, die zweite Phase des Takt-Signals, und die dritte Phase des Takt-Signals kodieren, mit dem Ausgabe-Signal.
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