KR20220112968A - 출력 드라이버 및 이를 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 출력 드라이버 및 이를 구비하는 반도체 메모리 장치를 공개한다. 출력 드라이버는 제1 프리 펌프 및 제2 프리 펌프를 각각 포함하는 제1 소정 개수의 프리 구동부들을 포함하는 프리 드라이버, 및 제1 메인 펌프 및 제2 메인 펌프를 각각 포함하는 제2 소정 개수의 메인 구동부들을 포함하는 메인 드라이버를 포함하고, 고주파수 모드 동작 시에, 클럭신호의 제1 반주기 동안 제1 프리 펌프는 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 제1 메인 펌프는 제2 구동 커패시터에 대한 프리차지 동작을 수행하고, 제2 프리 펌프는 반전 짝수 프리 데이터에 응답하여 제1 구동 커패시터에 대한 제1 구동 동작을 수행하고, 제2 메인 펌프는 홀수 데이터에 응답하여 제2 구동 커패시터에 대한 제1 구동 동작을 수행하고, 클럭신호의 제2 반주기 동안 제1 프리 펌프는 반전 홀수 프리 데이터에 응답하여 제1 구동 커패시터에 대한 제1 구동 동작을 수행하고, 제1 메인 펌프는 짝수 데이터에 응답하여 제2 구동 커패시터에 대한 제1 구동 동작을 수행하고, 제2 프리 펌프는 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 제2 메인 펌프는 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제1 구동 커패시터의 커패시턴스와 상기 제2 구동 커패시터의 커패시턴스가 서로 다를 수 있다.
Description
본 발명은 출력 드라이버 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
송수신 시스템은 송신 장치, 수신 장치, 및 송신 장치와 수신 장치 사이에 데이터를 전송하는 채널을 포함할 수 있다. 송신 장치는 출력 드라이버를 포함하며, 출력 드라이버는 내부의 데이터를 구동하여 데이터를 발생할 수 있으며, 데이터는 채널을 통하여 수신 장치로 전송될 수 있다.
그런데, 채널을 통하여 데이터가 연속적으로 전송될 때, 인접한 데이터 사이의 간섭(ISI: intersymbol interference), 예를 들면, 프리 데이터와의 프리-커서(pre-cursor) 간섭 및/또는 포스트 데이터와의 포스트-커서(post-cursor) 간섭이 발생할 수 있다.
본 개시에 따른 실시예들의 과제는 인접한 데이터와의 프리-커서 간섭 및/또는 포스트-커서 간섭을 제거하여 데이터를 구동할 수 있는 출력 드라이버 및 이를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 출력 드라이버는 제1 구동 전원전압과 접지전압 사이에 연결되고, 데이터 단자에 공통 연결된 제1 프리 펌프 및 제2 프리 펌프를 각각 포함하는 제1 소정 개수의 프리 구동부들을 포함하는 프리 드라이버; 및 제2 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 메인 펌프 및 제2 메인 펌프를 각각 포함하는 제2 소정 개수의 메인 구동부들을 포함하는 메인 드라이버를 포함하고, 상기 제1 프리 펌프 및 상기 제2 프리 펌프 각각은 제1 구동 커패시터를 포함하고, 상기 제1 메인 펌프, 및 상기 제2 메인 펌프 각각은 제2 구동 커패시터를 포함하고, 고주파수 모드 동작 시에, 클럭신호의 제1 반주기 동안 상기 제1 프리 펌프는 상기 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 상기 제1 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 프리 펌프는 반전 짝수 프리 데이터에 응답하여 상기 제1 구동 커패시터에 대한 제1 구동 동작을 수행하고, 상기 제2 메인 펌프는 홀수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 프리 펌프는 반전 홀수 프리 데이터에 응답하여 상기 제1 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제1 메인 펌프는 짝수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 프리 펌프는 상기 제1 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제1 구동 커패시터의 커패시턴스와 상기 제2 구동 커패시터의 커패시턴스가 서로 다를 수 있다.
본 개시에 따른 실시예들의 출력 드라이버는 제2 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 메인 펌프 및 제2 메인 펌프를 각각 포함하는 제2 소정 개수의 메인 구동부들을 포함하는 메인 드라이버; 및 제3 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 포스트 펌프 및 제2 포스트 펌프를 각각 포함하는 제3 소정 개수의 포스트 구동부들을 포함하는 포스트 드라이버를 포함하고, 상기 제1 메인 펌프, 및 상기 제2 메인 펌프 각각은 제2 구동 커패시터를 포함하고, 상기 제1 포스트 펌프 및 상기 제2 포스트 펌프 각각은 제3 구동 커패시터를 포함하고, 고주파수 모드 동작 시에, 클럭신호의 제1 반주기 동안 상기 제1 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제1 포스트 펌프는 상기 제3 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 메인 펌프는 홀수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 포스트 펌프는 반전 짝수 포스트 데이터에 응답하여 상기 제3 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 메인 펌프는 짝수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제1 포스트 펌프는 반전 짝수 포스트 데이터에 응답하여 상기 제3 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 포스트 펌프는 상기 제3 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 구동 커패시터의 커패시턴스와 상기 제3 구동 커패시터의 커패시턴스가 서로 다를 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 장치는 로우 어드레스에 응답하여 복수개의 워드라인 선택신호들을 발생하는 로우 디코더; 컬럼 어드레스에 응답하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 복수개의 메모리 셀들을 포함하고, 상기 복수개의 워드라인 선택신호들 및 상기 복수개의 컬럼 선택신호들에 의해서 선택되는 메모리 셀들에 저장된 데이터를 리드 데이터로 출력하는 메모리 셀 어레이; 상기 리드 데이터를 수신하여 데이터를 발생하는 데이터 리드 경로부; 상기 데이터를 구동하여 출력 데이터를 발생하는 출력 드라이버들; 및 상기 출력 드라이버들에 연결된 데이터 단자들을 포함하고, 상기 출력 드라이버들 각각은 제1 구동 전원전압과 접지전압 사이에 연결되고, 데이터 단자에 공통 연결된 제1 프리 펌프 및 제2 프리 펌프를 각각 포함하는 제1 소정 개수의 프리 구동부들을 포함하는 프리 드라이버, 및 제2 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 메인 펌프 및 제2 메인 펌프를 각각 포함하는 제2 소정 개수의 메인 구동부들을 포함하는 메인 드라이버를 포함하고, 상기 제1 프리 펌프 및 상기 제2 프리 펌프 각각은 제1 구동 커패시터를 포함하고, 상기 제1 메인 펌프, 및 상기 제2 메인 펌프 각각은 제2 구동 커패시터를 포함하고, 고주파수 모드 동작 시에, 클럭신호의 제1 반주기 동안 상기 제1 프리 펌프는 상기 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 상기 제1 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 프리 펌프는 반전 짝수 프리 데이터에 응답하여 상기 제1 구동 커패시터에 대한 제1 구동 동작을 수행하고, 상기 제2 메인 펌프는 홀수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 프리 펌프는 반전 홀수 프리 데이터에 응답하여 상기 제1 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제1 메인 펌프는 짝수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 프리 펌프는 상기 제1 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제1 구동 커패시터의 커패시턴스와 상기 제2 구동 커패시터의 커패시턴스가 서로 다를 수 있다.
본 개시에 따른 실시예들에 따르면, 출력 드라이버는 프리-커서 간섭 및 포스트-커서 간섭을 제거하여 데이터를 구동할 수 있다. 또한, 저주파수 모드 동작에서 데이터를 안정적으로 구동할 수 있다. 따라서, 이를 포함하는 반도체 메모리 장치의 동작의 신뢰성이 개선될 수 있다.
도 1은 본 개시에 따른 실시예의 송수신 시스템을 도시하는 블록도이다.
도 2는 본 개시에 따른 실시예의 출력 드라이버의 구성을 도시하는 블록도이다.
도 3은 본 개시에 따른 실시예의 프리 드라이버, 메인 드라이버, 포스트 드라이버의 구동 능력을 설명하기 위한 도면이다.
도 4는 본 개시에 따른 실시예의 쉬프트 로직부의 구성을 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도이다.
도 6은 본 개시에 따른 실시예의 제1 메인 펌프 및 제2 메인 펌프의 구성을 나타내는 회로도이다.
도 7은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 프리차지 동작을 설명하기 위한 개념적인 도면이다.
도 8은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 9는 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 10은 본 개시에 따른 실시예의 출력 드라이버의 구성을 도시하는 블록도이다.
도 11은 본 개시에 따른 실시예의 출력 드라이버의 저주파수 모드 동작에서 구동 동작을 설명하기 위한 동작 타이밍도이다.
도 12는 본 개시에 따른 실시예의 제1 메인 펌프 및 제2 메인 펌프의 구성을 나타내는 회로도이다.
도 13은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 14는 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 15a 및 도 15b는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2는 본 개시에 따른 실시예의 출력 드라이버의 구성을 도시하는 블록도이다.
도 3은 본 개시에 따른 실시예의 프리 드라이버, 메인 드라이버, 포스트 드라이버의 구동 능력을 설명하기 위한 도면이다.
도 4는 본 개시에 따른 실시예의 쉬프트 로직부의 구성을 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도이다.
도 6은 본 개시에 따른 실시예의 제1 메인 펌프 및 제2 메인 펌프의 구성을 나타내는 회로도이다.
도 7은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 프리차지 동작을 설명하기 위한 개념적인 도면이다.
도 8은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 9는 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 10은 본 개시에 따른 실시예의 출력 드라이버의 구성을 도시하는 블록도이다.
도 11은 본 개시에 따른 실시예의 출력 드라이버의 저주파수 모드 동작에서 구동 동작을 설명하기 위한 동작 타이밍도이다.
도 12는 본 개시에 따른 실시예의 제1 메인 펌프 및 제2 메인 펌프의 구성을 나타내는 회로도이다.
도 13은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 14는 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면이다.
도 15a 및 도 15b는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 출력 드라이버 및 이를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 송수신 시스템을 도시하는 블록도로서, 송수신 시스템(1000)은 송신 장치(100), 수신 장치(200), 및 채널(CH)을 포함할 수 있다. 송신 장치(100)는 n개의 출력 드라이버들(10-1 ~ 10-n)을 포함하고, 수신 장치(200)는 n개의 입력 드라이버들(20-1 ~ 20-n)을 포함할 수 있다. 채널(CH)은 n개의 라인들을 포함할 수 있다.
도 1을 참조하면, n개의 출력 드라이버들(10-1 ~ 10-n) 각각은 데이터 단자들(DQP11 ~ DQP1n) 각각에 연결되고, 고주파수 모드 동작 시에 데이터(DO1 ~ DOn) 각각이 “하이”레벨이면 접지전압 보다 큰 포지티브 전압을 구동하고, “로우”레벨이면 접지전압 보다 작은 네거티브 전압을 구동하여, 데이터(DQ1 ~ DQn) 각각을 발생할 수 있다. 즉, n개의 출력 드라이버들(10-1 ~ 10-n)은 고주파수 모드 동작 시에, 포지티브 전압과 네거티브 전압 사이를 스윙하는 데이터(DQ1 ~ DQn)로 제로 복귀(RZ: return to zero) 신호일 수 있다.
추가적으로, n개의 출력 드라이버들(10-1 ~ 10-n) 각각은 저주파수 모드 동작 시에 데이터(DO1 ~ Don) 각각이 “하이”레벨이면 포지티브 전압을 구동하고, “로우”레벨이면 접지전압을 발생하여, 데이터(DQ1 ~ DQn) 각각을 발생할 수 있다. 즉, n개의 출력 드라이버들(10-1 ~ 10-n) 각각은 저주파수 동작 시에 포지티브 전압과 접지전압 사이를 스윙하는 데이터(DQ1 ~ DQn)로 비 제로 복귀(NRZ: non return to zero) 신호일 수 있다.
n개의 입력 드라이버들(20-1 ~ 20-n) 각각은 데이터 단자들(DQP21 ~ DQP2n) 각각에 연결되고, 고주파수 모드 동작 시에 데이터(DQ1 ~ DQn) 각각이 포지티브 전압이면 “하이”레벨의 데이터(RDI1 ~ RDIn) 각각을 발생하고, 네거티브 전압이면 “로우”레벨의 데이터(RDI1 ~ RDIn) 각각을 발생할 수 있다.
추가적으로, n개의 입력 드라이버들(20-1 ~ 20-n) 각각은 저주파수 모드 동작 시에 데이터(DQ1 ~ DQn) 각각이 포지티브 전압이면 “하이”레벨의 데이터(RDI1 ~ RDIn) 각각을 발생하고, 접지전압이면 “로우”레벨의 데이터(RDI1 ~ RDIn) 각각을 발생할 수 있다.
도 1에서, 송신 장치(100)는 반도체 메모리 장치이고 수신 장치(200)는 제어 장치, 예를 들면, 중앙 처리 장치(CPU: central processing unit) 또는 그래픽 처리 장치(GPU: graphic processing unit) 등 이거나, 송신 장치(200)가 제어 장치이고 수신 장치(100)가 반도체 메모리 장치일 수 있다.
도 2는 본 개시에 따른 실시예의 출력 드라이버의 구성을 도시하는 블록도이다.
도 2를 참조하면, 출력 드라이버(10)는 쉬프트 로직부(12), 프리 드라이버(14), 메인 드라이버(16), 및 포스트 드라이버(18)를 포함할 수 있다. 프리 드라이버(14)는 데이터 단자(DQP)에 공통 연결된 j개의 프리 구동부들(14-1 ~ 14-j)을 포함하고, 메인 드라이버(16)는 데이터 단자(DQP)에 공통 연결된 i개의 메인 구동부들(16-1 ~ 16-i)을 포함하고, 포스트 드라이버(18)는 데이터 단자(DQP)에 공통 연결된 j개의 포스트 구동부들(18-1 ~ 18-j)을 포함할 수 있다. j개의 프리 구동부들(14-1 ~ 14-j) 각각은 데이터 단자(DQP)에 공통 연결된 제1 프리 펌프(1P1) 및 제2 프리 펌프(2P1)을 포함할 수 있다. i개의 메인 구동부들(16-1 ~ 16-i) 각각은 데이터 단자(DQP)에 공통 연결된 제1 메인 펌프(1P2) 및 제2 메인 펌프(2P2)를 포함하고, j개의 포스트 구동부들(18-1 ~ 18-j) 각각은 데이터 단자(DQP)에 공통 연결된 제1 포스트 펌프(1P3) 및 제2 포스트 펌프(2P3)를 포함할 수 있다.
제1 프리 펌프(1P1) 및 제2 프리 펌프(2P1) 각각은 제1 구동 전원전압(VDD1)과 접지전압 사이에 연결되고, 제1 구동 커패시터(미도시)를 포함할 수 있다. 클럭신호(CLK)의 반주기 동안 제1 프리 펌프(1P1)는 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 제2 프리 펌프(2P1)는 반전 짝수 프리 데이터(edo(n-1)B)에 응답하여 제1 구동 커패시터에 대한 구동 동작, 즉, 펌핑 동작(충전 동작 또는 방전 동작)을 수행하여 데이터(DQ)를 발생할 수 있다. 또한, 클럭신호(CLK)의 나머지 반주기 동안 제2 프리 펌프(2P1)는 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 제1 프리 펌프(1P1)는 반전 홀수 프리 데이터(odo(n-1)B)에 응답하여 제1 구동 커패시터에 대한 구동 동작을 수행하여 데이터(DQ)를 발생할 수 있다. 즉, 클럭신호(CLK)의 제1 상태에 응답하여 제1 프리 펌프(1P1)는 프리차지 동작을 수행하고 제2 프리 펌프(2P1)는 반전 짝수 프리 데이터(edo(n-1)B)에 응답하여 제1 구동 커패시터에 대한 구동 동작을 수행할 수 있고, 클럭신호(CLK)의 제2 상태에 응답하여 제1 프리 펌프(1P1)는 반전 홀수 프리 데이터(odo(n-1)B)에 응답하여 제1 구동 커패시터에 대한 구동 동작을 수행하고 제2 프리 펌프(2P1)는 제1 구동 커패시터에 대한 프리차지 동작을 수행할 수 있다.
제1 메인 펌프(1P2) 및 제2 메인 펌프(2P2) 각각은 제2 구동 전원전압(VDD2)과 접지전압 사이에 연결되고, 제2 구동 커패시터(미도시)를 포함하며. 제1 프리 펌프(1P1) 및 제2 프리 펌프(2P1)와 유사하게 동작할 수 있다. 즉, 클럭신호(CLK)의 제1 반주기 동안 제1 메인 펌프(1P2)는 제2 구동 커패시터에 대한 프리차지 동작을 수행하고 제2 메인 펌프(2P2)는 홀수 메인 데이터(odon)에 응답하여 제2 구동 커패시터에 대한 구동 동작을 수행할 수 있고, 클럭신호(CLK)의 제2 반주기 동안 제1 메인 펌프(1P2)는 짝수 메인 데이터(edon)에 응답하여 제2 구동 커패시터에 대한 구동 동작을 수행하고 제2 메인 펌프(2P2)는 제2 구동 커패시터에 대한 프리차지 동작을 수행할 수 있다.
제1 포스트 펌프(1P3) 및 제2 포스트 펌프(2P3) 각각은 제3 구동 전원전압(VDD3)과 접지전압 사이에 연결되고, 제3 구동 커패시터(미도시)를 포함하며, 또한 제1 프리 펌프(1P1) 및 제2 프리 펌프(2P1)와 유사하게 동작할 수 있다. 즉, 클럭신호(CLK)의 제1 반주기 동안 제1 포스트 펌프(1P3)는 제3 구동 커패시터에 대한 프리차지 동작을 수행하고 제2 포스트 펌프(2P3)는 반전 짝수 포스트 데이터(edo(n+1)B)에 응답하여 제3 구동 커패시터에 대한 구동 동작을 수행할 수 있고, 클럭신호(CLK)의 제2 반주기 동안 제1 포스트 펌프(1P3)는 반전 홀수 포스트 데이터(odo(n+1)B)에 응답하여 제3 구동 커패시터에 대한 구동 동작을 수행하고 제2 포스트 펌프(2P3)는 제3 구동 커패시터에 대한 프리차지 동작을 수행할 수 있다.
제1 구동 전원전압(VDD1), 제2 구동 전원전압(VDD2), 및 제3 구동 전원전압(VDD3)은 서로 동일하거나 다를 수 있다. 예를 들면, 제2 구동 전원전압(VDD2)이 제3 구동 전원전압(VDD3) 보다 크고, 제3 구동 전원전압(VDD3)이 제1 구동 전원전압(VDD1) 보다 클 수 있다. 제1 구동 커패시터의 커패시턴스, 제2 구동 커패시터의 커패시턴스, 및 제3 구동 커패시터의 커패시턴스는 서로 동일하거나 다를 수 있다. 예를 들면, 제2 구동 커패시터의 커패시턴스는 제3 구동 커패시터의 커패시턴스 보다 크고, 제3 구동 커패시터의 커패시턴스는 제1 구동 커패시터의 커패시턴스 보다 클 수 있다.
도 3은 본 개시에 따른 실시예의 프리 드라이버, 메인 드라이버, 포스트 드라이버의 구동 능력을 설명하기 위한 도면으로, 프리 드라이버(14)가 4개의 프리 구동부들(14-1 ~ 14-4)을 포함하고, 메인 드라이버(16)가 8개의 메인 구동부들(16-1 ~ 16-8)을 포함하고, 포스트 드라이버(18)가 4개의 포스트 구동부들(18-1 ~ 18-4)를 포함하는 경우의 구동 능력을 도시하는 것이다.
도 3을 참조하면, 4개의 프리 구동부들(14-1 ~ 14-4) 각각의 제1 구동 능력은 DC1, 8개의 메인 구동부들(16-1 ~ 16-8) 각각의 제2 구동 능력은 DC2, 4개의 포스트 구동부들(18-1 ~ 18-4) 각각의 제3 구동 능력을 DC3로 표현될 수 있다. 예를 들면, 8개의 메인 구동부들(16-1 ~ 16-8) 각각의 제2 구동 커패시터의 커패시턴스, 4개의 프리 구동부들(14-1 ~ 14-4) 각각의 제1 구동 커패시터의 커패시턴스, 및 4개의 포스트 구동부들(18-1 ~ 18-4) 각각의 제3 구동 커패시터의 커패시턴스의 크기를 1: 0.2: 0.5로 구성함에 의해서 서로 다른 구동 능력을 가질 수 있다. 만일 4개의 프리 구동부들(14-1 ~ 14-4) 중 2개가 활성화되도록 설정되면 프리 드라이버(14)는 2×DC1의 구동 능력을 가지고, 8개의 메인 구동부들(16-1 ~ 16-8) 중 4개가 활성화되도록 설정되면 메인 드라이버(16)는 4×DC2의 구동 능력을 가지고, 4개의 포스트 구동부들(18-1 ~ 18-4) 중 2개가 동작하도록 활성화되도록 설정되면 포스트 드라이버(18)는 2×DC3의 구동 능력을 가질 수 있다. 즉, 활성화되는 프리 구동부들의 개수, 메인 구동부들의 개수, 포스트 구동부들의 개수에 따라 프리 드라이버(14), 메인 드라이버(16) 및 포스트 드라이버(18) 각각의 구동 능력이 거칠게(coarsely) 조절될 수 있다.
추가적으로, 제1 구동 전원전압(VDD1)을 조절함에 의해서 제1 구동 능력(DC1)이 세밀하게(finely) 조절될 수 있다. 즉, 제1 구동 전원전압(VDD1)을 감소함에 의해서 제1 구동 능력(DC1)이 크기(dc1) 만큼씩 단계적으로 감소될 수 있다. 마찬가지로, 제2 구동 전원전압(VDD2)을 조절함에 의해서 제2 구동 능력(DC2)이 크기(dc2) 만큼씩 조절될 수 있고, 제3 구동 전원전압(VDD3)을 조절함에 의해서 제3 구동 능력(DC3)이 크기(dc3) 만큼씩 조절될 수 있다. 도시된 것과 달리, 제1 내지 제3 구동 전원전압들(VDD1, VDD2, VDD3)은 선형적으로 조절될 수도 있다.
도 4는 본 개시에 따른 실시예의 쉬프트 로직부의 구성을 나타내는 도면으로, 쉬프트 로직부(12)는 제1 쉬프팅부(12-2) 및 제2 쉬프팅부(12-4)를 포함할 수 있다. 제1 쉬프팅부(12-2)는 제1 플립플롭(F/F1) 내지 제3 플립플롭(F/F3)를 포함하고, 제2 쉬프팅부(12-4)는 제4 플립플롭(F/F4) 내지 제6 플립플롭(F/F6)을 포함할 수 있다. 제1 플립플롭(F/F1) 내지 제6 플립플롭(F/F6) 각각은 데이터 단자(D), 클럭신호 단자(CK), 출력 단자(Q), 및 반전 출력 단자(QB)를 포함할 수 있다.
도 4를 참조하면, 제1 플립플롭(F/F1)은 클럭신호(CLK)의 상승 천이에 응답하여 데이터(DO)를 래치하여 홀수 포스트 데이터(odo(n+1)) 및 반전 홀수 포스트 데이터(odo(n+1)B)를 발생할 수 있다. 제2 플립플롭(F/F2)은 클럭신호(CLK)의 하강 천이에 응답하여 홀수 포스트 데이터(odo(n+1))를 래치하여홀수 메인 데이터(odon) 및 반전 홀수 메인 데이터(odonB)를 발생할 수 있다. 제3 플립플롭(F/F3)은 클럭신호(CLK)의 상승 천이에 응답하여 홀수 메인 데이터(odon)를 래치하여 홀수 프리 데이터(odo(n-1)) 및 반전 홀수 프리 데이터(odo(n-1)B)를 발생할 수 있다. 즉, 제1 쉬프팅부(12-2)는 클럭신호(CLK)의 상승 천이에 응답하여 데이터(DO)를 래치하고, 클럭신호(CLK)의 상승 천이 및 하강 천이에 응답하여 쉬프팅 동작을 수행하여 홀수 포스트 데이터(odo(n+1)), 홀수 메인 데이터(odon), 홀수 프리 데이터(odo(n-1))을 발생할 수 있다.
제4 플립플롭(F/F4)은 반전 클럭신호(CLKB)의 상승 천이에 응답하여 데이터(DO)를 래치하여 짝수 포스트 데이터(edo(n+1)) 및 반전 짝수 포스트 데이터(edo(n+1)B)를 발생할 수 있다. 제5 플립플롭(F/F5)은 반전 클럭신호(CLKB)의 하강 천이에 응답하여 짝수 포스트 데이터(edo(n+1))를 래치하여 짝수 메인 데이터(edon) 및 반전 짝수 메인 데이터(edonB)를 발생할 수 있다. 제6 플립플롭(F/F6)은 반전 클럭신호(CLKB)의 상승 천이에 응답하여 짝수 메인 데이터(edon)를 래치하여 짝수 프리 데이터(edo(n-1)) 및 반전 짝수 프리 데이터(edo(n-1)B)를 발생할 수 있다. 즉, 제2 쉬프팅부(12-4)는 반전 클럭신호(CLKB)의 상승 천이에 응답하여 데이터(DO)를 래치하고, 반전 클럭신호(CLKB)의 상승 천이 및 하강 천이에 응답하여 쉬프팅 동작을 수행하여 짝수 포스트 데이터(edo(n+1)), 짝수 메인 데이터(edon), 짝수 프리 데이터(edo(n-1))을 발생할 수 있다.
도 5는 본 개시에 따른 실시예의 출력 드라이버의 동작을 설명하기 위한 동작 타이밍도로서, 클럭신호(CLK)의 상승 천이 및 하강 천이에 응답하여 8개의 데이터(D1 ~ D8)가 순차적으로 발생될 때, 출력 드라이버의 동작을 나타내는 동작 타이밍도이다.
도 1 내지 도 5를 참조하여 출력 드라이버(10)의 동작을 설명하면 다음과 같다.
제1 플립플롭(F/F1)은 클럭신호(CLK)의 상승 천이에 응답하여 데이터(D1, D3, D5, D7)를 순차적으로 래치하여 홀수 포스트 데이터(odo(n+1)) 및 반전 홀수 포스트 데이터(odo(n+1)B)를 순차적으로 발생하고, 제2 플립플롭(F/F2)은 클럭신호(CLK)의 하강 천이에 응답하여 홀수 포스트 데이터(odo(n+1))를 래치하여 홀수 메인 데이터(odon) 및 반전 홀수 메인 데이터(odonB)를 발생하고, 제3 플립플롭(F/F3)은 클럭신호(CLK)의 상승 천이에 응답하여 홀수 메인 데이터(odon)를 래치하여 홀수 프리 데이터(odo(n-1)) 및 반전 홀수 프리 데이터(odo(n-1)B)를 발생할 수 있다. 제4 플립플롭(F/F4)은 반전 클럭신호(CLKB)의 상승 천이에 응답하여 데이터(D2, D4, D6, D8)를 순차적으로 래치하여 짝수 포스트 데이터(edo(n+1)) 및 반전 짝수 포스트 데이터(edo(n+1)B)를 순차적으로 발생하고, 제5 플립플롭(F/F5)은 반전 클럭신호(CLKB)의 하강 엣지에 응답하여 짝수 포스트 데이터(edo(n+1))를 래치하여 짝수 메인 데이터(edon) 및 반전 짝수 메인 데이터(edonB)를 발생하고, 제6 플립플롭(F/F6)은 반전 클럭신호(CLKB)의 상승 엣지에 응답하여 짝수 메인 데이터(edon)를 래치하여 짝수 프리 데이터(edo(n-1)) 및 반전 짝수 프리 데이터(edo(n-1)B)를 발생할 수 있다.
클럭신호(CLK)가 제1 상태, 즉, “로우”레벨인 기간들(t1, t3, t5, t7)에서, 제1 프리 펌프(1P1), 제1 메인 펌프(1P2), 및 제1 포스트 펌프(1P3)는 프리차지 동작(PRE)을 수행하고, 제2 프리 펌프(2P1), 제2 메인 펌프(2P2), 및 제2 포스트 펌프(2P3)는 구동 동작(DRV), 즉, 펌핑 동작을 수행할 수 있다. 클럭신호(CLK)가 제2 상태, 즉, “하이”레벨인 기간들(t2, t4, t6, t8)에서, 제1 프리 펌프(1P1), 제1 메인 펌프(1P2), 및 제1 포스트 펌프(1P3)는 구동 동작(DRV)을 수행하고, 제2 프리 펌프(2P1), 제2 메인 펌프(2P2), 및 제2 포스트 펌프(2P3)는 프리차지 동작(PRE)을 수행할 수 있다.
기간(t1)에서, 제2 메인 펌프(2P2)는 홀수 메인 데이터(odon)인 데이터(D1)에 응답하여 구동 동작(DRV)을 수행하고, 제2 포스트 펌프(2P3)는 반전 짝수 포스트 데이터(edo(n+1)B)인 반전 데이터(D2B)에 응답하여 구동 동작(DRV)을 수행할 수 있다. 이에 따라, 메인 데이터(D1)과 포스트 데이터(D2) 사이의 포스트 커서 간섭이 제거될 수 있다.
기간(t2)에서, 제1 프리 펌프(1P1)은 반전 홀수 프리 데이터(odo(n-1)B)인 반전 데이터(D1B)에 응답하여 구동 동작(DRV)을 수행하고, 제1 메인 펌프(1P2)는 짝수 메인 데이터(edon)인 데이터(D2)에 응답하여 구동 동작(DRV)을 수행하고, 제1 포스트 펌프(1P3)는 반전 홀수 포스트 데이터(odo(n+1)B)인 반전 데이터(D3B)에 응답하여 구동 동작(DRV)을 수행할 수 있다. 이에 따라, 프리 데이터(D1)와 메인 데이터(D2) 사이의 프리-커서 간섭 및 메인 데이터(D2)와 포스트 데이터(D3) 사이의 포스트-커서 간섭이 제거될 수 있다.
기간(t3)에서, 제2 프리 펌프(2P1)은 반전 짝수 프리 데이터(edo(n-1)B)인 반전 데이터(D2B)에 응답하여 구동 동작(DRV)을 수행하고, 제2 메인 펌프(2P2)는 홀수 메인 데이터(odon)인 데이터(D3)에 응답하여 구동 동작(DRV)을 수행하고, 제2 포스트 펌프(2P3)는 반전 짝수 포스트 데이터(edon(n+1)B)인 반전 데이터(D5)에 응답하여 구동 동작(DRV)을 수행할 수 있다. 이에 따라, 프리 데이터(D2)와 메인 데이터(D3) 사이의 프리-커서 간섭 및 메인 데이터(D3)와 포스트 데이터(D4) 사이의 포스트-커서 간섭이 제거될 수 있다.
상술한 바와 같은 방식으로, 기간(t4)에서, 제1 프리 펌프(1P1)가 반전 데이터(D3B)에 응답하여 구동 동작(DRV)을 수행하고, 제1 메인 펌프(1P2)가 데이터(D4)에 응답하여 구동 동작(DRV)을 수행하고, 및 제1 포스트 펌프(1P3)가 반전 데이터(D5B)에 응답하여 구동 동작(DRV)을 수행할 수 있다. 마지막으로, 기간(t8)에서, 제1 프리 펌프(1P1)가 반전 데이터(D7B)에 응답하여 구동 동작(DRV)을 수행하고, 제1 메인 펌프(1P2)가 데이터(D8)에 응답하여 구동 동작(DRV)을 수행할 수 있다.
상술한 바와 같은 본 개시에 따른 실시예의 출력 드라이버(10)는 메인 데이터에 응답하는 구동 동작과 인접한 반전 프리 데이터에 응답하는 구동 동작 및/또는 메인 데이터에 응답하는 구동 동작과 인접한 반전 포스트 데이터에 응답하는 구동 동작을 동시에 수행할 수 있다. 이에 따라, 프리 데이터로 인한 프리-커서 간섭 및/또는 포스트 데이터로 인한 포스트-커서 간섭이 제거되어 메인 데이터가 발생될 수 있다.
도 6은 본 개시에 따른 실시예의 제1 메인 펌프 및 제2 메인 펌프의 구성을 나타내는 회로도로서, 제1 메인 펌프(1P2)는 제1 논리곱 회로(AND1), 제2 논리곱 회로(AND2), 제1 PMOS트랜지스터(P1), 제1 NMOS트랜지스터 내지 제5 NMOS트랜지스터(N1 ~ N5), 및 제1 구동 커패시터(Cm1)를 포함할 수 있다. 제2 메인 펌프(2P2)는 제3 논리곱 회로(AND3), 제4 논리곱 회로(AND4), 제2 PMOS트랜지스터(P2), 제6 NMOS트랜지스터 내지 제10 NMOS트랜지스터((N6 ~ N10), 및 제2 구동 커패시터(Cm2)를 포함할 수 있다. 즉, 제1 메인 펌프(1P2) 및 제2 메인 펌프(2P2)는 서로 동일한 구성을 가질 수 있다.
도 6을 참조하여 제1 메인 펌프(1P2) 및 제2 메인 펌프(2P2)의 동작을 설명하면 다음과 같다.
클럭신호(CLK)가 “로우”레벨이고, 반전 클럭신호(CLKB)가 “하이”레벨인 경우, 제1 메인 펌프(1P2)에서, 제1 PMOS트랜지스터(P1) 및 제1 NMOS트랜지스터(N1)가 온되어 제1 구동 커패시터(Cm1)가 프리차지 전압으로 충전될 수 있다. 이 경우, 제2 메인 펌프(2P2)에서, 제3 논리곱 회로(AND3)는 반전 홀수 메인 데이터(odonB)가 “하이”레벨이면 “하이”레벨의 네거티브 구동 신호(NS)를 발생하고, 제7 NMOS트랜지스터(N7) 및 제8 NMOS트랜지스터(N8)는 “하이”레벨의 네거티브 구동 신호(NS)에 응답하여 온되고, 제2 구동 커패시터(Cm2)는 구동 동작을 수행하여 데이터 단자(DQP)로 네거티브 전압을 발생할 수 있다. 반면에, 제2 메인 펌프(2P2)에서, 제4 논리곱 회로(AND4)는 홀수 메인 데이터(odon)가 “하이”레벨이면 “하이”레벨의 포지티브 구동 신호(PS)를 발생하고, 제9 NMOS트랜지스터(N9) 및 제10 NMOS트랜지스터(N10)는 “하이”레벨의 포지티브 구동 신호(PS)에 응답하여 온되고, 제2 구동 커패시터(Cm2)는 구동 동작을 수행하여 데이터 단자(DQP)로 포지티브 전압을 발생할 수 있다.
클럭신호(CLK)가 “하이”레벨이고, 반전 클럭신호(CLKB)가 “로우”레벨인 경우, 제2 메인 펌프(2P2)에서, 제2 PMOS트랜지스터(P2) 및 제6 NMOS트랜지스터(N6)가 온되어 제2 구동 커패시터(Cm2)가 프리차지 전압으로 충전될 수 있다. 이 경우, 제1 메인 펌프(1P2)에서, 제1 논리곱 회로(AND1)는 반전 짝수 메인 데이터(odon)가 “하이”레벨이면 “하이”레벨의 네거티브 구동 신호(NS)를 발생하고, 제2 NMOS트랜지스터(N2) 및 제3 NMOS트랜지스터(N3)는 “하이”레벨의 네거티브 구동 신호(NS)에 응답하여 온되고, 제1 구동 커패시터(Cm1)는 구동 동작을 수행하여 데이터 단자(DQP)로 네거티브 전압을 발생할 수 있다. 반면에, 제1 메인 펌프(1P2)에서, 제2 논리곱 회로(AND2)는 짝수 메인 데이터(edon)가 “하이”레벨이면 “하이”레벨의 포지티브 구동 신호(PS)를 발생하고, 제4 NMOS트랜지스터(N4) 및 제5 NMOS트랜지스터(N5)가 “하이”레벨의 포지티브 구동 신호(PS)에 응답하여 온되고, 제1 구동 커패시터(Cm1)가 구동 동작을 수행하여 데이터 단자(DQP)로 포지티브 전압을 발생할 수 있다.
도시하지는 않았지만, 제1 프리 펌프(1P1), 제2 프리 펌프(2P1), 제1 포스트 펌프(1P3), 및 제2 포스트 펌프(2P3)는 제1 메인 펌프(1P2), 및 제2 메인 펌프(2P2)와 동일한 구성을 가지고 해당 데이터에 응답하여 동일한 동작을 수행할 수 있다.
도 7은 본 개시에 따른 실시예의 출력 드라이버의 제1 메인 펌프의 프리차지 동작을 설명하기 위한 개념적인 도면으로, 제1 PMOS트랜지스터(P1) 및 제1 NMOS트랜지스터(N1)은 온 상태의 스위치들로 도시되고, 제2 내지 제5 NMOS트랜지스터들(N2 ~ N5)은 오프 상태의 스위치들로 도시될 수 있다.
도 7을 참조하면, 프리차지 동작 시에 제1 PMOS트랜지스터(P1), 제1 구동 커패시터(Cm1), 및 제1 NMOS트랜지스터(N1)를 통하여 전류 경로가 형성되어 제1 구동 커패시터(Cm1)가 프리차지 전압으로 충전될 수 있다.
도 8은 본 개시에 따른 실시예의 출력 드라이버의 제1 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면으로, 제4 NMOS트랜지스터(N4) 및 제5 NMOS트랜지스터(N5)는 온 상태의 스위치들로 도시되고, 제1 PMOS트랜지스터(P1), 및 제1 내지 제3 NMOS트랜지스터들(N1 ~ N3)은 오프 상태의 스위치들로 도시될 수 있다.
도 8을 참조하면, 구동 동작 시에 접지전압으로부터 제4 NMOS트랜지스터(N4), 제1 구동 커패시터(Cm1), 및 제5 NMOS트랜지스터(N5)를 통하여 데이터 단자(DQP)까지 전류 경로가 형성되어 데이터 단자(DQP)로 전류가 흐를 수 있다. 이에 따라, 데이터 단자(DQP)에 포지티브 전압이 발생될 수 있다.
도 9는 본 개시에 따른 실시예의 출력 드라이버의 제1 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면으로, 제2 NMOS트랜지스터(N2) 및 제3 NMOS트랜지스터(N3)는 온 상태의 스위치들로 도시되고, 제1 PMOS트랜지스터(P1), 및 제1, 제4 및 제5 NMOS트랜지스터들(N1, N4, N5)은 오프 상태의 스위치들로 도시될 수 있다.
도 9를 참조하면, 구동 동작 시에 데이터 단자(DQP)로부터 제3 NMOS트랜지스터(N3), 제1 구동 커패시터(Cm1), 및 제2 NMOS트랜지스터(N2)를 통하여 접지전압까지 전류 경로가 형성되어 접지전압으로 전류가 흐를 수 있다. 이에 따라, 데이터 단자(DQP)에 네거티브 전압이 발생될 수 있다.
도시하지는 않았지만, 제2 메인 펌프(2P2), 제1 프리 펌프(1P1), 제2 프리 펌프(2P1), 제1 포스트 펌프(1P3), 및 제2 포스트 펌프(2P3) 각각 또한 도 7 내지 도 9를 참조하여 설명된 바와 같은 동작을 수행할 수 있다.
도 10은 본 개시에 따른 실시예의 출력 드라이버의 구성을 도시하는 블록도로서, 출력 드라이버(10')의 프리 구동부들(14-1 ~ 14-j) 각각이 제1 프리 펌프(1P1') 및 제2 프리 펌프(2P1')를 포함하고, 메인 구동부들(16-1 ~ 16-i) 각각이 제1 메인 펌프(1P2') 및 제2 메인 펌프(2P2')를 포함하고, 포스트 구동부들(18-1 ~ 18-j) 각각이 제1 포스트 펌프(1P3') 및 제2 포스트 펌프(2P3')를 포함하고, 저주파수 모드 신호(LM)가 인가되는 것을 제외하면, 도 2의 출력 드라이버(10)와 동일한 구성을 가질 수 있다.
도 10에 도시된 출력 드라이버(10')의 동작을 설명하면 다음과 같다.
저주파수 모드 신호(LM)가 활성화되지 않으면, 즉, 고주파수 모드 동작 시에, 도 10에 도시된 출력 드라이버(10')는 도 1 내지 도 9를 참조하여 설명한 바와 같은 동작을 수행할 수 있다.
반면에, 저주파수 모드 신호(LM)가 활성화되면, 즉, 저주파수 모드 동작 시에, 제1 프리 펌프(1P1'), 제2 프리 펌프(2P1'), 제1 포스트 펌프(1P3') 및 제2 포스트 펌프(2P3')는 동작을 수행하지 않고, 제1 메인 펌프(1P2') 및 제2 메인 펌프(2P2') 만 동작을 수행할 수 있다. 클럭신호(CLK)의 제1 반주기 동안 제1 메인 펌프(1P2')는 프리차지 동작을 수행하지 않고, 제2 메인 펌프(2P2')가 메인 홀수 데이터(odon)에 응답하여 구동 동작을 수행할 수 있다. 또한, 클럭신호(CLK)의 제2 반주기 동안 제1 메인 펌프(1P2')가 메인 짝수 데이터(edon)에 응답하여 구동 동작을 수행하고, 제2 메인 펌프(2P2')가 프리차지 동작을 수행하지 않을 수 있다.
도 11은 본 개시에 따른 실시예의 출력 드라이버의 저주파수 모드 동작에서 구동 동작을 설명하기 위한 동작 타이밍도로서, 클럭신호(CLK)의 상승 천이 및 하강 천이에 응답하여 8개의 데이터(D1 ~ D8)가 순차적으로 발생될 때, 출력 드라이버의 동작을 나타내는 동작 타이밍도이다. 도 11에 도시된 클럭신호(CLK)는 도 5에 도시된 클럭신호(CLK) 보다 낮은 주파수를 가질 수 있다. 즉, 도 11에 도시된 기간들(t1' ~ t8')이 도 5에 도시된 기간들(t1 ~ t8) 보다 더 길 수 있다.
도 5 및 도 11을 참조하면, 도 5의 출력 드라이버(10)의 제1 프리 펌프(1P1), 제2 프리 펌프(2P1), 제1 메인 펌프(1P2), 제2 메인 펌프(2P2), 제1 포스트 펌프(1P3), 및 제2 포스트 펌프(2P3) 각각이 프리차지 동작(PRE)과 구동 동작(DRV)을 교대로 수행하는 것과 달리, 도 10의 출력 드라이버(10')의 제1 프리 펌프(1P1'), 제2 프리 펌프(2P1'), 제1 포스트 펌프(1P3'), 및 제2 포스트 펌프(2P3') 각각은 동작을 수행하지 않고, 제1 메인 펌프(1P2') 및 제2 메인 펌프(2P2')는 프리차지 동작(PRE)을 수행하지 않고 구동 동작(DRV) 만을 수행할 수 있다.
도 12는 본 개시에 따른 실시예의 제1 메인 펌프 및 제2 메인 펌프의 구성을 나타내는 회로도로서, 제1 메인 펌프(1P2')는 도 6에 도시된 제1 메인 펌프(1P2)에 제1 논리 게이트 회로(LG1) 및 제2 논리 게이트 회로(LG2)를 추가적으로 포함하고, 제2 메인 펌프(2P2')는 도 6에 도시된 제2 메인 펌프(1P2)에 제3 논리 게이트 회로(LG3) 및 제4 논리 게이트 회로(LG4)를 추가적으로 포함할 수 있다.
도 12에 도시된 제1 메인 펌프(1P2') 및 제2 메인 펌프(2P2')의 고주파수 모드 동작 시에는 도 1 내지 도 9를 참조하여 상술한 바와 같은 동작을 수행할 수 있다. 또한, 도 12에 도시된 제1 메인 펌프(1P2') 및 제2 메인 펌프(2P2')는 저주파수 모드 동작 시에 발생되는 저주파수 모드 신호(LM)에 응답하여 저주파수 동작을 추가적으로 수행할 수 있다.
도 12에 도시된 제1 메인 펌프(1P2') 및 제2 메인 펌프(2P2')의 저주파수 모드 동작을 설명하면 다음과 같다.
제1 논리 게이트 회로(LG1) 내지 제4 논리 게이트 회로(LG4) 각각은 클럭신호(CLK)의 레벨에 무관하게 저주파수 모드 신호(LM)가 “하이”레벨이면 “하이”레벨의 신호를 발생할 수 있다. 이에 따라, 제1 PMOS트랜지스터(P1), 제2 PMOS트랜지스터(P2), 제1 NMOS트랜지스터(N1) 및 제2 NMOS트랜지스터(N2)는 항상 온될 수 있다.
클럭신호(CLK)가 “로우”레벨이고, 반전 클럭신호(CLKB)가 “하이”레벨인 경우, 제1 메인 펌프(1P2')에서, 제1 논리곱 회로(AND1) 및 제2 논리곱 회로(AND2)는 “로우”레벨의 신호를 발생하고, 제2 내지 제5 NMOS트랜지스터들(N2 ~ N5)은 모두 오프될 수 있다. 즉, 제1 메인 펌프(1P2')는 프리차지 동작을 수행하지 않을 수 있다. 이 경우, 제2 메인 펌프(2P2')의 제3 논리곱 회로(AND3)는 반전 홀수 메인 데이터(odonB)가 “하이”레벨이면 “하이”레벨의 네거티브 구동 신호(NS)를 발생하고, 제7 NMOS트랜지스터(N7) 및 제8 NMOS트랜지스터(N8)가 “하이”레벨의 네거티브 구동 신호(NS)에 응답하여 온될 수 있다. 저주파수 모드 동작 시에 제2 구동 커패시터(Cm2)는 단락된 것으로 볼 수 있으며, 이에 따라 데이터 단자(DQP)로부터 제8 NMOS트랜지스터(N8) 및 제6 NMOS트랜지스터(N6)을 통하여 접지전압으로 전류 통로가 형성되어 전류가 흐를 수 있다. 따라서, 데이터 단자(DQP)에 접지전압이 발생될 수 있다. 반면에, 이 경우, 제2 메인 펌프(2P2')의 제4 논리곱 회로(AND4)는 홀수 메인 데이터(odon)가 “하이”레벨이면 “하이”레벨의 포지티브 구동 신호(PS)를 발생하고, 제9 NMOS트랜지스터(N9) 및 제10 NMOS트랜지스터(N10)가 “하이”레벨의 포지티브 구동 신호(PS)에 응답하여 온될 수 있다. 저주파수 모드 동작 시에 제2 구동 커패시터(Cm2)는 단락된 것으로 볼 수 있으며, 이에 따라, 제2 구동 전원전압(VDD2)로부터 제2 PMOS트랜지스터(P2) 및 제10 NMOS트랜지스터(N10)를 통하여 데이터 단자(DQP)로 전류 통로가 형성되어 전류가 흐를 수 있다. 따라서, 데이터 단자(DQP)에 포지티브 전압이 발생될 수 있다.
클럭신호(CLK)가 “로우”레벨이고, 반전 클럭신호(CLKB)가 “하이”레벨인 경우, 제2 메인 펌프(2P2')에서 제3 논리곱 회로(AND3) 및 제4 논리곱 회로(AND4)는 “로우”레벨의 신호를 발생하고, 제6 내지 제10 NMOS트랜지스터들(N6 ~ N10)은 모두 오프될 수 있다. 즉, 제2 메인 펌프(2P2')는 프리차지 동작을 수행하지 않을 수 있다. 이 경우, 제1 메인 펌프(1P2')에서, 제1 논리곱 회로(AND1)는 반전 짝수 메인 데이터(edonB)가 “하이”레벨이면 “하이”레벨의 네거티브 구동 신호(NS)를 발생하고, 제2 NMOS트랜지스터(N2) 및 제3 NMOS트랜지스터(N3)가 “하이”레벨의 네거티브 구동 신호(NS)에 응답하여 온될 수 있다. 저주파수 모드 동작 시에 제1 구동 커패시터(Cm1)는 단락된 것으로 볼 수 있으며, 이에 따라 데이터 단자(DQP)로부터 제3 NMOS트랜지스터(N3) 및 제1 NMOS트랜지스터(N1)을 통하여 접지전압으로 전류 통로가 형성되어 전류가 흐를 수 있다. 따라서, 데이터 단자(DQP)에 접지전압이 발생될 수 있다. 반면에, 이 경우, 제1 메인 펌프(1P2')에서, 제2 논리곱 회로(AND2)는 짝수 메인 데이터(edon)가 “하이”레벨이면 “하이”레벨의 포지티브 구동 신호(PS)를 발생하고, 제4 NMOS트랜지스터(N4) 및 제5 NMOS트랜지스터(N5)가 “하이”레벨의 포지티브 구동 신호(PS)에 응답하여 온될 수 있다. 저주파수 모드 동작 시에 제1 구동 커패시터(Cm1)는 단락된 것으로 볼 수 있으며, 이에 따라, 제2 구동 전원전압(VDD2)로부터 제1 PMOS트랜지스터(P1) 및 제5 NMOS트랜지스터(N5)를 통하여 데이터 단자(DQP)로 전류 통로가 형성되어 전류가 흐를 수 있다. 따라서, 데이터 단자(DQP)에 포지티브 전압이 발생될 수 있다.
도 13은 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면으로, 제1 PMOS트랜지스터(P1) 및 제1, 제4 및 제5 NMMOS트랜지스터들(N1, N4, N5)은 온 상태의 스위치들로 도시되고, 제2 및 제3 NMOS트랜지스터들(N2, N3)은 오프 상태의 스위치들로 도시될 수 있다.
도 13을 참조하면, 저주파수 모드 동작에서 구동 동작 시에 제2 구동 전원전압(VDD2)로부터 제1 PMOS트랜지스터(P1) 및 제5 NMOS트랜지스터(N5)를 통하여 데이터 단자(DQP)까지 전류 경로가 형성되어 데이터 단자(DQP)에 포지티브 전압이 발생될 수 있다.
도 14는 본 개시에 따른 실시예의 출력 드라이버의 메인 펌프의 구동 동작을 설명하기 위한 개념적인 도면으로, 제1 PMOS트랜지스터(P1) 및 제1, 제2 및 제3 NMMOS트랜지스터들(N1, N2, N3)은 온 상태의 스위치들로 도시되고, 제4 및 제5 NMOS트랜지스터들(N4, N5)은 오프 상태의 스위치들로 도시될 수 있다.
도 14를 참조하면, 저주파수 모드 동작에서 구동 동작 시에 데이터 단자(DQP)로부터 제3 NMOS트랜지스터(N3) 및 제1 NMOS트랜지스터(N1)를 통하여 접지전압까지 전류 경로가 형성되어 데이터 단자(DQP)에 접지전압이 발생될 수 있다.
도 8, 도 9, 도 13 및 도 14를 참조하면, 고주파수 모드 동작 시의 (제1) 구동 동작과 저주파수 모드 동작 시의 (제2) 구동 동작은 서로 다를 수 있다.
도 15a 및 도 15b는 본 개시에 따른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 반도체 메모리 장치(500)는 클럭신호 입력버퍼(52), 명령 및 어드레스 발생기(54), 모드 설정 레지스터(56), 지연 동기 루프(58), 레이턴시 제어부(60), 로우 디코더(62), 컬럼 디코더(64), 메모리 셀 어레이(66), 데이터 리드 경로부(68), 데이터 라이트 경로부(70), 데이터(DQ) 출력 드라이버(72), DQ 입력 드라이버(74), 데이터 스트로우브 신호(DQS) 발생기(76), DQS 출력 드라이버(78), DQS 입력 드라이버(80), 및 구동 전원전압 발생기(82)를 포함할 수 있다.
도 15a 및 도 15b에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
클럭신호 입력버퍼(52)는 외부 클럭신호(ECLK)를 버퍼하여 입력 클럭신호(ICLK)를 발생할 수 있다.
명령 및 어드레스 발생기(54)는 외부 클럭신호(ECLK)에 응답하여 명령 및 어드레스(CA)를 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACT), 리드 명령(RD), 및 라이트 명령(WR)을 발생할 수 있다. 또한, 명령 및 어드레스 발생기(34)는 모드 설정 명령(MRS)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 모드 설정 코드(OPC)로 발생하고, 액티브 명령(ACT)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 로우 어드레스(RADD)로 발생하고, 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 명령 및 어드레스(CA)에 포함된 어드레스 신호를 컬럼 어드레스(CADD)로 발생할 수 있다.
모드 설정 레지스터(56)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 저장하여 리드 레이턴시(RL), 버스트 길이(BL), 저주파수 모드 신호(LM), 제1 코드(CODE1), 및 제2 코드(CODE2)를 설정할 수 있다.
지연 동기 루프(58)는 입력 클럭신호(ICLK)에 동기된 피드백 클럭신호(FCLK)를 발생하고, 입력 클럭신호(ICLK)를 지연하여 제1 클럭신호(CLK1)를 발생할 수 있다.
레이턴시 제어부(60)는 리드 명령(RD)이 인가되면 제1 클럭신호(CLK1)를 이용하여 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클의 수 만큼 지연한 후에 활성화되고, 리드 레이턴시(RL)의 값에 해당하는 클럭 사이클의 수 + 버스트 길이(BL)의 값에 해당하는 클럭 사이클의 수 만큼 지연한 후에 비활성화되는 레이턴시 신호(LA)를 발생할 수 있다.
로우 디코더(62)는 로우 어드레스(RADD)를 디코딩하여 복수개의 워드 라인 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(64)는 컬럼 어드레스(CADD)를 디코딩하여 복수개의 컬럼 선택신호 라인들(csl)을 발생할 수 있다.
메모리 셀 어레이(66)는 복수개의 워드라인 선택신호들(wl)에 의해서 선택되는 복수개의 워드라인들과 복수개의 컬럼 선택신호들(csl)에 의해서 선택되는 복수개의 비트라인들 사이에 연결된 복수개의 메모리 셀들(미도시)을 포함할 수 있다. 메모리 셀 어레이(66)는 리드 명령(RD)에 응답하여 복수개의 워드라인 선택신호들(wl)과 복수개의 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로부터 리드 데이터(do)를 출력하고, 라이트 명령(WR)에 응답하여 복수개의 워드라인 선택신호들(wl)과 복수개의 컬럼 선택신호들(csl)에 의해서 선택된 메모리 셀들로 라이트 데이터(di)를 입력할 수 있다. 예를 들면, 메모리 셀 어레이(66)는 np비트 리드 데이터(do)를 출력하거나, np비트 라이트 데이터(di)를 저장할 수 있다.
데이터 리드 경로부(68)는 메모리 셀 어레이(44)로부터 출력되는 리드 데이터(do)를 수신하여, 레이턴시 신호(LA)의 활성화 기간 동안 내부 클럭신호(CLK)에 응답하여 출력 데이터(DO)를 출력할 수 있다. 예를 들면, 데이터 리드 경로부(68)는 np비트 리드 데이터(do)를 수신하여 n개의 출력 데이터(D0) 각각을 버스트 길이(BL)에 해당하는 p개 만큼 순차적으로 직렬로 발생할 수 있다.
데이터 라이트 경로부(70)는 입력 데이터 스트로우브 신호(dqs)에 응답하여 데이터(DI)를 수신하여, 메모리 셀 어레이(66)로 데이터를 출력할 수 있다. 데이터 라이트 경로부(70)는 n개의 입력 데이터(DI) 각각을 버스트 길이(BL)에 해당하는 p개 만큼 순차적으로 직렬로 수신하여 np비트 라이트 데이터(di)를 발생할 수 있다.
DQ 출력 드라이버(72)는 n개의 데이터 단자들(DQP11 ~ DQP1n)에 연결된 n개의 출력 드라이버들(72-1 ~ 72-p)을 포함하고, 출력 데이터(DO)를 구동하여 데이터(DQ)를 발생할 수 있다. n개의 출력 드라이버들(72-1 ~ 72-p) 각각은 도 1 내지 도 14를 참조하여 설명된 바와 같은 출력 드라이버(10 또는 10')일 수 있다. DQ 출력 드라이버(72)는 제1 코드(CODE1)에 응답하여 활성화되는 프리 구동부들, 메인 구동부들, 및 포스트 구동부들의 개수들이 결정될 수 있다. 또한, 제2 코드(CODE2)에 응답하여 설정된 제1 구동 전원전압(VDD1), 제2 구동 전원전압(VDD2), 및 제3 구동 전원전압(VDD3)이 인가될 수 있다.
DQ 입력 드라이버(74)는 n개의 데이터 단자들(DQP11 ~ DQP1n)에 연결된 n개의 입력 드라이버들(74-1 ~ 74-p)을 포함하고, 외부로부터 수신되는 데이터(DQ)를 구동하여 n개의 입력 데이터(DI1 ~ DIn)를 발생할 수 있다.
DQS 발생기(76)는 DQS 단자(DQSP)에 연결되고, 레이턴시 신호(LA)에 응답하여 제1 클럭신호(CLK1)를 이용하여 DQS 클럭신호(DQSCLK)를 발생할 수 있다. DQS 신호 발생기(76)는 제1 클럭신호(CLK1)를 이용하여 제1 클럭신호(CLK1)와 0도 위상 차를 가지는 내부 클럭신호(CLK0), 90도 위상 차를 가지는 내부 클럭신호(CLK90), 270도 위상 차를 가지는 내부 클럭신호(CLK270), 및 180도 위상 차를 가지는 내부 클럭신호(CLK180)를 발생할 수 있다.
DQS 출력 드라이버(78)는 DQS 단자(DQSP)에 연결되고, DQS 클럭신호(DQSCLK)를 버퍼하여 외부 클럭신호(ECLK)와 동일한 주파수 및 동일한 위상을 가지는 데이터 스트로우브 신호(DQS)를 발생할 수 있다.
DQS 입력 드라이버(80)는 DQS 단자(DQSP)에 연결되고, 외부로부터 수신되는 데이터 스트로우브 신호(DQS)를 구동하여 입력 데이터 스트로우브 신호(dqs)를 발생할 수 있다.
구동 전원전압 발생기(82)는 제2 코드(CODE2)에 응답하여 제1 구동 전원전압(VDD1), 제2 구동 전원전압(VDD2), 및 제3 구동 전원전압(VDD3)의 레벨을 설정할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 송신 장치 200: 수신 장치
1000: 송수신 시스템 500: 반도체 메모리 장치
14: 프리 드라이버 16: 메인 드라이버
18: 포스트 드라이버 14-1 ~ 14-j: 프리 구동부들
16-1 ~ 16-i: 메인 구동부들 18-1 ~ 18-j: 포스트 구동부들
1P1: 제1 프리 펌프 1P2: 제1 메인 펌프
1P3: 제1 포스트 펌프 2P1, 2P1': 제2 프리 펌프
2P2, 2P2': 제2 메인 펌프 2P3: 제2 포스트 펌프
52: 클럭신호 입력버퍼 54: 명령 및 어드레스 발생기
56: 모드 설정 레지스터 58: 지연 동기 루프
60: 레이턴시 제어부 62: 로우 디코더
64: 컬럼 디코더 66: 메모리 셀 어레이
68: 데이터 리드 경로부 70: 데이터 라이트 경로부
72: 데이터(DQ) 출력 드라이버 74: DQ 입력 드라이버
76: 데이터 스트로우브 신호(DQS) 발생기
78: DQS 출력 드라이버 80: DQS 입력 드라이버
82: 구동 전원전압 발생기
1000: 송수신 시스템 500: 반도체 메모리 장치
14: 프리 드라이버 16: 메인 드라이버
18: 포스트 드라이버 14-1 ~ 14-j: 프리 구동부들
16-1 ~ 16-i: 메인 구동부들 18-1 ~ 18-j: 포스트 구동부들
1P1: 제1 프리 펌프 1P2: 제1 메인 펌프
1P3: 제1 포스트 펌프 2P1, 2P1': 제2 프리 펌프
2P2, 2P2': 제2 메인 펌프 2P3: 제2 포스트 펌프
52: 클럭신호 입력버퍼 54: 명령 및 어드레스 발생기
56: 모드 설정 레지스터 58: 지연 동기 루프
60: 레이턴시 제어부 62: 로우 디코더
64: 컬럼 디코더 66: 메모리 셀 어레이
68: 데이터 리드 경로부 70: 데이터 라이트 경로부
72: 데이터(DQ) 출력 드라이버 74: DQ 입력 드라이버
76: 데이터 스트로우브 신호(DQS) 발생기
78: DQS 출력 드라이버 80: DQS 입력 드라이버
82: 구동 전원전압 발생기
Claims (10)
- 제1 구동 전원전압과 접지전압 사이에 연결되고, 데이터 단자에 공통 연결된 제1 프리 펌프 및 제2 프리 펌프를 각각 포함하는 제1 소정 개수의 프리 구동부들을 포함하는 프리 드라이버; 및
제2 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 메인 펌프 및 제2 메인 펌프를 각각 포함하는 제2 소정 개수의 메인 구동부들을 포함하는 메인 드라이버를 포함하고,
상기 제1 프리 펌프 및 상기 제2 프리 펌프 각각은 제1 구동 커패시터를 포함하고, 상기 제1 메인 펌프, 및 상기 제2 메인 펌프 각각은 제2 구동 커패시터를 포함하고,
고주파수 모드 동작 시에, 클럭신호의 제1 반주기 동안 상기 제1 프리 펌프는 상기 제1 구동 커패시터에 대한 프리차지 동작을 수행하고, 상기 제1 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 프리 펌프는 반전 짝수 프리 데이터에 응답하여 상기 제1 구동 커패시터에 대한 제1 구동 동작을 수행하고, 상기 제2 메인 펌프는 홀수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 프리 펌프는 반전 홀수 프리 데이터에 응답하여 상기 제1 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제1 메인 펌프는 짝수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 프리 펌프는 상기 제1 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고,
상기 제1 구동 커패시터의 커패시턴스와 상기 제2 구동 커패시터의 커패시턴스가 서로 다른 출력 드라이버. - 제1 항에 있어서, 상기 출력 드라이버는
제3 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 포스트 펌프 및 제2 포스트 펌프를 각각 포함하는 제3 소정 개수의 포스트 구동부들을 포함하는 포스트 드라이버를 추가적으로 포함하고,
상기 제1 포스트 펌프 및 상기 제2 포스트 펌프 각각은 제3 구동 커패시터를 포함하고,
상기 클럭신호의 상기 제1 반주기 동안 상기 제1 포스트 펌프는 상기 제3 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 포스트 펌프는 반전 짝수 포스트 데이터에 응답하여 상기 제3 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고,
상기 클럭신호의 상기 제2 반주기 동안 상기 제1 포스트 펌프는 반전 짝수 포스트 데이터에 응답하여 상기 제3 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 포스트 펌프는 상기 제3 구동 커패시터에 대한 상기 프리차지 동작을 수행하고,
상기 제1 구동 커패시터의 커패시턴스, 상기 제2 구동 커패시터의 커패시턴스, 및 상기 제3 구동 커패시터의 커패시턴스가 서로 다른 출력 드라이버. - 제2 항에 있어서, 상기 제1 구동 전원전압, 상기 제2 구동 전원전압, 및 상기 제3 구동 전원전압이 서로 다르고,
상기 제1 소정 개수 중 활성화되는 상기 프리 구동부들의 개수에 의해서 제1 구동 능력이 거칠게 조절되고, 상기 제2 소정 개수 중 활성화되는 상기 메인 구동부들의 개수에 의해서 제2 구동 능력이 거칠게 조절되고, 상기 제3 소정 개수 중 활성화되는 상기 포스트 구동부들의 개수에 의해서 제3 구동 능력이 거칠게 조절되고,
상기 제1 구동 전원전압을 조절함에 의해서 상기 제1 구동 능력이 세밀하게 조절되고, 상기 제2 구동 전원전압을 조절함에 의해서 상기 제2 구동 능력이 세밀하게 조절되고, 상기 제3 구동 전원전압을 조절함에 의해서 상기 제3 구동 능력이 세밀하게 조절되는 출력 드라이버. - 제2 항에 있어서, 저주파수 모드 동작 시에, 상기 제1 프리 펌프, 상기 제2 프리 펌프, 상기 제1 포스트 펌프, 및 상기 제2 포스트 펌프는 동작을 수행하지 않고, 상기 클럭신호의 제1 반주기 동안 상기 제1 메인 펌프는 상기 프리차지 동작을 수행하지 않고, 상기 제2 메인 펌프는 상기 홀수 데이터에 응답하여 제2 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 메인 펌프는 상기 짝수 데이터에 응답하여 상기 제2 구동 동작을 수행하고, 상기 제2 메인 펌프는 상기 프리차지 동작을 수행하지 않는 출력 드라이버.
- 제4 항에 있어서, 상기 제1 프리 펌프, 상기 제1 메인 펌프, 및 상기 제1 포스트 펌프 각각은
상기 제1 구동 전원전압, 상기 제2 구동 전원전압 또는 상기 제3 구동 전원전압과 제1 노드 사이에 연결되고 상기 클럭신호의 제1 상태에 응답하여 온되는 제1 스위치;
제2 노드와 접지전압 사이에 연결되고 상기 반전 클럭신호의 제2 상태에 응답하여 온되는 제2 스위치;
상기 클럭신호의 제1 상태 및 홀수 프리 데이터, 반전 짝수 메인 데이터, 또는 홀수 포스트 데이터에 응답하여 제1 네거티브 구동 신호를 발생하고, 클럭신호의 제1 상태 및 상기 반전 홀수 프리 데이터, 상기 짝수 메인 데이터, 또는 상기 반전 홀수 포스트 데이터에 응답하여 제1 포지티브 구동 신호를 발생하는 제1 논리곱 회로부;
상기 접지전압과 상기 제1 노드 사이에 연결되고, 상기 제1 네거티브 구동 신호에 응답하여 온되는 제3 스위치;
상기 제2 노드와 상기 데이터 단자 사이에 연결되고, 상기 제1 네거티브 구동 신호에 응답하여 온되는 제4 스위치;
상기 접지전압과 상기 제2 노드 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제5 스위치; 및
상기 제1 노드와 상기 데이터 단자 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제6 스위치를 추가적으로 포함하고,
상기 제1 프리 펌프, 상기 제1 메인 펌프, 및 상기 제1 포스트 펌프의 상기 제1 구동 커패시터, 상기 제2 구동 커패시터, 및 상기 제3 구동 커패시터 각각은 상기 제1 노드와 상기 제2 노드 사이에 연결되고,
상기 제2 프리 펌프, 상기 제2 메인 펌프, 및 상기 제2 포스트 펌프 각각은
상기 제1 구동 전원전압, 상기 제2 구동 전원전압 또는 상기 제3 구동 전원전압과 제3 노드 사이에 연결되고 상기 반전 클럭신호의 제1 상태에 응답하여 온되는 제7 스위치;
제4 노드와 접지전압 사이에 연결되고 상기 클럭신호의 제2 상태에 응답하여 온되는 제8 스위치;
상기 반전 클럭신호의 제2 상태 및 짝수 프리 데이터, 반전 홀수 메인 데이터, 또는 짝수 포스트 데이터에 응답하여 제2 네거티브 구동 신호를 발생하고, 상기 반전 클럭신호의 제2 상태 및 상기 반전 짝수 프리 데이터, 홀수 메인 데이터, 또는 상기 반전 짝수 포스트 데이터에 응답하여 제2 포지티브 구동 신호를 발생하는 제2 논리곱 회로부;
상기 접지전압과 상기 제3 노드 사이에 연결되고, 상기 제2 네거티브 구동 신호에 응답하여 온되는 제9 스위치;
상기 제4 노드와 상기 데이터 단자 사이에 연결되고, 상기 제2 네거티브 구동 신호에 응답하여 온되는 제10 스위치;
상기 접지전압과 상기 제4 노드 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제11 스위치; 및
상기 제3 노드와 상기 데이터 단자 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제12 스위치를 추가적으로 포함하고,
상기 제2 프리 펌프, 상기 제2 메인 펌프, 및 상기 제2 포스트 펌프의 상기 제1 구동 커패시터, 상기 제2 구동 커패시터, 및 상기 제3 구동 커패시터 각각은 상기 제3 노드와 상기 제4 노드 사이에 연결되는 출력 드라이버. - 제5 항에 있어서, 상기 저주파수 모드 동작 시에 상기 제1 스위치, 상기 제2 스위치, 상기 제7 스위치, 및 상기 제8 스위치는 상기 클럭신호의 상태에 무관하게 온되는 출력 드라이버.
- 제2 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 메인 펌프 및 제2 메인 펌프를 각각 포함하는 제2 소정 개수의 메인 구동부들을 포함하는 메인 드라이버; 및
제3 구동 전원전압과 상기 접지전압 사이에 연결되고, 상기 데이터 단자에 공통 연결된 제1 포스트 펌프 및 제2 포스트 펌프를 각각 포함하는 제3 소정 개수의 포스트 구동부들을 포함하는 포스트 드라이버를 포함하고,
상기 제1 메인 펌프, 및 상기 제2 메인 펌프 각각은 제2 구동 커패시터를 포함하고, 상기 제1 포스트 펌프 및 상기 제2 포스트 펌프 각각은 제3 구동 커패시터를 포함하고,
고주파수 모드 동작 시에, 클럭신호의 제1 반주기 동안 상기 제1 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제1 포스트 펌프는 상기 제3 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 메인 펌프는 홀수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 포스트 펌프는 반전 짝수 포스트 데이터에 응답하여 상기 제3 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 메인 펌프는 짝수 데이터에 응답하여 상기 제2 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제1 포스트 펌프는 반전 짝수 포스트 데이터에 응답하여 상기 제3 구동 커패시터에 대한 상기 제1 구동 동작을 수행하고, 상기 제2 메인 펌프는 상기 제2 구동 커패시터에 대한 상기 프리차지 동작을 수행하고, 상기 제2 포스트 펌프는 상기 제3 구동 커패시터에 대한 상기 프리차지 동작을 수행하고,
상기 제2 구동 커패시터의 커패시턴스와 상기 제3 구동 커패시터의 커패시턴스가 서로 다른 출력 드라이버. - 제7 항에 있어서, 상기 제2 구동 전원전압과 상기 제3 구동 전원전압이 서로 다르고,
상기 제2 소정 개수 중 활성화되는 상기 메인 구동부들의 개수에 의해서 제2 구동 능력이 거칠게 조절되고, 상기 제3 소정 개수 중 활성화되는 상기 포스트 구동부들의 개수에 의해서 제3 구동 능력이 거칠게 조절되고,
상기 제2 구동 전원전압을 조절함에 의해서 상기 제2 구동 능력이 세밀하게 조절되고, 상기 제3 구동 전원전압을 조절함에 의해서 상기 제3 구동 능력이 세밀하게 조절되는 출력 드라이버. - 제7 항에 있어서, 저주파수 모드 동작 시에, 상기 클럭신호의 제1 반주기 동안 상기 제1 메인 펌프, 및 상기 제1 포스트 펌프는 상기 프리차지 동작을 수행하지 않고, 상기 제2 메인 펌프, 및 상기 제2 포스트 펌프는 상기 홀수 데이터, 및 상기 반전 짝수 포스트 데이터 각각에 응답하여 제2 구동 동작을 수행하고, 상기 클럭신호의 제2 반주기 동안 상기 제1 메인 펌프, 및 상기 제1 포스트 펌프는 는 상기 짝수 데이터, 및 상기 반전 홀수 포스트 데이터 각각에 응답하여 상기 제2 구동 동작을 수행하고, 상기 제2 메인 펌프, 및 상기 제2 포스트 펌프는 상기 프리차지 동작을 수행하지 않는 출력 드라이버.
- 제9 항에 있어서, 상기 제1 메인 펌프, 및 상기 제1 포스트 펌프 각각은
상기 제2 구동 전원전압 또는 상기 제3 구동 전원전압과 제1 노드 사이에 연결되고 상기 클럭신호의 제1 상태에 응답하여 온되는 제1 스위치;
제2 노드와 접지전압 사이에 연결되고 상기 반전 클럭신호의 제2 상태에 응답하여 온되는 제2 스위치;
상기 클럭신호의 제1 상태 및 반전 짝수 메인 데이터, 또는 홀수 포스트 데이터에 응답하여 제1 네거티브 구동 신호를 발생하고, 클럭신호의 제1 상태 및 상기 짝수 메인 데이터, 또는 상기 반전 홀수 포스트 데이터에 응답하여 제1 포지티브 구동 신호를 발생하는 제1 논리곱 회로부;
상기 접지전압과 상기 제1 노드 사이에 연결되고, 상기 제1 네거티브 구동 신호에 응답하여 온되는 제3 스위치;
상기 제2 노드와 상기 데이터 단자 사이에 연결되고, 상기 제1 네거티브 구동 신호에 응답하여 온되는 제4 스위치;
상기 접지전압과 상기 제2 노드 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제5 스위치; 및
상기 제1 노드와 상기 데이터 단자 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제6 스위치를 추가적으로 포함하고,
상기 제1 메인 펌프, 및 상기 제1 포스트 펌프의 상기 제2 구동 커패시터, 및 상기 제3 구동 커패시터 각각은 상기 제1 노드와 상기 제2 노드 사이에 연결되고,
상기 제2 메인 펌프, 및 상기 제2 포스트 펌프 각각은
상기 제2 구동 전원전압 또는 상기 제3 구동 전원전압과 제3 노드 사이에 연결되고 상기 반전 클럭신호의 제1 상태에 응답하여 온되는 제7 스위치;
제4 노드와 접지전압 사이에 연결되고 상기 클럭신호의 제2 상태에 응답하여 온되는 제8 스위치;
상기 반전 클럭신호의 제2 상태 및 반전 홀수 메인 데이터, 또는 짝수 포스트 데이터에 응답하여 제2 네거티브 구동 신호를 발생하고, 상기 반전 클럭신호의 제2 상태 및 홀수 메인 데이터, 또는 상기 반전 짝수 포스트 데이터에 응답하여 제2 포지티브 구동 신호를 발생하는 제2 논리곱 회로부;
상기 접지전압과 상기 제3 노드 사이에 연결되고, 상기 제2 네거티브 구동 신호에 응답하여 온되는 제9 스위치;
상기 제4 노드와 상기 데이터 단자 사이에 연결되고, 상기 제2 네거티브 구동 신호에 응답하여 온되는 제10 스위치;
상기 접지전압과 상기 제4 노드 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제11 스위치; 및
상기 제3 노드와 상기 데이터 단자 사이에 연결되고, 상기 제1 포지티브 구동 신호에 응답하여 온되는 제12 스위치를 추가적으로 포함하고,
상기 제2 메인 펌프, 및 상기 제2 포스트 펌프의 상기 제2 구동 커패시터, 및 상기 제3 구동 커패시터 각각은 상기 제3 노드와 상기 제4 노드 사이에 연결되고,
상기 저주파수 모드 동작 시에 상기 제1 스위치, 상기 제2 스위치, 상기 제7 스위치, 및 상기 제8 스위치는 상기 클럭신호의 상태에 무관하게 온되는 출력 드라이버.
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