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Gebiet der Erfindung
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Die Erfindung bezieht sich eine gestapelte Takterzeugungsschaltung.
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Hintergrund der Erfindung
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In vielen modernen integrierten Schaltungen (ICs) werden häufig Mehrphasentakte für Anwendungen wie z. B. Frequenzteilung (PLLs), ADC- und DAC-Verschachtelung, N-Pfad-Filtern, Null-IF-Abwärtsumsetzung, Oberschwingungsunterdrückungs-Empfänger und -Sender, Schaltkondensatorschaltungen und analoge Signalverarbeitung im komplexen Bereich verwendet. Ein Beispiel einer durch vier teilenden Schaltung, die 4 Taktphasen erzeugt, ist in 1 gezeigt.
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Als wichtige Bausteine sind der Stromverbrauch, die Chipfläche, die Phasenrauschenleistung und der Frequenzarbeitsbereich Schlüsseleigenschaften von Takterzeugungsschaltungen. Typischerweise umfasst eine Takterzeugungsschaltung eine Anzahl von Speicherelementen, wie z. B. Latches und/oder Flipflops. Diese Speicherelemente können beispielsweise aus Standard- oder anwendungsspezifischen CMOS-Latches, dynamischen Übertragungsgatter-Flipflops (DTGFFs) oder stromgesteuerten Logik-Latches (CML-Latches) mit oder ohne induktive Last zusammengesetzt sein. Beispiele dieser Implementierungen sind in 2, 3 bzw. 4 gezeigt.
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Wie zu sehen ist, weisen einige Flipflops einen Differenzeingang und/oder Differenzausgang auf, und einige verwenden einen Differenztakt. Differenzsignalisierung kann in vielen ICs vorzuziehen sein aufgrund ihrer Fähigkeit, Gleichtaktstörungen z. B. aus der Stromversorgung, Masse oder benachbarter Schaltungsanordnung zu unterdrücken.
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Differenzausgänge sind natürlicherweise in CML verfügbar, was hohe Betriebsfrequenzen erreichen kann. Diese Flipflops erfordern jedoch einen Ruhestrom, und ihr Stromverbrauch ist gemäß der höchsten Frequenz, an der sie arbeiten sollen, eingestellt. Das impliziert eine Strom-Penalty an niedrigeren Arbeitsfrequenzen. Der Stromverbrauch kann durch Einsetzen von Induktoren L anstelle von (oder zusätzlich zu) Lastwiderständen R reduziert werden, siehe 4, das begrenzt jedoch den Arbeitsfrequenzbereich und ist in hohem Maße anfällig für unerwünschte magnetische Kopplung.
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Park u. a. ”A 1.8 V 900 uW 4.5 GHz VCO and Prescaler in 0.18 um CMOS Using Charge-Recycling Technique”, IEEE Microwave and Wireless Components Letts, Band 19, Nr. 2, Februar 2009, offenbart das gemeinsame Verwenden von CML-Strom mit dem Oszillatorstrom, um den zusätzlichen Strom zu umgehen, verwendet jedoch signifikant mehr Spannungsreserve, mehr als typischerweise in modernen CMOS-Prozessen verfügbar ist.
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Regenerative Teiler, wie sie z. B. in Mazzanti u. a. ”Analysis and Design of Injection-Locked LC Dividers for Quadrature Generation”, IEEE J. Solid-State Circ., Band 39, Nr. 9, September 2004 vorgeschlagen sind, setzen auf Nichtlinearitäten kombiniert mit einem Schmalband-Tiefpassfilter und Rückkopplung, um Mehrphasenausgaben an niedrigeren Frequenzen zu erzeugen. Die Erzeugung von Schmalbandfiltern verwendet jedoch typischerweise große Induktoren mit ihren zugehörigen Nachteilen oder verrauschte und stromhungrige Komponenten, die dem Stromvorteil eines regenerativen Teilers entgegenwirken.
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Dutta u. a. ”Flip-Flops for Accurate Multiphase Clocking: Transmission Gates Versus Current Mode Logic”, IEEE Trans. Circ. Syst. I, Band 60, Nr. 7, Juli 2013, beschreibt, dass es energieeffizienter sein kann, Mehrphasenausgaben unter Verwendung von DIGFFs zu erzeugen. Beispielsweise kann es für jede Phase zwei Übertragungsgatter (TGs), die durch einen Takt angesteuert werden, und zwei Inverter, die Rail-to-Rail arbeiten, aufweisen, wie in 3 dargestellt ist.
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Liang Hong et al.: „A Stack-Mode Low Power Prescaler in ISM Band ASK Receiver”, 7th International Conference on Solid-State and Integrated Circuits Technology, IEEE Proceedings, Vol. 2, 2004, S. 1516–1518, beschreibt eine Struktur mit Stapelmodusschaltungen, die gebildet wird, indem ein gleicher T-Flipflop-Block auf ein Grund-T-Flipflop derart aufgesetzt wird, dass ein Ruhestrom wiederverwendet werden kann, und die Leistung, die für eine gegebene Versorgung zur Verfügung steht, in dieser Architektur zur Ganze genutzt werden kann.
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Die
US 9018987 B1 betrifft einen Phasenregelkreis, der einen spannungsgesteuerten Oszillator und einen Frequenzteiler oder einen Frequenzmultiplikator enthält. Der spannungsgesteuerte Oszillator und der Frequenzteiler/-multiplikator sind in einer gestapelten Konfiguration zusammengekoppelt. Der spannungsgesteuerte Oszillator wird mit einem Treiberstrom versorgt. Der Treiberstrom fließt von dem spannungsgesteuerten Oszillator zu dem Frequenzteiler/-multiplikator. Daher wird der Frequenzteiler von dem gleichen Strom betrieben, der durch den spannungsgesteuerten Oszillator fließt.
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Zusammenfassung der Erfindung
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Ein Aspekt der Erfindung ist es, den Stromverbrauch von Frequenzteilern zu reduzieren.
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Ein Aspekt der Erfindung ist es, die Spannungsreserve, die durch eine Komponente eines Frequenzteilers verwendet wird, ohne Verwendung zusätzlicher komplexer Komponenten wie z. B. eines Spannungsreglers mit niedrigem Abfall (LDO) oder Gleichspannung-Gleichspannung-Umsetzers, zu reduzieren, während die Leistungsfähigkeit erhalten bleibt.
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Ein Aspekt der Erfindung ist es, eine elektronische Schaltung zum Teilen eines Taktsignals bereitzustellen. Eine der Erfindung zugrundeliegende Aufgabe ist es, die elektronische Schaltung zum Teilen eines Taktsignals derart bereitzustellen, dass sie eine konstantere Spannung bereitstellt. Die Aufgabe wird gelöst, indem die elektronische Schaltung Folgendes umfasst:
mehrere Speicherelemente, wobei jedes Speicherelement einen Eingangsanschluss, einen Ausgangsanschluss, einen oberen Spannungsanschluss, einen unteren Spannungsanschluss und einen Taktanschluss umfasst, wobei wenigstens eines der Speicherelemente angeordnet ist, so dass sein Ausgangsanschluss an den Eingangsanschluss eines weiteren Speicherelements gekoppelt ist, wobei die elektronische Schaltung konfiguriert ist, ein Ausgangssignal, das eine kleinere Grundfrequenz aufweist als das Taktsignal, an wenigstens einem der Ausgangsanschlüsse zu erzeugen;
wobei jedes Speicherelement konfiguriert ist, eine Spannung an dem Ausgangsanschluss zu ändern und zu halten basierend auf einer Spannung an dem Eingangsanschluss zu Zeiten, die durch ein Taktsignal gesteuert werden, das an dem Taktanschluss empfangen wird, durch Ziehen einer Ladung aus dem oberen Spannungsanschluss zu dem Ausgangsanschluss oder Abfließen lassen der Ladung aus dem Ausgangsanschluss zu dem unteren Spannungsanschluss; und
wobei wenigstens zwei der Speicherelemente in dem Sinn gestapelt sind, dass der untere Anschluss eines ersten Speicherelements mit dem oberen Anschluss eines zweiten Speicherelements verbunden ist, um zu ermöglichen, dass die Ladung aus dem ersten Speicherelement zu dem zweiten Speicherelement fließt;
wobei die elektronische Schaltung ferner ein Speicherungselement umfasst, wobei ein erster Anschluss des Speicherungselements mit dem unteren Spannungsanschluss des ersten Speicherelements und dem oberen Spannungsanschluss des zweiten Speicherelements verbunden ist, wobei das Speicherungselement dazu konfiguriert ist, die Ladung, die aus dem ersten Speicherelement abgezogen wird, zu speichern und die Ladung für das zweite Speicherelement zur Verfügung zu stellen, wobei das Speicherungselement dazu konfiguriert ist, eine Spannung zwischen der oberen Spannungsversorgung und der unteren Spannungsversorgung aufrechtzuerhalten.
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Die Erfinder haben erkannt, dass es, um den Stromverbrauch eines Taktteilers zu reduzieren, nützlich sein kann, die Spannung des Versorgungsstroms, der durch den Taktteiler verwendet wird, zu reduzieren. Komponenten, die im Allgemeinen verwendet werden, um reduzierte Stromversorgung bereitzustellen, sind jedoch selbst relativ komplex und verbrauchen Energie und eine signifikante Chipfläche. Durch Stapeln mehrerer Speicherelemente des Taktteilers wird die angelegte Spannung in wenigstens eine Potentialdifferenz über den oberen Spannungsanschluss und den unteren Spannungsanschluss des ersten Speicherelements und die Potentialdifferenz über den oberen Spannungsanschluss und den unteren Spannungsanschluss des zweiten Speicherelements aufgeteilt. Das führt zu einer signifikanten Reduktion des Leistungsverlusts in diesen Speicherelementen.
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Die elektronische Schaltung umfasst ferner das Speicherungselement, wie z. B. einen Kondensator, wobei der erste Anschluss des Speicherungselements mit dem unteren Spannungsanschluss des ersten Speicherelements und dem oberen Spannungsanschluss des zweiten Speicherelements verbunden ist, wobei das Speicherungselement dazu konfiguriert ist, die Ladung, die aus dem ersten Speicherelement abgezogen wird, zu speichern und die Ladung für das zweite Speicherelement zur Verfügung zu stellen, wobei das Speicherungselement dazu konfiguriert ist, eine Spannung zwischen der oberen Spannungsversorgung und der unteren Spannungsversorgung aufrechtzuerhalten. Das kann dazu beitragen, eine konstantere Spannung an den oberen Spannungsanschlüssen und den unteren Spannungsanschlüssen bereitzustellen.
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Der erste Anschluss des Speicherungselements kann mit mehreren unteren Spannungsanschlüssen mehrerer erster Speicherelemente und oberen Spannungsanschlüssen mehrerer zweiter Speicherelemente verbunden sein. Das Speicherungselement kann konfiguriert sein, die Ladung, die aus den ersten Speicherelementen abgezogen wird, zu speichern und die Ladung für die zweiten Speicherelemente zur Verfügung zu stellen. Das kann dazu beitragen, den Entwurf zu vereinfachen und/oder konstantere Spannung an den Anschlüssen bereitzustellen.
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Wenigstens eines der Speicherelemente kann einen internen Knoten, der, optional über weitere Schaltungsanordnung, mit dem Eingangsanschluss verbunden ist, und einen Transistor, dessen Drain oder Source mit dem oberen Spannungsanschluss oder dem unteren Spannungsanschluss verbunden ist und dessen Gate über einen Gleichstrom-Vorspannungsschaltung (DC-Vorspannungsschaltung) mit einer Vorspannungsquelle und über eine Wechselstrom-Kopplungsschaltung (AC-Kopplungsschaltung) mit dem internen Knoten verbunden ist, umfassen. Eine solche DC-Vorspannungsschaltung und AC-Kopplung des Transistors mit dem internen Knoten trägt dazu bei, die Gate-Spannung an die Eigenschaften des Transistors anzupassen. Beispielsweise aufgrund der reduzierten Spannung über den oberen und den unteren Anschluss kann die Spannung an dem Eingangsanschluss und dem Ausgangsanschluss mit einer kleineren Amplitude variieren als in dem Entwurf aus dem Stand der Technik.
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In einem speziellen Beispiel ist die Source des Transistors mit dem oberen Spannungsanschluss oder dem unteren Spannungsanschluss verbunden. In einem weiteren speziellen Beispiel ist der Drain des Transistors mit dem Ausgangsanschluss verbunden. In einem weiteren Beispiel, das sowohl den Transistor, dessen Drain oder Source mit dem oberen Spannungsanschluss verbunden ist, und den Transistor, dessen Drain oder Source mit dem unteren Spannungsanschluss verbunden ist, umfasst, können unterschiedliche Vorspannungen an beide Transistoren angelegt sein.
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Die Speicherelemente können beispielsweise dynamische oder statische Latches oder dynamisch oder statische Flipflops sein.
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Eines oder mehrere oder alle Speicherelemente können ferner ein Übertragungsgatter, das konfiguriert ist, einen Leitwert zwischen dem Eingangsknoten und einem internen Knoten des Speicherelements basierend auf einem Taktsignal, das an dem Taktanschluss empfangen wird, und mit derselben Frequenz wie das Taktsignal zu variieren; und einen Inverter, der mit dem oberen Spannungsanschluss und dem unteren Spannungsanschluss verbunden ist und konfiguriert ist, eine Inversion einer Spannung an dem internen Knoten an dem Ausgangsanschluss bereitzustellen, wobei die Inverter der wenigstens zwei Speicherelemente gestapelt sind, umfassen. Das ist eine geeignete Beispielimplementierung der Speicherelemente.
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Die Speicherelemente können so angeordnet sein, dass ihr Ausgangsanschluss mit dem Eingangsanschluss eines weiteren Speicherelements gekoppelt ist, um eine geschlossene Schleife von Speicherelementen zu bilden, die konfiguriert ist, ein Ausgangssignal, das eine kleinere Grundfrequenz als das Taktsignal aufweist, an wenigstens einem der Ausgangsanschlüsse zu erzeugen. Das ist eine geeignete Konfiguration eines Taktteilers unter Verwendung der gestapelten Speicherelemente.
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Gemäß einem weiteren Aspekt der Erfindung ist ein Verfahren zum Reduzieren des Stromverbrauchs einer Taktteilungsschaltung durch Anwenden von gemeinsamem Verwenden/Wiederverwenden von Ladung bereitgestellt. Das Verfahren umfasst die folgenden Schritte:
Bereitstellen von mehreren Speicherelementen, wobei jedes Speicherelement einen Eingangsanschluss, einen Ausgangsanschluss, einen oberen Spannungsanschluss, einen unteren Spannungsanschluss und einen Taktanschluss umfasst,
Anordnen wenigstens eines der Speicherelemente derart, dass sein Ausgangsanschluss mit dem Eingangsanschluss eines weiteren Speicherelements verbunden ist,
Anordnen der elektronischen Schaltung derart, dass sie im Betrieb ein Ausgangssignal, das eine tiefere Grundfrequenz aufweist als das Taktsignal, an wenigstens einem der Ausgangsanschlüsse erzeugt;
Konfigurieren jedes Speicherelements, eine Spannung an dem Ausgangsanschluss zu ändern und zu halten, basierend auf einer Spannung an dem Eingangsanschluss zu Zeiten, die durch ein Taktsignal gesteuert werden, das an dem Taktanschluss empfangen wird, durch Ziehen einer Ladung aus dem oberen Spannungsanschluss zu dem Ausgangsanschluss oder Abfließen lassen der Ladung aus dem Ausgangsanschluss zu dem unteren Spannungsanschluss;
Stapeln wenigstens zweier der Speicherelemente durch Verbinden des unteren Anschlusses eines ersten Speicherelements mit dem oberen Anschluss eines zweiten Speicherelements, um zu ermöglichen, dass die Ladung aus dem ersten Speicherelement zu dem zweiten Speicherelement fließt; und
Bereitstellen eines Speicherungselements, wobei ein erster Anschluss des Speicherungselements mit dem unteren Spannungsanschluss des ersten Speicherelements und einem oberen Spannungsanschluss des zweiten Speicherelements verbunden ist, und Konfigurieren des Speicherungselements dazu, die Ladung zu speichern, die aus dem ersten Speicherelement abgezogen wird, und die Ladung für das zweite Speicherelement bereitzustellen, und eine Spannung zwischen der oberen Spannungsversorgung und der unteren Spannungsversorgung aufrechtzuerhalten.
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Der Fachmann versteht, dass die vorstehend beschriebenen Merkmale in jeder nützlich erscheinenden Art kombiniert sein können. Außerdem können gleichermaßen Modifikationen und Variationen, die in Bezug auf die elektronische Schaltung beschrieben sind, auf das Verfahren angewandt werden, und umgekehrt.
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Kurzbeschreibung der Zeichnungen
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Im Folgenden werden Aspekte der Erfindung mit Hilfe von Beispielen mit Bezug auf die Zeichnungen erläutert. Die Zeichnungen sind schematisch und nicht maßstabsgerecht gezeichnet. Einige ähnliche oder verwandte Elemente sind in den Zeichnungen mit demselben Bezugszeichen gekennzeichnet.
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1 zeigt eine durch vier teilende Schaltung in dem Stand der Technik.
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2 zeigt ein statisches Flipflop mit einem sich ergänzenden Metalloxidhalbleiter (CMOS-Flipflop) im Stand der Technik.
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3 zeigt ein dynamisches Übertragungsgatter-Flipflop (DIGFF) im Stand der Technik.
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4 zeigt einen Teiler mit stromgesteuerter Logik (CML-Teiler).
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5 zeigt eine durch 4 teilende Schaltungstopologie.
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6A zeigt eine durch 2 teilende Schaltungstopologie.
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6B zeigt Signale, die in der Schaltung von 6A auftreten.
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7A zeigt ein Speicherelement der Schaltung von 6A.
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7B zeigt Signale, die in der Schaltung von 7A auftreten.
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8 zeigt eine durch 3 teilende Schaltungstopologie.
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9 zeigt eine weitere durch 3 teilende Schaltungstopologie.
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10 zeigt eine weitere gestapelte durch 2 teilende Schaltungstopologie.
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Ausführliche Beschreibung der Ausführungsformen
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In der folgenden Beschreibung wird eine Anzahl von Beispielausführungsformen genau beschrieben. Die Beschreibung dieser Ausführungsformen soll jedoch den Schutzbereich nicht einschränken. Außerdem werden Beispiele spezieller Schaltungen und Komponenten der elektronischen Vorrichtung im Folgenden beschrieben. Es wird jedoch darauf hingewiesen, dass im Hinblick auf die vorliegende Offenbarung die in Bezug darauf beschriebenen Techniken auf eine ähnliche Weise unter Verwendung alternativer oder modifizierter Techniken angewandt werden können.
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Außerdem wird darauf hingewiesen, dass die Offenbarung nicht nur auf Metalloxidhalbleiter-Technologie (MOS-Technologie) anwendbar ist, sondern auch auf alle anderen Technologien, bei denen ein Anschluss verwendet wird, um den Strom zu steuern, der durch andere Anschlüsse fließt, wie z. B. Bipolar-, Sperrschicht-Feldeffekt-Transistor (JFET-Transistor), und andere Technologien.
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Ferner ist in der folgenden Beschreibung der Schwerpunkt auf Latches und Flipflops als Hauptkomponenten des Teilers gelegt. Die hier offenbarten Techniken können jedoch auf ähnliche Weise auf Flipflops und Latches angewandt werden. Infolgedessen können immer dann, wenn das Wort Latch verwendet wird, ähnliche Techniken auf Flipflops angewandt werden, und wenn das Wort Flipflop verwendet wird, können ähnliche Techniken auf Latches angewandt werden. Außerdem können die Techniken auf Speicherelemente im Allgemeinen angewandt werden. Diese Speicherelemente können dynamische oder statische Speicherelemente sein. Latches und Flipflops werden in der Beschreibung als Beispiele für Speicherelemente verwendet.
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Durch Stapeln von zwei Speicherelementen wie z. B. Flipflops oder Latches wird die Versorgungsspannung über jedes Flipflop oder Latch effektiv halbiert. Das kann dazu beitragen, den Stromverbrauch jedes Flipflop oder Latch zu reduzieren, in einigen Fällen bis zu einem Faktor 4. Außerdem wird die Ladung des Flipflop/Latch in dem Stapel nicht zu Masse entladen, sondern kann durch das untere Flipflop/Latch wiederverwendet werden. Das reduziert den Stromverbrauch, in einigen Fällen bis zu einem weiteren Faktor 2. Das Schema kann verallgemeinert werden (mit sogar mehr potentiellen Stromeinsparungen) durch Stapeln von mehr als 2 Flipflops/Latches.
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Frequenzerzeugung ist für einen großen Anteil des gesamten Stromverbrauchs von Schaltungen mit extrem niedrigem Leistungsbedarf, wie z. B. Kommunikationsschaltungen mit niedrigem Leistungsbedarf, verantwortlich. Durch Reduzieren des Stromverbrauchs des Teilers kann der Gesamtstromverbrauch signifikant reduziert werden.
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Wenn Komponenten gestapelt werden, sieht jede Komponente eine niedrigere Versorgungsspannung. Auf diese Weise kann eine dedizierte Schaltungsanordnung wie z. B. LDO oder DC-DC-Umsetzer vermieden werden. Es ermöglicht, dass Komponenten mit der niedrigsten möglichen Spannung arbeiten, oder ermöglicht umgekehrt eine Versorgungsspannung, die höher ist als jede Komponente benötigen würde oder ihr standhalten könnte. Dieses Konzept kann vorteilhaft sein, beispielsweise wenn die Vorrichtung Schnittstellen mit Batterien, Solarpanels oder anderen Energiequellen aufweist.
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Eine N-Phasen-Takterzeugungsschaltung kann N oder 2N (nahezu identische) Schaltungen umfassen. Beispielsweise besteht das DTGFF in 3 aus zwei dynamischen Latches, von denen jedes seinerseits aus einem Übertragungsgatter plus einem Inverter besteht. Diese Latches können gleich groß sein oder nicht. In jedem Fall kann das Stapeln dieser Schaltungen ihren Stromverbrauch reduzieren.
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5 zeigt einen Beispielschaltplan einer 2-fach gestapelten durch 4 teilenden IQ-Schaltung. In diesem speziellen Beispiel ist jedes Speicherelement 401, 402, 403, 404 ein vollständiges Flipflop. Das ist jedoch nicht in allen Ausführungsformen der Fall, da das Prinzip des Stapelns für unterschiedliche Arten von Speicherelementen eingesetzt werden kann. Wie in der Figur dargestellt ist, sind mehrere Flipflops 401, 403 gestapelt, so dass sie mit einer Stromversorgung 405 in Reihe geschaltet sind. Die Taktsignale CLK+ und CLK– und das Signal, das an dem D-Anschluss empfangen wird, steuern das Ausgangssignal an dem Q-Anschluss jedes Flipflops 401, 402, 403 und 404. Die Stromanschlüsse jedes Flipflops sind mit der Stromquelle oder Masse oder dem Stromanschluss eines weiteren Flipflops in dem Stapel verbunden. In letzterem Fall kann ein Speicherungselement wie z. B. ein Kondensator bereitgestellt sein, um die Ladung, die aus einem Flipflop zu dem anderen Flipflop fließt, vorübergehend zu speichern. Beispielsweise ist der obere Spannungsanschluss 406 von Flipflop 401 mit der Stromquelle 405 verbunden, und der untere Spannungsanschluss 407 von Flipflop 401 ist mit dem oberen Stromanschluss 408 von Flipflop 403 und optional auch mit dem optionalen Kondensator 411 verbunden. Der untere Spannungsanschluss 409 von Flipflop 403 ist mit Masse 410 verbunden. Flipflop 402 und Flipflop 404 bilden einen zweiten, ähnlichen Stapel, der mit der Stromversorgung und Masse parallel zu dem Stapel, der durch die Flipflops 401 und 403 gebildet ist, verbunden ist. Beispielsweise stellt die Stromquelle 405 eine Spannung VDD von 1,2 Volt bereit, und die Spannung an der Verbindung zwischen den Flipflops 401 und 403 (und dem Kondensator 411) ist die Hälfte der Spannung, die durch die Stromquelle 405 angelegt ist, VDD/2, beispielsweise 0,6 Volt. Der Ausgangsanschluss (Q) jedes Flipflop ist mit dem Eingangsanschluss (D) des nächsten Flipflop verbunden. Der Kondensator CL gibt eine optionale Kapazität an, die an einem Ende mit dem Q- und D-Anschluss und an dem anderen Ende mit Masse verbunden ist. Die Phase des Signals an dem Ausgangsanschluss (Q) ist im Vergleich zu der Phase des Signals an dem Eingangsanschluss (D) jedes Flipflop verändert. Diese Änderung der Phase wird durch die Taktanschlüsse (CLK+ und CLK–) gesteuert. Auf diese Weise erzeugt Flipflop 401 ein „I+”-Signal (Phase von 0 Grad), Flipflop 402 erzeugt ein „Q+”-Signal (Phase von 90 Grad), Flipflop 403 erzeugt ein „I–”-Signal (Phase von 180 Grad) und Flipflop 404 erzeugt ein „Q–”-Signal (Phase von 270 Grad).
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Sowohl in der Ausführungsform von 5 als auch in den anderen Beispielausführungsformen, die hier offenbart sind, ist der Ausgangsanschluss (z. B. Q) eines der Speicherelemente (z. B. Flipflop 401) mit dem Eingangsanschluss (z. B. I) eines weiteren aus den Speicherelementen (z. B. Flipflop 402) verbunden. Diese Verbindung kann eine direkte Verbindung oder eine Verbindung über eine weitere Schaltungsanordnung sein. In einigen Beispielausführungsformen. sind die Eingangs- und Ausgangsanschlüsse der Speicherelemente so verbunden, dass eine Gruppe von Speicherelementen auf kreisförmige Weise untereinander verbunden ist.
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Es wird darauf hingewiesen, dass die Speicherelemente auf unterschiedliche Weisen implementiert und organisiert sein können. Wie in 1 bis 4 dargestellt ist, weisen unterschiedliche Entwürfe von Frequenzteilern unterschiedliche Speicherelemente auf, die unterschiedlich untereinander verbunden sind. Das Konzept des Stapelns kann jedoch auf diese unterschiedlichen Frequenzteiler angewandt werden.
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6A zeigt einen Beispielschaltplan für eine Schaltung zur Frequenzteilung durch 2, oder äquivalent eine 4-Phasen-Takterzeugungsschaltung, die eine Technik einsetzt, die hier durch Stapeln von zwei DTG-Latches offenbart ist. Die Übertragungsgatter innerhalb der Latches 511, 512, 513, 514 sind hier schematisch als Schalter gezeigt und werden durch den Eingangstakt angesteuert. Die Takt-Puffer und Transistor-DC-Vorspannungserzeugung können vorhanden sein, sind jedoch nicht gezeigt. Die Inverter der Latches 511, 512, 513, 514 in diesem Beispiel umfassen einen NMOS-Transistor 505 und einen PMOS-Transistor 506. Die Transistor-Gates sind DC-vorgespannt zum korrekten Betrieb, das muss jedoch nicht immer notwendig sein.
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Die Art, wie die unterschiedlichen Inverter gestapelt sind, kann verändert sein. Andere Komponenten können außerdem zu diesen Stacks hinzugefügt sein. Ein Zwischenknoten 506, der durch VDD/2 angegeben ist, wird sich in diesem Beispiel aufgrund von Symmetrie automatisch auf die Hälfte der Spannung einstellen.
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Wie in 5 angegeben ist, können die unterschiedlichen Stapel einen getrennten Fluss zwischen VDD und Masse aufweisen, mit getrennten optionalen Kondensatoren 411, 412, um die Ladung zu speichern, die durch Flipflop 401, 402 entladen werden, bevor die Ladung an das untere Flipflop 403, 404 des Stapels bereitgestellt wird. Wie in 6A gezeigt ist, können die Stapel jedoch an dem Zwischenspannungspegel mit Hilfe eines einzelnen Zwischenknotens 506 verbunden sein, mit einem optionalen Kondensator 507, der Ladung speichert, die durch irgendeines der oberen Latches 511, 522 abgegeben wird, und die Ladung für jedes der unteren Latches 512, 514 bereitstellt. Die zusätzliche Kapazität 507 (oder in 5 die Kapazitäten 411 und 412) kann bereitgestellt sein zur Stabilisierung des Knotens oder für nicht-Differenz-Betrieb, zum Stapeln der Einheiten der Schaltungsanordnung auf eine Weise, dass dann, wenn ein Ausgangspotential eines Latch erniedrigt werden soll, eine Ladung, die aus dem Ausgangsknoten dieses Latch fließt, entweder sofort verwendet wird, um einen Ausgangsknoten eines niedrigeren Latch anzuheben, oder in ein Speicherungselement, wie z. B. einen Kondensator, zur nachfolgenden Verwendung abhängig von den Eingangssignalen der Latches fließt. Eine andere Schaltungsanordnung kann an diesem Zwischenknoten 506 (oder den Zwischenknoten an den Kondensatoren 411, 412 in 5) angebracht sein, wenn es als nützlich erachtet wird. Wenn der obere und untere Teil nicht auf Differenz-Art arbeiten, trägt der zusätzliche Kondensator dazu bei, die Ladung, die durch das obere Latch 401 entladen wird, einige Zeit vorübergehend zu speichern, bevor das untere Latch 403 die Ladung wieder verbrauchen wird, so dass die Zwischenspannung stabiler bleibt. Es wird darauf hingewiesen, dass der Teiler auf resonante oder nicht resonante Art implementiert sein kann, genau wie es in nicht gestapelten Implementierungen möglich ist.
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In dem Schaltplan von 6A ist die Implementierung nicht resonant, mit einem Rail-to-Rail-Takteingang. 6B stellt die Wellenformen der zwei Taktsignale 601 und 602 dar, die (Pseudo-)Differenz-Taktsignale sind, die an die entsprechend markierten Takteingangsanschlüsse der Latches angelegt sind. Die vertikalen Achsen repräsentieren die Potentialdifferenz in Volt in Bezug auf VSS. Die horizontale Achse repräsentiert die Zeit in Nanosekunden. 6B zeigt Beispielausgangssignale 501, 502, 503, 504, die durch die entsprechend markierten Positionen von 6A erzeugt werden.
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Der Schaltplan jedes dynamischen Latch 511, 512, 513, 514 ist in 7A genauer gezeigt, wobei 7B entsprechende Wellenformen für das Latch 512 rechts oben von 6A zeigt. Die vertikalen Achsen repräsentieren die Potentialdifferenz in Volt in Bezug auf VSS. Die horizontale Achse repräsentiert die Zeit in Nanosekunden. 7B zeigt wieder Taktsignale 601 und 602, die an den CLK-Anschluss 601 bzw. den CLK_NOT-Anschluss 602 angelegt sind. In den anderen Latches kann die Anordnung von CLK und CLK_NOT umgekehrt sein, wie in 6A dargestellt.
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Das Arbeitsprinzip eines Latch eines solchen Beispielteilers wird nachstehend mit Bezug auf 7A und 7B beschrieben.
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Das Latch umfasst ein Übertragungsgatter. Dieses Übertragungsgatter umfasst einen ersten Transistor 705, dessen Gate mit dem Taktanschluss 601 verbunden ist, und einen zweiten Transistor 704, dessen Gate mit dem negativen Taktanschluss 602 verbunden ist, wobei der erste Transistor 705 und der zweite Transistor 704 parallel mit dem Eingangsanschluss 501 und dem internen Knoten 702 verbunden sind. Andere Implementierungen des Latch können anders sein, d. h. ohne Verwenden eines Übertragungsgatters. Außerdem kann das Übertragungsgatter, wenn es vorhanden ist, anders als in dem in 7A gezeigten Beispiel implementiert sein.
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Bezug nehmend auf 7A, solange das Taktsignal 601 niedrig ist (d. h. unterhalb VDD/2, was, abhängig von der verwendeten Technologie, ungefähr die Schwellenspannung Vth des NMOS 705 sein kann), ist das Übertragungsgatter 704, 705 nicht leitend: der Eingang 501 kann sich wie auch immer ändern, aber die Spannung des internen Knotens 702 bleibt wie sie ist (da die Leckage niedrig ist und die Arbeitsfrequenz hoch ist). Sobald das Taktsignal 601 hoch geht (und das Taktsignal 602 nach unten geht), was am Anfang der Wellenformen geschieht, die bei etwa 9,35 ns in 6B und 7B gezeigt sind), beginnt das Übertragungsgatter 704, 705 zu leiten, und der interne Knoten 702 wird sich (ent)laden, um die Spannung an dem Eingangsanschluss 501 zu erreichen. Diese Spannungsänderung, dV/dt, wird auch an Knoten vg_p 701 und vg_n 703 vorhanden sein, wie durch die entsprechenden Wellenformen 701 und 703 in 7B gezeigt ist.
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Das Latch kann eine DC-Vorspannung umfassen, um die Spannung, die an den Gate-Anschluss eines Transistors des Latch angelegt ist, einzustellen. Beispielsweise kann einer der oder beide Transistoren 506 und 505 eine solche Vorspannung aufweisen. In dem dargestellten Beispiel weisen beide Transistoren 506 und 505 eine Vorspannung 706 bzw. 707 auf. Die Vorspannung stellt die Spannung an dem internen Knoten 702 ein, die von dem Eingangsanschluss 501 empfangen wird, so dass die Spannungen, die an das Gate jedes Transistors 506, 505 angelegt sind, um ihre jeweiligen Schwellenspannungen schwanken. Aufgrund der AC-Kopplung der Eingangsknoten 501 und der DC-Vorspannungen, die daran angelegt sind (z. B. 0,6 V, die an 706 für den PMOS 506 angelegt sind, 1,2 V, die an 707 für den NMOS 505 angelegt sind) ist ein konstanter DC-Versatz zwischen den drei Knoten 701, 702 und 703 vorhanden, aber dV/dt ist in allen drei Knoten (beinahe) gleich. Ein Beispiel, um das zu erreichen, ist mit Hilfe der Widerstände 711 und 712 (die beispielsweise 20 kΩ sein können) und Kondensatoren 713 und 714 (die beispielsweise 75 fF sein können). Der Knoten 701 verbindet das Gate von Transistor 506 über den Widerstand 711 mit der Vorspannungsquelle 706 und über den Kondensator 713 mit dem internen Knoten 702. Der Knoten 703 verbindet das Gate von Transistor 505 über den Widerstand 712 mit der Vorspannungsquelle 707 und über den Kondensator 714 mit dem internen Knoten 702.
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Beispielsweise falls der Eingangsanschluss 501 eine hohe Spannung aufweist, wenn das Übertragungsgatter zu leiten anfängt, wird der interne Knoten 702 laden. Die Spannungsänderung ist ausreichend, um den PMOS 506 abzuschalten und den NMOS 505 anzuschalten, was bedeutet, dass die Ausgangsspannung 502 nach unten in Richtung der unteren Spannung gehen wird, was in diesem Fall durch den Knoten 506 bestimmt wird, die als VDD/2 in 5 markiert ist. Das ist es in der Tat, was die Wellenform 502 tut. Es wird darauf hingewiesen, dass das Taktsignal 601 bei 9,45 ns bereits wieder nach unten gegangen ist, so dass das Übertragungsgatter 704, 705 nicht mehr leitet: die Spannung an dem internen Knoten 702 wird bleiben wie sie ist (da die Leckage niedrig ist und die Arbeitsfrequenz hoch ist), bis der Takt 601 wieder hoch wird, um das Übertragungsgatter 704, 705 anzuschalten.
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Das nächste Mal, wenn der Takt 601 hoch geht (bei 9,55 ns), ist die Eingangsspannung 501 viel niedriger, so dass die entgegengesetzten Ereignisse des vorhergehenden Zyklus stattfinden: die Spannung 702 des internen Knotens geht nach unten und zieht die vg_p-Spannung 701 und die vg_n-Spannung 703 mit. Das schaltet den PMOS 506 an und schaltet den NMOS 505 ab, so dass die Ausgangsspannung 502 nach oben in Richtung der oberen Spannung 708 geht, die in diesem Fall VDD ist. Das kann wieder in der Wellenform 502 in 6B und 7B beobachtet werden.
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Es kann beobachtet werden, dass die Ausgangsspannung 502 jedes Mal den Wert ändert nach einer ansteigenden Taktflanke des Takts 601 (und einer entsprechenden abfallenden Taktflanke des inversen Takts 602). Effektiv ist die Ausgangsfrequenz des Ausgangssignals 502 im Vergleich zu dem Takt 601 halbiert. Jedes der 4 dynamischen Latches 511, 512, 513, 514 arbeitet auf diese Weise, und ihre Konfiguration in einem Ring in Bezug auf ihren Eingang 501 und Ausgang 502 stellt sicher, dass ein durch 2 teilendes Quadratursignal erzeugt wird.
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Der Teiler, der in 6 und 7 dargestellt ist, kann ordnungsgemäß initialisiert werden, um zu bewirken, dass er die gewünschten Ausgangswellenformen 501, 502, 503 und 504 erzeugt. Dieses Hochlaufen oder Initialisierung kann auf viele Arten implementiert sein, wie z. B. als eine dynamische Initialisierung der Knotenspannungen oder ein zusätzlicher Teiler, der nur am Anfang angeschaltet ist und der so implementiert ist, dass er keine Initialisierung benötigt.
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Die letztere Lösung, ein zusätzlicher Teiler, der sich selbst initialisiert, ist eine einfache und ziemlich robuste Lösung zur Initialisierung der in 6A dargestellten Schaltung. Da keine Einschränkungen für Abgleichen und Rauschleistung vorhanden sind, benötigt der zusätzliche Teiler nur eine kleine Fläche. Sein Leistungsmehraufwand ist nicht signifikant, da er nur für eine kurze Zeitspanne während des Hochlaufens verwendet wird. Einer der Ausgänge des zusätzlichen Teilers ist mit einer der vier Phasen (501, 502, 503 oder 504) in dem Teiler von 6A verbunden, um eine Spannung auf diesem Knoten zu erzwingen. Nach einer kurzen Initialisierungsperiode von z. B. einigen wenigen Nanosekunden sind die bei 501, 502, 503 und 504 erzeugten Signale wie in 6B dargestellt, und der zusätzliche Teiler kann abgeschaltet werden, so dass er keinerlei Energie verbraucht. Der zusätzliche Teiler kann eine selbstinitialisierende Schaltung sein, beispielsweise unter Verwendung von DTGFFs auf eine Weise, die in der Technik an sich bekannt ist.
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Dieses Konzept kann erweitert werden, beispielsweise um das Teilungsverhältnis und die Phasenerzeugung durch Stapeln von mehr Latches zu erhöhen. Wie vorstehend erläutert, kann durch Stapeln von mehr Latches im Prinzip mehr Strom eingespart werden. Ein Beispiel für 3-Phasen-Erzeugung ist in 8 gezeigt, wo angenommen wird, dass alle Latches identisch sind. In diesem Fall werden die Spannungen an den Zwischenknoten 801 bis 805 jeweils bei k/6·VDD, für k = 1, ..., 5, sein. Die Schaltung arbeitet auch, falls die zwei Latches 816, 817 innerhalb eines Flipflop von unterschiedlicher Größe sind, wobei in diesem Fall die Spannungen an den Zwischenknoten 801 bis 805 unterschiedlich verteilt sein werden, abhängig von der Größe. Hier können die Latches z. B. dem in 7A gezeigten Latch ähnlich sein. Ein Flipflop kann zwei aufeinanderfolgende Latches umfassen, die gegenphasig getaktet sind. Beispielsweise bilden in 8 die oberen zwei Latches 816, 817 ein Flipflop (ein Latch 816 ist durch CLK getaktet, das andere Latch 817 ist durch CLK_NOT getaktet).
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Optional sind zusätzliche Kondensatoren 806 bis 810 jeweils an den Zwischenknoten 801 bis 805 in der Figur gezeigt. Bezeichnende Wellenformen des Takts 811 und 812 und drei Phasenausgänge 813, 814 und 815 sind ebenfalls gezeigt. Es wird darauf hingewiesen, dass die Reihenfolge, in der die Latches/Flipflops gestapelt sind in Bezug auf die Spannungsquelle VDD und Masse VSS, beliebig geändert werden kann. Als Beispiel ist eine weitere Anordnung in 9 gezeigt.
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Der Ausgangshub eines gestapelten Teilers ist identisch mit den internen Hüben, was bedeutet, dass er nicht Rail-to-Rail/voller Hub von 0 bis VDD ist. In
6B ist dargestellt, dass die Ausgangssignale
503 und
504 ungefähr von 0 bis VDD/2 variieren, während die Ausgangssignale
501 und
502 ungefähr von VDD/2 bis VDD variieren, wobei VDD etwa 1,2 Volt ist. In analogen/RF-Anwendungen ist es häufig nicht erforderlich oder nicht erwünscht, zu vollen Hubpegeln (zurück) zu gehen. Beispielsweise können gestapelte Puffer (wie z. B. in
US 8884662 B2 erläutert) sehr gut mit einem gestapelten Teilerausgang verbunden sein, ohne Rail-to-Rail zu gehen. Andere analoge/RF-Schaltungen wie z. B. Gilbert-Mischer oder CML-Logik benötigen ebenfalls keine, und arbeiten manchmal sogar nicht einmal ordnungsgemäß mit, Rail-to-Rail-Eingangssignale.
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Für digitale Anwendungen kann ein Punkt in der Vorrichtung sein, an dem man zu einem vollen Hub zurückkehren möchte. Die Schnittstelle sollte als ein einfacher AC-gekoppelter Inverter implementiert sein, wobei die PMOS- und NMOS-Gates getrennt an ungefähr der Schwellenspannung vorgespannt sind. Eine solche Anordnung kann einen Rail-to-Rail-Ausgangshub bereitstellen, was bedeutet, dass der Konstruktions-/Leistungsmehraufwand sehr gering ist. Ein zusätzlicher Vorteil ist, dass die Trajektorie von dem Teilerausgang bis hin zu der Schaltungsanordnung, wo Rail-to-Rail-Signale schließlich benötigt werden (was mehrere Millimeter entfernt sein kann), der Signalhub viel niedriger ist, was signifikante Leistung bei dem Laden der Zusammenschaltungsstöreffekte sparen kann und Übersprechen zu anderen Leitungen reduzieren kann.
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Die vorstehend genau beschriebenen Beispiele können durch den Fachmann auf andere Taktteiler, die Speicherelemente umfassen, die gestapelt werden können, erweitert werden. Beispielsweise kann ein Latch einen Inverter beinhalten, der mit dem Inverter eines weiteren Latch gestapelt sein kann. Wenn die Speicherelemente zusammengeschaltet sind, kann die Zusammenschaltung durch Bereitstellen einer AC-Kopplung in Kombination mit einer DC-Vorspannung modifiziert werden, wie vorstehend mit Bezug auf 7A und die Bezugszeichen 706, 711, 701, 713, 702, 714, 703, 712 und 707 beschrieben ist. Auf diese Weise können die Spannungen eingestellt werden.
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Eine ursprüngliche Implementierung eines Frequenzteilers kann in eine gestapelte Implementierung wie folgt transformiert werden. Zuerst Identifizieren der Speicherelemente in der ursprünglichen Implementierung. Beispielsweise Identifizieren eines ersten Speicherelements und eines zweiten Speicherelements. Dann Stapeln der Speicherelemente durch Verbinden des oberen Spannungsanschlusses des ersten Speicherelements mit einer Stromversorgung (z. B. VDD), des unteren Spannungsanschlusses des ersten Speicherelements mit dem oberen Spannungsanschluss des zweiten Speicherelements und des unteren Spannungsanschlusses des zweiten Speicherelements mit VSS oder Masse. AC-Koppeln aller Leitungen, die von einer Komponente in dem ersten Speicherelement zu einer Komponente in dem zweiten Speicherelement führen. Zusätzliches AC-Koppeln aller Leitungen, die von einer Komponente in dem zweiten Speicherelement zu einer Komponente in dem ersten Speicherelement führen.
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Optional kann auch der Eingangstakt AC-gekoppelt sein. Das ist jedoch nicht immer notwendig. Der Eingangstakt kann ein Differenzeingangstakt oder ein unsymmetrischer Eingangstakt sein.
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Ein Beispiel einer weiteren Implementierung ist in 10 dargestellt. Latch 1001 und Latch 1002 sind zwischen der Spannungsversorgung VDD und Masse über den Zwischenknoten 1003 gestapelt worden. Die Signalleitungen zwischen den zwei Latches sind mit kapazitiver Kopplung (C) und Vorspannung VBIAS mit dem Widerstand R versorgt worden. Wie angegeben können die Werte dieser Widerstände, Vorspannungen und Kondensatoren für jede kapazitive Kopplung unterschiedlich sein. Diese Beispielimplementierung weist Differenz-Latches auf anstelle der unsymmetrischen Latches, die in der Implementierung mit DTGFFs verwendet sind, die vorstehend präsentiert wurde. Wenn die Transistoren für eine 1,2 V-Nennspannungsversorgung hergestellt sind, kann die Versorgungsspannung VDD 2,4 V sein. Durch geeignete Konfiguration der Transistorgrößen und Vorspannungen kann die Schaltung bei VDD von 1,2 V funktionsfähig gemacht werden. Diese Schaltung kann sich selbst ordnungsgemäß initialisieren.
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Ein Verfahren zum Bereitstellen einer Taktteilungsschaltung mit reduziertem Stromverbrauch ist wie folgt implementiert. Zuerst werden mehrere Speicherelemente bereitgestellt. Jedes Speicherelement umfasst einen Eingangsanschluss, einen Ausgangsanschluss, einen oberen Spannungsanschluss, einen unteren Spannungsanschluss und einen Taktanschluss. Für wenigstens eines der Speicherelemente wird sein Ausgangsanschluss mit dem Eingangsanschluss eines weiteren Speicherelements gekoppelt. Die elektronische Schaltung ist ausgelegt, um im Betrieb ein Ausgangssignal, das eine kleinere Grundfrequenz aufweist als das Taktsignal, an wenigstens einem der Ausgangsanschlüsse zu erzeugen. Dieser Schritt schließt die Konfiguration der Speicherelemente und Taktanschlüsse, Eingangs- und Ausgangsanschlüsse ein, um diese Effekte zu erhalten, auf eine Weise, die in der Technik an sich bekannt ist. Jedes Speicherelement ist konfiguriert, eine Spannung an dem Ausgangsanschluss zu ändern und zu halten basierend auf einer Spannung an dem Eingangsanschluss zu Zeiten, die durch ein Taktsignal gesteuert werden, das an dem Taktanschluss empfangen wird. Insbesondere ist das Speicherelement konfiguriert, eine Ladung aus dem oberen Spannungsanschluss zu dem Ausgangsanschluss zu ziehen oder die Ladung aus dem Ausgangsanschluss zu dem unteren Spannungsanschluss abfließen zu lassen. Wenigstens zwei dieser Speicherelemente sind durch Verbinden (optional über eine weitere Schaltungsanordnung) des unteren Anschlusses eines ersten Speicherelements mit dem oberen Anschluss eines zweiten Speicherelements gestapelt, um zu ermöglichen, dass die Ladung aus dem ersten Speicherelement zu dem zweiten Speicherelement fließt.
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Die Beispiele und Ausführungsformen, die hier beschrieben sind, dienen dazu, die Erfindung darstellen, nicht sie einzuschränken. Der Fachmann wird imstande sein, alternative Ausführungsformen zu entwerfen, ohne von dem Schutzbereich der Ansprüche abzuweichen. Bezugszeichen, die in den Ansprüchen in Klammern platziert sind, sollen nicht so interpretiert werden, dass sie den Schutzbereich der Ansprüche einschränken. Elemente, die als getrennte Entitäten in den Ansprüchen oder der Beschreibung beschrieben sind, können als eine einzige Hardware oder elektronische Komponente oder Schaltung implementiert sein, die die Merkmale der beschriebenen Elemente kombiniert.
