CN208226992U - 一种超低电压等值逻辑比较器电路及芯片 - Google Patents

Abstract

本实用新型涉及超低电压等值逻辑比较器电路一种超低电压等值逻辑比较器电路及芯片，包括上拉模块、电压调节模块、上拉PMOS管及与上拉模块对应导通或截止的下拉模块；上拉模块的第一端连接提供输入信号的外部电路，上拉模块的第二端连接上拉PMOS管的源极和电源，上拉模块的第三端连接电压调节模块的第二端；电压调节模块的第一端连接补偿调整电路，电压调节模块的第三端接地，电压调节模块的第二端与上拉模块的第三端的连接节点还连接上拉PMOS管的栅极；上拉PMOS管的漏极连接超低电压等值逻辑比较器电路的输出端和下拉模块的第二端，下拉模块的第一端连接外部电路且其第三端接地。本方案加速信号传递，强化输出零值时输出端电平下拉能力，自适应性强。

Description

一种超低电压等值逻辑比较器电路及芯片

技术领域

本实用新型涉及集成电路及芯片领域，更具体地说，涉及一种超低电压等值逻辑比较器电路及芯片。

背景技术

一般认为，MOS晶体管在栅源电压V_GS没超过阈值电压V_th时，源漏之间的沟道消失，晶体管处于关断状态。但实际上在V_GS接近V_th时，源漏之间仍有一定的漏电流I_leak，而且会比V_GS＝0时大好几个数量级，这是因为在源漏电压V_DS一定时，I_leak随着V_GS的增加成指数级别增长。然而近年来，更广泛的无线射频无源器件、物联网及移动互联节点芯片及超低电压处理器芯片的需求，将触发了对超低功耗数字模块的研发热潮，其极大的鼓励了对芯片内超低功耗数字系统的研究开发工作。在不影响功能的前提下，降低工作电压是其中一种最有效的方法。同时，随着半导体工艺中的晶体管特征尺寸已经步入了超深亚微米区域，经过专门设计出的数字系统芯片在采用超低供电电压后，既能有效抑制静态功耗，提高电路的能效，并能维持一定的性能。

准NMOS/PMOS电路与电阻负载电路是经典的快速有比逻辑电路，然而在超低电压情况下由于上拉负载电流的存在，准NMOS电路在输出低电平时远高于零电压而导致信号失效。而近年来在低电压应用领域得到关注的电流模与差分逻辑电路虽然解决了信号完整性问题，但也分别存在电压难以降低(叠加的尾电流NMOS)和版图复杂度过高等问题。

在亚阈值供电时，无论采用何种逻辑风格和电路类型，除了电压的变动会给逻辑延时带来指数级别的大幅度影响外，工艺偏差对电路性能带来的影响也是非常明显的。工艺偏差对逻辑功能的危害主要表现在FS或SF(FastNMOS，Slow PMOS&Slow NMOS，FastPMOS)情况下输出端逻辑摆幅单边失衡而导致信号不完整；对速度的影响则是由于FS，SF或者SS造成了输出端电平的高-低或低-高转换时间的拖长，进而增加了逻辑延时。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种超低电压等值逻辑比较器电路及芯片。

本实用新型解决其技术问题所采用的技术方案是：构造一种超低电压等值逻辑比较器电路，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；

所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；

所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；

所述上拉PMOS管的漏极连接所述超低电压等值逻辑比较器电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下拉模块的第一端连接所述外部电路，所述下拉模块的第三端接地；

所述上拉模块和所述下拉模块根据所述输入信号导通或截止，并结合所述电压调节模块控制所述上拉PMOS管的上拉电流，以使所述超低电压等值逻辑比较器电路的输出端快速输出电平信号；

其中，所述上拉模块、所述下拉模块以及所述电压调节模块在导通时均为亚阈值导通状态。

优选地，所述上拉模块包括多个并联的上拉支路，所有所述上拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述上拉模块的第二端和第三端。

优选地，每一条所述上拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述上拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。

优选地，每一条所述上拉支路包括两个串联的MOS管，所述两个串联的MOS管包括一个PMOS管和一个NMOS管；

所有所述上拉支路中的PMOS管的源极并联连接，且并联连接的节点作为所述上拉模块的第二端连接所述上拉PMOS管的源极；所有所述上拉支路中的NMOS管的源极并联连接，且并联连接的节点作为所述上拉模块的第三端连接所述电压调节模块；

每一条所述上拉支路中的PMOS管漏极与对应的NMOS管的漏极串联连接，每一条所述上拉支路中的PMOS管的栅极和NMOS管的栅极分别连接所述外部电路。

优选地，所述下拉模块包括多个并联的下拉支路，所有所述下拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述下拉模块的第二端和第三端。

优选地，所述下拉模块中的每一条下拉支路与所述上拉模块中的上拉支路一一对应。

优选地，每一条所述下拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述下拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。

优选地，每一条所述下拉支路包括两个串联的MOS管，所述两个串联的MOS管包括第一NMOS管和第二NMOS管；

所有所述下拉支路中的第一NMOS管的漏极并联连接，且并联连接的节点作为所述下拉模块的第二端连接所述上拉PMOS管的漏极；所有所述下拉支路中的第二NMOS管的源极并联连接，且并联连接的节点作为所述下拉模块的第三端接地；

每一条所述下拉支路中的第一NMOS管的源极与所述第二NMOS管的漏极串联连接，每一条所述下拉支路中的第一NMOS管的栅极和第二NMOS管的栅极分别连接所述外部电路。

优选地，所述电压调节模块包括两个串联的NMOS管；

所述两个串联的NMOS管中的一个NMOS管的漏极作为所述电压调节模块的第二端连接所述上拉模块和所述上拉PMOS管的栅极，源极与另一个NMOS管的漏极串联连接，栅极与另一个NMOS管的栅极连接并连接至所述补偿调整电路；

所述另一个NMOS管的源极作为所述电压调节模块的第三端接地。

本实用新型还提供一种芯片，包括以上所述的超低电压等值逻辑比较器电路。

实施本实用新型的超低电压等值逻辑比较器电路，具有以下有益效果：该超低电压等值逻辑比较器电路通过上拉模块根据输入信号的变化，动态地控制上拉PMOS管的电流，在保证速度优势的情况下，进一步优化电路结构和版图面积，且可维持较低功耗，同时还可使应用本实用新型的数字集成电路可工作在超低电压、超低功耗环境，可以从基础上发送数字集成电路在超低电压工作时的不稳定因素，并且提高逻辑信号传递的速度，使得电路在低电压环境下仍能维持一定的性能。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型超低电压等值逻辑比较器电路的功能框图；

图2是本实用新型超低电压等值逻辑比较器电路一具体实施例的电路原理图；

图3是为图2的电路与传统方案的时延对比图。

具体实施方式

为了对本实用新型的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本实用新型的具体实施方式。

本实用新型结合有比逻辑设计风格，研究能用于人体医学芯片与无源器件等超低电压、超低功耗的专用亚阈值逻辑单元或基础模块，并基于与流行数字电路集成系统芯片兼容和移植性考虑，本实用新型所设计的电路为基于超深亚微米或以下标准CMOS工艺进行的研究与设计。具体的，本实用新型通过考察各种拓扑连接结构在实现不同逻辑功能上的优缺点，同时基于亚阈值电流方程、节点电容和充放电的模型去分析和简化充放电路径上等效的晶体管的数目。在低功耗、超低供电电压这个前提下，寻找减少电容负载、增强电容控制与效能的优化方案和整合，提出一种新的超低电压等值逻辑比较器电路。

参考图1，图1为本实用新型提供的一种超低电压等值逻辑比较器电路的功能框图。该超低电压等值逻辑比较器电路设置在专用亚阈值逻辑单元或者基础模块中，可应用于数字电路集成芯片、或者无源射频芯片等。

如图1所示，该超低电压等值逻辑比较器电路，包括上拉模块10、电压调节模块20、上拉PMOS管40、以及与上拉模块10对应导通或截止的下拉模块30。

该超低电压等值逻辑比较器电路中，由于上拉模块10和下拉模块30所接入的输入信号为相同的信号，当上拉模块10导通时，下拉模块30也与上拉模块10对应导通；当上拉模块10截止时，下拉模块30也与上拉模块10对应截止。例如，上拉模块10有多个的器件或者多条支路，则下拉模块30相应的也包含多个器件或者多条支路，且下拉模块30中的器件与上拉模块10中对应的器件同时导通或者同时截止；或者下拉模块30中的支路与上拉模块10中对应的支路同时导通或者同时截止。

具体的，如图1所示，上拉模块10的第一端连接提供输入信号的外部电路，上拉模块10的第二端连接上拉PMOS管40的源极和电源VDD，上拉模块10的第三端连接电压调节模块20的第二端；电压调节模块20的第一端连接提供补偿信号的补偿调整电路，电压调节模块20的第三端接地，电压调节模块20的第二端与上拉模块10的第三端的连接节点还连接上拉PMOS管40的栅极；上拉PMOS管40的漏极连接超低电压等值逻辑比较器电路的输出端，上拉PMOS管40的漏极还连接下拉模块30的第二端，下拉模块30的第一端连接外部电路，下拉模块30的第三端接地；上拉模块10和下拉模块30根据输入信号导通或截止，并结合电压调节模块20以控制上拉PMOS管40的上拉电流，以使超低电压等值逻辑比较器电路的输出端快速输出电平信号。

在此，需要说明的是本实用新型实施例的上拉模块10、下拉模块30以及电压调节模块20在导通时均为亚阈值导通状态。上拉模块10、下拉模块30以及电压调节模块20工作电压为低于0.4V，即电源提供的工作电压VDD低于0.4V。

作为选择，本实用新型实施例的上拉模块10和下拉模块30所接收的输入信号为相同的逻辑信号。

在本实用新型实施例中，上拉模块10可以包括多个并联的上拉支路，所有上拉支路的两端分别对应并联连接，且两端的并联连接的节点作为上拉模块10的第二端和第三端。进一步地，本实用新型实施例中，每一条上拉支路均设有多个输入端，且输入端与外部电路连接、用于接收输入信号。即本实用新型实施例中，每一条上拉支路的输入端分别独立连接外部电路，所有的上拉支路的输入端组成上拉模块10的第一端，换言之，上拉模块10的第一端包括多个输入端。

每一条上拉支路可以包括多个串联连接的MOS管，所有MOS管的栅极形成上拉模块10的第一端，分别用于接收输入信号，且每一个MOS管的栅极独立连接外部电路，即每一个MOS管的栅极没有接触。进一步地，每一条上拉支路中串联的MOS管可以为PMOS管或者NMOS管。在实际电路设计时，可参考下拉模块30中的设计，若下拉模块30中有取反信号，则上拉模块10的上拉支路中可以选择PMOS管，同时，由于PMOS管在传递高电平的能力比NMOS管强，所以，当在上拉支路中选用PMOS管时，可以提高信号的传递速度。

下拉模块30包括多个并联的下拉支路，所有下拉支路的两端分别对应并联连接，且两端的并联连接的节点作为上拉模块10的第二端和第三端。进一步地，本实用新型实施例中，每一条下拉支路均包括多个输入端，且输入端与外部电路连接、用于接收输入信号。即本实用新型实施例中，每一条下拉支路的输入端分别独立连接外部电路，所有的下拉支路的输入端组成下拉模块30的第一端，换言之，下拉模块30的第一端包括多个输入端。

进一步地，本实用新型实施例中，下拉模块30中的每一个下拉支路与上拉模块10中的上拉支路一一对应。下拉模块30中的下拉支路数量与上拉模块10中的上拉支路数量相同，且当上拉模块10中的任意一条上拉支路导通时，下拉模块30中与该条上拉支路对应的下拉支路也导通，同样地，若上拉模块10中的任意一条上拉支路截止，下拉模块30中与该条上拉支路对应的下拉支路也截止。

作为选择，每一条下拉支路包括多个串联连接的MOS管，所有MOS管的栅极形成下拉模块30的第一端，分别用于接收输入信号且每一个MOS管的栅极独立连接外部电路。进一步地，每一条下拉支路中串联的MOS管均为NMOS管。

电压调节模块20可以包括两个串联的NMOS管，用于与上拉模块10共同调节节点X的电压水平。

具体的，电压调节模块20与上拉模块10共同调节节点X的电压水平，进而控制上拉PMOS管40的上拉电流，使输出端V_out朝着目标的逻辑电平加快移动。例如，当电路需要输出逻辑零低电平时，上拉模块10和电压调节模块20同时有相应的支路导通，其中，上拉模块10拉高节点X的电压，抑制上拉PMOS管40的充电电流，而下拉模块30可同时将输出端V_out往低电平下拉，通过三个模块的协同作用，最终可令输出端V_out迅速放电至接近零电平。

又或者，当电路需要输出逻辑高电平时，输出端V_out个由低电平到高电平的变化，此时，上拉模块10和下拉模块30均处于截止状态，而电压调节模块20则处于导通状态，通过电压调节模块20的导通作用，并节点X的电压拉低到零电位，进而使上拉PMOS管40产生足够强劲的电流，使输出端上升至高电平。

在此需要说明的是，本实用新型实施例中，上拉模块10、下拉模块30以及电压调节模块20在导通时，均为亚阈值导通状态。

由此可以看出，本实用新型相对于传统的准NMOS电路，在上拉PMOS管40负载电流可控的情况下，输出端能克服在亚阈值供电时由于下拉网络电流较弱，导致放电过程以及电位无法拉低的关键瓶颈问题，鲁棒性得到增强。相对于差分逻辑电路，本实用新型具有版图和布线复杂度简化的优势，且由于差分逻辑电路需要先生成反相的输入信号，而本实用新型不需要，因此，本实用新型可以达到更快的速度。例如，若与速度提高不少的电流模养分结构进行比较，如共源极逻辑电路，由于其共模NMOS管尾电流的存在，因此，本实用新型在版图布线简化的同时还具有在更低电压下工作的能力。

参考图2，图2为本实用新型提供的超低电压等值逻辑比较器电路一个具体实施例的电路原理图。具体的，该具体实施例的超低电压等值逻辑比较器电路为一个4位等值比较器的电路原理图。

如图2所示，该4位等值比较器包括上拉模块10、下拉模块30、上拉PMOS管40、以及电压调节模块20。

上拉模块10包括8条上拉支路，且每一条上拉支路包括两个串联的MOS管，且两个串联的MOS管包括一个PMOS管和一个NMOS管。如图2所示，每一条上拉支路中的PMOS管的漏极与NMOS管的漏极串联连接，每一条上拉支路中的PMOS管的栅极和NMOS管的栅极分别连接外部电路；所有上拉支路中的PMOS管的源极并联连接，且并联连接的节点作为上拉模块10的第二端连接上拉PMOS管40的源极；所有上拉支路中的NMOS管的源极并联连接，且并联连接的节点作为上拉模块10的第三端连接电压调节模块20，即连接电压调节模块20的第二端。

相应地，下拉模块30也包括8条下拉支路，且每一条下拉支路包括两个串联的MOS管，两个串联的MOS管包括第一NMOS管和第二NMOS管。如图2所示，所有下拉支路中的第一NMOS管的漏极并联连接，且并联连接的节点作为下拉模块30的第二端连接上拉PMOS管40的漏极；所有下拉支路中的第二NMOS管的源极并联连接，且并联连接的节点作为下拉模块30的第三端接地；每一条下拉支路中的第一NMOS管的源极与第二NMOS管的漏极串联连接，每一条下拉支路中的第一NMOS管的栅极和第二NMOS管的栅极分别连接外部电路。

电压调节模块20包括两个串联的NMOS管，其中一个NMOS管的漏极作为电压调节模块20的第二端连接上拉模块10和上拉PMOS管40的栅极，源极与另一个NMOS管的漏极串联连接，栅极连接补偿调整电路；另一个NMOS管的源极作为电压调节模块20的第三端接地，栅极连接补偿调整电路。

如图2所示，该4位等值比较器的工作电压VDD为低于0.4V的工作电压。上拉模块10中的从左往右的上拉支路与下拉模块30中从左往右的下拉支路依次一一对应。以其中一条支路为例对该等值比较器的工作原理进行说明。

具体的，以上拉模块10中最右边的一条上拉支路为例，相应地，下拉模块30中最右边的下拉支路与其对应。如图2所示，当B0接入的输入信号为低电平(0)、该PMOS管导通；A0接入的输入信号为高电平(1)时，该条支路的NMOS管导通。由于下拉模块30中最右边的下拉支路与上拉模块10中最右边的下拉支路所接入的输入信号相同，因此，下拉模块30最右边的下拉支路中的第一个NMOS管中的B0为高电平(1)，第二个NMOS管中的A0也为高电平(1)，最右边的下拉支路中的两个NMOS管均导通。或者，当B0接入的输入信号为高电平(1)、该PMOS管截止；A0接入的输入信号为低电平(0)时，该条支路的NMOS管截止。由于下拉模块30中最右边的下拉支路与上拉模块10中最右边的下拉支路所接入的输入信号相同，因此，下拉模块30最右边的下拉支路中的第一个NMOS管中的B0为低电平(0)，第二个NMOS管中的A0也为低电平(0)，最右边的下拉支路中的两个NMOS管均截止。

由此可以看出，当上拉模块10中的任意一条上拉支路导通时，下拉模块30中与该条上拉支路对应的下拉支路也导通；或者当上拉模块10中的任意一条下拉支路截止时，下拉模块30中与该条上拉支路对应的下拉支路也截止。

其具体工作原理为，随着输入信号的变化，电路需要输出端V_out输出低电平，即输出端V_out有一个由高电平到低电平的变化，则此时，上拉模块10中的任意一条或多条上拉支路导通，下拉模块30中与上拉模块10对应的一条或多条下拉支路也对应导通，此时，电压调节模块20和上拉模块10共同作用将节点X的电压抬升，抑制上拉PMOS管40的上拉电流，同时，由于下拉模块30也处于导通状态，通过下拉模块30的作用可将输出端V_out往低电平下拉，最终使输出端V_out快速输出低电平。

或者，随着输入信号的变化，电路需要输出端V_out输出高电平，即输出端V_out有一个由低电平到高电平的变化，则此时，上拉模块10和下拉模块30均处于截止状态，电压调节模块20处于导通状态，通过电压调节模块20的作用，可将节点X的电压快速下拉到0电位，使上拉PMOS管40产生足够强劲的电流，从而使输出端V_out快速输出高电平。

如图3所示，为采用本实用新型的超低电压动态控制的比例逻辑4位等值比较器(ACRL，Active Control Ratioed Logic 4位于等值比较器)和标准比较器(Standard比较器)的时延对比图。由图3中可以看出采用本实用新型的4位等值比较器相比于传统的标准比较器有50％-70％的时序提升。

通过实施例本实用新型的超低电压等值逻辑比较器电路，通过上拉模块10根据输入信号的变化动态的控制上拉PMOS管40的上拉电流，这一部分的存在可使得本实用新型不需要产生对称的拓扑结构，在保持速度优势的情况下，进一步优化电路结构和版图面积，且可维持较低功耗。同时，在商业化的集成电路制造工艺朝着更小进发的时候，当越来越多医学人体芯片被应用于癫痫病观测智能手持设备与无源无线通讯器件应用于生产和生活的各个方面之时，为了维持低功耗以及较低的静态漏电流，延长电池时间或达到更远的无线识别距离，电路系统的供电电压只能逼近甚至低于晶体管的阈值电压。一般来讲，在数字集成电路的设计中，可以采用本实用新型的设计，使得最终的设计能工作在超低电压超、低功耗环境。

进一步地，晶体管级的底层逻辑单元设计能从基本上改善数字集成电路在超低电压工作时带来的不稳定因素，并且提高逻辑信号传递的速度，使得电路在低电压环境下仍能维持一定的性能。对于医疗产业来说，在集成电路的工艺尺寸迈向超深亚微米甚至纳米级的时候，针对人体医学芯片的功能需求及续航能力要求只会越来越高，其内部数字系统采用亚阈值水平作为工作电压的必要性会越来越趋于紧迫。因此，开展针对亚阈值基本逻辑电路进行结构优化的研究，掌握45nm或以下CMOS工艺的低压数字电路基础模块的关键设计技术，能给业界在高端低功耗医学人体芯片及手持产品和中远距离无源器件的发展打下稳固的基础，具有长远的重大意义。同时，对于未来在体硅CMOS工艺之后可能成为主流的FinFET工艺或SOI(Silicon on Insulator)工艺，本实用新型也是在低电压、低功耗和低漏电流电路设计方面也能提供非常高价值的参考方案。

另外，本实用新型的超低电压等值逻辑比较器电路利用上拉电流能根据输入信号不同而变化的特性，加速信号传递的过程，并强化了在输出零值时，输出端电平下拉的能力。相对于传统的准NMOS电路，在上拉PMOS负载电流可控的情况下，输出端能克服在亚阈值供电时由于下拉网络电流较弱，导致放电过程过慢以及电位无法拉低的关键瓶颈问题，鲁棒性得到增强。相对于差分逻辑风格，本实用新型具有版图和布线复杂度简化的优势，且由于差分逻辑风格需要先生成反相的输入信号，因此本实用新型相对的来说可以达到更快的速度。如果与速度提高不少的电流模差分结构进行比较，如共源极逻辑，由于其共模NMOS管尾电流的存在，使得本实用新型在版图布线简化的同时还具有在更低电压下工作的能力。

本实用新型还提供了一种芯片，该芯片包括上述超低电压等值逻辑比较器电路。本实用新型的各个实施例中，该芯片包括但不限于数字集成芯片或者无源射频芯片等。

以上实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据此实施，并不能限制本实用新型的保护范围。凡跟本实用新型权利要求范围所做的均等变化与修饰，均应属于本实用新型权利要求的涵盖范围。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

Claims (10)

1.一种超低电压等值逻辑比较器电路，其特征在于，包括上拉模块、电压调节模块、上拉PMOS管、以及与所述上拉模块对应导通或截止的下拉模块；

所述上拉模块的第一端连接提供输入信号的外部电路，所述上拉模块的第二端连接所述上拉PMOS管的源极和电源VDD，所述上拉模块的第三端连接所述电压调节模块的第二端；

所述电压调节模块的第一端连接提供补偿信号的补偿调整电路，所述电压调节模块的第三端接地，所述电压调节模块的第二端与所述上拉模块的第三端的连接节点还连接所述上拉PMOS管的栅极；

所述上拉PMOS管的漏极连接所述超低电压等值逻辑比较器电路的输出端，所述上拉PMOS管的漏极还连接所述下拉模块的第二端，所述下拉模块的第一端连接所述外部电路，所述下拉模块的第三端接地；

所述上拉模块和所述下拉模块根据所述输入信号导通或截止，并结合所述电压调节模块控制所述上拉PMOS管的上拉电流，以使所述超低电压等值逻辑比较器电路的输出端快速输出电平信号；

其中，所述上拉模块、所述下拉模块以及所述电压调节模块在导通时均为亚阈值导通状态。

2.根据权利要求1所述的超低电压等值逻辑比较器电路，其特征在于，所述上拉模块包括多个并联的上拉支路，所有所述上拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述上拉模块的第二端和第三端。

3.根据权利要求2所述的超低电压等值逻辑比较器电路，其特征在于，每一条所述上拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述上拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。

4.根据权利要求3所述的超低电压等值逻辑比较器电路，其特征在于，每一条所述上拉支路包括两个串联的MOS管，所述两个串联的MOS管包括一个PMOS管和一个NMOS管；

每一条所述上拉支路中的PMOS管漏极与对应的NMOS管的漏极串联连接，每一条所述上拉支路中的PMOS管的栅极和NMOS管的栅极分别连接所述外部电路。

5.根据权利要求2所述的超低电压等值逻辑比较器电路，其特征在于，所述下拉模块包括多个并联的下拉支路，所有所述下拉支路的两端分别对应并联连接，且两端的并联连接的节点作为所述下拉模块的第二端和第三端。

6.根据权利要求5所述的超低电压等值逻辑比较器电路，其特征在于，所述下拉模块中的每一条下拉支路与所述上拉模块中的上拉支路一一对应。

7.根据权利要求5所述的超低电压等值逻辑比较器电路，其特征在于，每一条所述下拉支路包括多个串联连接的MOS管，所有所述MOS管的栅极形成所述下拉模块的第一端，且每一个所述MOS管的栅极独立连接所述外部电路。

8.根据权利要求7所述的超低电压等值逻辑比较器电路，其特征在于，每一条所述下拉支路包括两个串联的MOS管，所述两个串联的MOS管包括第一NMOS管和第二NMOS管；

所有所述下拉支路中的第一NMOS管的漏极并联连接，且并联连接的节点作为所述下拉模块的第二端连接所述上拉PMOS管的漏极；所有所述下拉支路中的第二NMOS管的源极并联连接，且并联连接的节点作为所述下拉模块的第三端接地；

每一条所述下拉支路中的第一NMOS管的源极与所述第二NMOS管的漏极串联连接，每一条所述下拉支路中的第一NMOS管的栅极和第二NMOS管的栅极分别连接所述外部电路。

9.根据权利要求1所述的超低电压等值逻辑比较器电路，其特征在于，所述电压调节模块包括两个串联的NMOS管；

所述两个串联的NMOS管中的一个NMOS管的漏极作为所述电压调节模块的第二端连接所述上拉模块和所述上拉PMOS管的栅极，源极与另一个NMOS管的漏极串联连接，栅极与另一个NMOS管的栅极连接并连接至所述补偿调整电路；

所述另一个NMOS管的源极作为所述电压调节模块的第三端接地。

10.一种芯片，其特征在于，包括权利要求1-9任一项所述的超低电压等值逻辑比较器电路。