CN208754266U - 一种超低电压异或门电路 - Google Patents

Abstract

本实用新型涉及一种超低电压异或门电路，包括第一驱动电路、与第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；第一驱动电路的控制端连接输入信号，第一驱动电路的第一端连接驱动晶体管的第一电极和电源VDD，第二端连接驱动晶体管的第二电极；驱动晶体管的第二电极还连接调节电路的第一端，驱动晶体管的第三电极连接超低电压异或门电路的输出端，驱动晶体管的第三电极还连接第二驱动电路的第一端，第二驱动电路的第二端接地，驱动电路的控制端连接输入信号；调节电路的控制端连接电源VDD，调节电路的第二端接地。本实用新型可以增强输出端输出零低电平时的下拉能力，电路逻辑延时相比传统电路速度更快。

Description

一种超低电压异或门电路

技术领域

本实用新型涉及逻辑电路的领域，更具体地说，涉及一种超低电压异或门电路。

背景技术

准NMOS/PMOS电路与电阻负载电路是经典的快速有比逻辑电路，然而在超低电压情况下由于上拉负载电流的存在，准NMOS电路在输出低电平时远高于零电压而导致信号失效。而近年来在低电压应用领域得到关注的电流模与差分逻辑电路虽然解决了信号完整性问题，但也分别存在电压难以降低(叠加的尾电流NMOS)和版图复杂度过高等问题。

在亚阈值供电时，无论采用何种逻辑风格和电路类型，除了电压的变动会给逻辑延时带来指数级别的大幅度影响外，工艺偏差对电路性能带来的影响也是非常明显的。工艺偏差对逻辑功能的危害主要表现在FS或SF(Fast NMOS，Slow PMOS&Slow NMOS，FastPMOS)情况下输出端逻辑摆幅单边失衡而导致信号不完整；对速度的影响则是由于FS，SF或者SS造成了输出端电平的高-低或低-高转换时间的拖长，进而增加了逻辑延时。传统的静态型(standard static)CMOS逻辑单元所设计的三输入异或门虽然在亚阈值供电的条件下可以实现，但是其电路逻辑延时的问题仍然没有得到解决。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种在亚阈值供电时可以有效解决电路逻辑延时、且速度更快的超低电压异或门电路。

本实用新型解决其技术问题所采用的技术方案是：构造一种超低电压异或门电路，包括第一驱动电路、与所述第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；

所述第一驱动电路的控制端连接输入信号，所述第一驱动电路的第一端连接所述驱动晶体管的第一电极和电源VDD，所述第一驱动电路的第二端连接所述驱动晶体管的第二电极；所述驱动晶体管的第二电极还连接所述调节电路的第一端，所述驱动晶体管的第三电极连接所述超低电压异或门电路的输出端，所述驱动晶体管的第三电极还连接所述第二驱动电路的第一端，所述第二驱动电路的第二端接地，所述驱动电路的控制端连接所述输入信号；所述调节电路的控制端连接电源VDD，所述调节电路的第二端接地；

所述第一驱动电路和所述第二驱动电路根据所述输入信号导通或截止，所述调节电路根据所述电源VDD导通或截止；所述输出端在所述第一驱动电路、所述第二驱动电路、所述调节电路导通时，输出逻辑零低电平；所述输出在所述第一驱动电路和所述第二驱动电路截止、所述调节电路导通时，输出逻辑高电平。

优选地，所述驱动晶体管为P型晶体管。

优选地，所述第一驱动电路包括：第一驱动模块和第二驱动模块；

所述第一驱动模块和所述第二驱动模块并联连接，且所述第一驱动模块和所述第二驱动模块并联后连接在所述驱动晶体管的第一电极和第二电极之间。

优选地，所述第一驱动模块包括：第一PMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五NMOS管；

所述第一PMOS管的源极连接所述驱动晶体管的第一电极，所述第一PMOS管的漏极连接所述第二NMOS管的漏极，所述第二NMOS管的源极连接所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述驱动晶体管的第二电极；

所述第四PMOS管与所述第一PMOS管并联，所述第五NMOS管与所述第三NMOS管并联；

所述第一PMOS管的栅极、所述第二NMOS管的栅极以及所述第三NMOS管的栅极、所述第四PMOS管的栅极和所述第五NMOS管的栅极分别独立连接所述输入信号。

优选地，所述第二驱动模块包括：第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管和第十NMOS管；

所述第六PMOS管的源极连接所述驱动晶体管的第一电极，所述第六PMOS管的漏极连接所述第七PMOS管的源极，所述第七PMOS管的漏极连接所述第八PMOS管的源极，所述第八PMOS管的漏极连接所述驱动晶体管的第二电极，所述第九NMOS管的漏极连接所述第七PMOS管的源极，所述第九NMOS管的源极连接所述第十NMOS管的源极，所述第十NMOS管的源极连接所述驱动晶体管的第二电极；

所述第六PMOS管的栅极、第七PMOS管的栅极、第八PMOS管的栅极、第九NMOS管的栅极和第十NMOS管的栅极分别独立连接所述输入信号；

所述第一PMOS管的栅极、第二NMOS管的栅极、第三NMOS管的栅极、第四PMOS管的栅极、第五NMOS管的栅极、第六PMOS管的栅极、第七PMOS管的栅极、第八PMOS管的栅极、第九NMOS管的栅极和第十NMOS管的栅极形成所述第一驱动电路的控制端，所述第一PMOS管的源极、所述第四PMOS管的源极和所述第六PMOS管的源极形成所述第一驱动电路的第一端，所述第三NMOS管的源极、所述第五NMOS管的源极、所述第八PMOS管的漏极和所述第十NMOS管的源极形成所述第一驱动电路的第二端。

优选地，所述调节电路包括第一调节晶体管和第二调节晶体管；

所述第一调节晶体管的漏极作为所述调节电路的第一端连接所述驱动晶体管的第二电极，所述第一调节晶体管的源极连接所述第二调节晶体管的漏极，所述第一调节晶体管的栅极与所述第二调节晶体管的栅极短接并作为所述调节电路的控制端连接所述电源VDD，所述第二调节晶体管的源极作为所述调节电路的第二端接地。

优选地，所述第一调节晶体管和所述第二调节晶体管为长沟道晶体管。

优选地，所述第二驱动电路包括：第三驱动模块和第四驱动模块；

所述第三驱动模块和所述第四驱动模块并联连接，且所述第三驱动模块和所述第四驱动模块并联后连接在所述输出端和地之间。

优选地，所述第三驱动模块包括：第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；

所述第十一NMOS管的漏极连接所述输出端，所述第十一NMOS管的漏极连接所述第十二NMOS管的漏极，所述第十二NMOS管的源极连接所述第十三NMOS管的漏极，所述第十三NMOS管的源极与所述第十五NMOS管的源极共同接地；

所述第十四NMOS管的漏极连接所述第十一NMOS管的源极，所述第十四NMOS管的源极连接所述第十五NMOS管的漏极；

所述第十一NMOS管的栅极、第十二NMOS管的栅极、第十三NMOS管的栅极、第十四NMOS管的栅极和第十五NMOS管的栅极分别独立连接所述输入信号。

优选地，所述第四驱动模块包括：第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管；

所述第十六NMOS管的漏极连接所述输出端，所述第十六NMOS管的漏极连接所述第十七NMOS管的漏极，所述第十七NMOS管的源极连接所述第十八NMOS管的漏极，所述第十八NMOS管的源极与所述第二十NMOS管的源极共同接地；

所述第十九NMOS管的漏极连接所述第十六NMOS管的源极，所述第十九NMOS管的源极连接所述第二十NMOS管的漏极；

第十六NMOS管的栅极、第十七NMOS管的栅极、第十八NMOS管的栅极、第十九NMOS管的栅极和第二十NMOS管的栅极分别独立连接所述输入信号；

所述第十一NMOS管的栅极、第十二NMOS管的栅极、第十三NMOS管的栅极、第十四NMOS管的栅极、第十五NMOS管的栅极、第十六NMOS管的栅极、第十七NMOS管的栅极、第十八NMOS管的栅极、第十九NMOS管的栅极和第二十NMOS管的栅极形成所述第二驱动电路的控制端。

实施本实用新型的超低电压异或门电路，具有以下有益效果：本实用新型可以增强输出端输出零低电平时的下拉能力，电路逻辑延时相比传统电路速度更快。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型三输入异或门电路的原理图；

图2是本实用新型三输入异或门与传统标准异或门的平均时延测试结果对比图。

具体实施方式

为了对本实用新型的技术特征、目的和效果有更加清楚的理解，现对照附图进行详细说明。

本实用新型提供了一种超低电压异或门电路，该超低电压异或门电路相比传统静态CMOS逻辑电路设计的3输入异或门速度更快，电路逻辑延时更短。

这里需要说明的是，本实用新型所提供的超低电压异或门电路主要用于超低电压及超低功耗的系统，所以，本文所描述的晶体管导通或晶体管网络的路径导通均指亚阈值导通状态(即供电电压及晶体管栅源电压差低于阈值电压)，而非电流较强的超阈值导通。本实用新型的超低电压异或门电路可以设置在专用亚阈值逻辑单元或者基础模块中，可应用于数据电路集成芯片、或者无源射频芯片等。

如图1所示，该超低电压异或门电路包括第一驱动电路10、与第一驱动电路10对应设置的第二驱动电路30、驱动晶体管20、以及调节电路40。在该实施例中，该超低电压异或门电路为三输入异或门电路。当然，可以理解地，在其他一些实施例中，该超低电压异或门电路可以采用其他异或门电路，并不限于该三输入异或门电路。

第一驱动电路10的控制端连接输入信号，第一驱动电路10的第一端连接驱动晶体管20的第一电极和电源VDD，第一驱动电路10的第二端连接驱动晶体管20的第二电极；驱动晶体管20的第二电极还连接调节电路40的第一端，驱动晶体管20的第三电极连接超低电压异或门电路的输出端(Vout)，驱动晶体管20的第三电极还连接第二驱动电路30的第一端，第二驱动电路30的第二端接地，驱动电路的控制端连接输入信号；调节电路40的控制端连接电源VDD，调节电路40的第二端接地。

第一驱动电路10和第二驱动电路30根据输入信号导通或截止，调节电路40根据电源VDD导通或截止；输出端(Vout)在第一驱动电路10、第二驱动电路30、调节电路40导通时，输出逻辑零低电平；输出在第一驱动电路10和第二驱动电路30截止、调节电路40导通时，输出逻辑高电平。

该驱动晶体管20为P型晶体管。

该第一驱动电路10的控制端和第二驱动电路30的控制端接收的是相同的输入信号。且由于第二驱动电路30与第一驱动电路10对应设置，所以，当第一驱动电路10导通时，第二驱动电路30也对应导通；当第一驱动电路10截止时，第二驱动电路30也对应截止。

如图1所示，为本实用新型三输入异或门的电路原理图。

如图1所示，该第一驱动电路10包括：第一驱动模块和第二驱动模块；

第一驱动模块和第二驱动模块并联连接，且第一驱动模块和第二驱动模块并联后连接在驱动晶体管20的第一电极和第二电极之间。

该第一驱动模块包括：第一PMOS管T1、第二NMOS管T2、第三NMOS管T3、第四PMOS管T4和第五NMOS管T5。

第一PMOS管T1的源极连接驱动晶体管20的第一电极，第一PMOS管T1的漏极连接第二NMOS管T2的漏极，第二NMOS管T2的源极连接第三NMOS管T3的漏极，第三NMOS管T3的源极连接驱动晶体管20的第二电极；第四PMOS管T4与第一PMOS管T1并联，第五NMOS管T5与第三NMOS管T3并联。

第一PMOS管T1的栅极、第二NMOS管T2的栅极以及第三NMOS管T3的栅极、第四PMOS管T4的栅极和第五NMOS管T5的栅极分别独立连接输入信号。

第二驱动模块包括：第六PMOS管T6、第七PMOS管T7、第八PMOS管T8、第九NMOS管T9和第十NMOS管T10。

第六PMOS管T6的源极连接驱动晶体管20的第一电极，第六PMOS管T6的漏极连接第七PMOS管T7的源极，第七PMOS管T7的漏极连接第八PMOS管T8的源极，第八PMOS管T8的漏极连接驱动晶体管20的第二电极，第九NMOS管T9的漏极连接第七PMOS管T7的源极，第九NMOS管T9的源极连接第十NMOS管T10的源极，第十NMOS管T10的源极连接驱动晶体管20的第二电极。

第六PMOS管T6的栅极、第七PMOS管T7的栅极、第八PMOS管T8的栅极、第九NMOS管T9的栅极和第十NMOS管T10的栅极分别独立连接输入信号。

第一PMOS管T1的栅极、第二NMOS管T2的栅极、第三NMOS管T3的栅极、第四PMOS管T4的栅极、第五NMOS管T5的栅极、第六PMOS管T6的栅极、第七PMOS管T7的栅极、第八PMOS管T8的栅极、第九NMOS管T9的栅极和第十NMOS管T10的栅极形成第一驱动电路10的控制端。

第一PMOS管T1的源极、第四PMOS管T4的源极和第六PMOS管T6的源极形成第一驱动电路10的第一端，第三NMOS管T3的源极、第五NMOS管T5的源极、第八PMOS管T8的漏极和第十NMOS管T10的源极形成第一驱动电路10的第二端。

该调节电路40包括第一调节晶体管和第二调节晶体管。

第一调节晶体管的漏极作为调节电路40的第一端连接驱动晶体管20的第二电极，第一调节晶体管的源极连接第二调节晶体管的漏极，第一调节晶体管的栅极与第二调节晶体管的栅极短接并作为调节电路40的控制端连接电源VDD，第二调节晶体管的源极作为调节电路40的第二端接地。

进一步地，该第一调节晶体管和第二调节晶体管为长沟道晶体管。即该第一调节晶体管和第二调节晶体管的沟道均比本实用新型的超低电压异或门电路中所采用的晶体管的沟道要长，具体长度需要根据电路的设计确定，本实用新型不作用限定。可选的，该第一调节晶体管和第二调节晶体管均为N型晶体管。通过采用长沟道晶体管可以便电阻增大，使流过的电流变小。

通过设置该调节电路40可以与第一驱动模块共同调节节点X(驱动晶体管20的第二电极)的电压水平。

第二驱动电路30包括：第三驱动模块和第四驱动模块。

第三驱动模块和第四驱动模块并联连接，且第三驱动模块和第四驱动模块并联后连接在输出端(Vout)和地之间。

该第三驱动模块包括：第十一NMOS管T11、第十二NMOS管T12、第十三NMOS管T13、第十四NMOS管T14和第十五NMOS管T15。

第十一NMOS管T11的漏极连接输出端(Vout)，第十一NMOS管T11的漏极连接第十二NMOS管T12的漏极，第十二NMOS管T12的源极连接第十三NMOS管T13的漏极，第十三NMOS管T13的源极与第十五NMOS管T15的源极共同接地；第十四NMOS管T14的漏极连接第十一NMOS管T11的源极，第十四NMOS管T14的源极连接第十五NMOS管T15的漏极。

第十一NMOS管T11的栅极、第十二NMOS管T12的栅极、第十三NMOS管T13的栅极、第十四NMOS管T14的栅极和第十五NMOS管T15的栅极分别独立连接输入信号。

该第四驱动模块包括：第十六NMOS管T16、第十七NMOS管T17、第十八NMOS管T18、第十九NMOS管T19和第二十NMOS管T20。

第十六NMOS管T16的漏极连接输出端(Vout)，第十六NMOS管T16的漏极连接第十七NMOS管T17的漏极，第十七NMOS管T17的源极连接第十八NMOS管T18的漏极，第十八NMOS管T18的源极与第二十NMOS管T20的源极共同接地；第十九NMOS管T19的漏极连接第十六NMOS管T16的源极，第十九NMOS管T19的源极连接第二十NMOS管T20的漏极。

第十六NMOS管T16的栅极、第十七NMOS管T17的栅极、第十八NMOS管T18的栅极、第十九NMOS管T19的栅极和第二十NMOS管T20的栅极分别独立连接输入信号。

第十一NMOS管T11的栅极、第十二NMOS管T12的栅极、第十三NMOS管T13的栅极、第十四NMOS管T14的栅极、第十五NMOS管T15的栅极、第十六NMOS管T16的栅极、第十七NMOS管T17的栅极、第十八NMOS管T18的栅极、第十九NMOS管T19的栅极和第二十NMOS管T20的栅极形成第二驱动电路30的控制端。

如图1所示，第十一NMOS管T11的漏极和第十门NMOS管的源极形成第二驱动电路30的第一端，第十三NMOS管T13的源极、第十五NMOS管T15的源极、第十八NMOS管T18的源极和第二十NMOS管T20的源极形成第二驱动电路30的第二端。

如图1所示，该第一驱动模块包括两条上拉充电支路，分别为第一条上拉充电支路和第二条上拉充电支路。其中，第一条上拉充电支路由第一PMOS管T1、第二NMOS管T2和第五NMOS管T5组成；第二条上拉充电支路由第四PMOS管T4、第二NMOS管T2和第三NMOS管T3组成。

第二驱动模块也包括两条上拉充电支路，分别为第三条上拉充电支路和第四条上拉充电支路。其中，第三条上拉充电支路由第六PMOS管T6、第七PMOS管T7和第八PMOS管T8组成；第四条上拉充电支路由第六PMOS管T6、第八NMOS管和第九NMOS管T9组成。

同样地，第三驱动模块包括两条下拉放电支路，分别为第一条下拉放电支路和第二条下拉放电支路。其中，第一条下拉放电支路由第十一NMOS管T11、第十二NMOS管T12和第十三NMOS管T13组成；第二条下拉放电支路由第十一NMOS管T11、第十四NMOS管T14和第十五NMOS管T15组成。

第四驱动模块也包括两条下拉放电支路，分别为第三下拉放电支路和第四下拉放电支路。其中，第三下拉放电支路由第十六NMOS管T16、第十七NMOS管T17和第十八NMOS管T18组成；第四下拉放电支路由第十六NMOS管T16、第十九NMOS管T19和第二十NMOS管T20组成。

其中，第一下拉放电支路与第一上拉充电支路对应设置，第二下拉放电支路与第二上拉充电支路对应设置，第三下拉放电支路与第三上拉充电支路对应设置，第四下拉放电支路与第四上拉充电支路对应设置。

根据三输入异或门的逻辑公式，整合第二驱动电路30的路径并优化，产生异或功能。其中，其真值表如表1所示：

A	B	C	Vout
				0	0	0	0
0	0	1	1
				0	1	0	1
0	1	1	0
				1	0	0	1
1	0	1	0
				1	1	0	0
1	1	1	1

由表1可以看出，只要任意两个输入为1，其余输入为0；或者三个输入全为0，那么输出端(Vout)的信号则为0，否则为1。

进一步地，由表1可以看出，图1所示的三输入异或门电路的工作原理为：

当令输出端(Vout)为0的输入信号组合出现时，则第二驱动电路30中至少有一条下拉放电支路处于低阻值的导通状态，将输出端(Vout)的电平往零电平拉。同时在第一驱动电路10的上拉网络的充电支路中设置与第二驱动电路30的下拉网络的下拉放电支路一致。即当第二驱动电路30中有下拉放电支路处于导通状态时，第一驱动电路10中有对应的上拉充电支路导通，将节点X的电平往上位，从而抑制驱动晶体管20的导通电流，加快输出端(Vout)电平往零电位下降，完成逻辑信号传递功能。当令输出端(Vout)为1的输入信号出现时，第一驱动电路10和第二驱动电路30均无导通支路，节点X被调节电路40下拉至零电平，驱动晶体管20处于最大导通状态，使输出端(Vout)电平上升至供电电压，输出逻辑1。

结合表1，如图1所示，当输入信号A、B、C均为0时，第三上拉充电支路导通，相应的，与第三上拉充电支路对应设置的第三下拉放电支路也导通。同样地，当输入信号A、B、C为其他不同组合时，对应的上拉充电支路和下拉放电支路导通或截止。在此不再赘述。

进一步地，由于输入信号取反需要时间，且PMOS晶体管在传递高电平方面具有速度优势，因此，在第一驱动电路10中采用PMOS和NMOS晶体管结合的优化拓扑结构。本实用新型适用于超低电压超低功耗的环境，由于驱动晶体管20的上拉结构简单且，第二驱动电路30的下拉放电网络的NMOS晶体管特性相对于PMOS管较好，因此，本实用新型的电路逻辑延时相比于传统静态CMOS逻辑电路设计的3输入异或门速度更快。其中，采用本实用新型的三输入异或门电路与传统标准的3输入异或门的延时对比测试图如图2所示。

由图2可以看出，本实用新型的三输入异或门电路速度明显快于传统标准的3输入异或门。

以上实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据此实施，并不能限制本实用新型的保护范围。凡跟本实用新型权利要求范围所做的均等变化与修饰，均应属于本实用新型权利要求的涵盖范围。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。

Claims (10)

1.一种超低电压异或门电路，其特征在于，包括第一驱动电路、与所述第一驱动电路对应设置的第二驱动电路、驱动晶体管、以及调节电路；

所述第一驱动电路的控制端连接输入信号，所述第一驱动电路的第一端连接所述驱动晶体管的第一电极和电源VDD，所述第一驱动电路的第二端连接所述驱动晶体管的第二电极；所述驱动晶体管的第二电极还连接所述调节电路的第一端，所述驱动晶体管的第三电极连接所述超低电压异或门电路的输出端，所述驱动晶体管的第三电极还连接所述第二驱动电路的第一端，所述第二驱动电路的第二端接地，所述驱动电路的控制端连接所述输入信号；所述调节电路的控制端连接电源VDD，所述调节电路的第二端接地；

所述第一驱动电路和所述第二驱动电路根据所述输入信号导通或截止，所述调节电路根据所述电源VDD导通或截止；所述输出端在所述第一驱动电路、所述第二驱动电路、所述调节电路导通时，输出逻辑零低电平；所述输出在所述第一驱动电路和所述第二驱动电路截止、所述调节电路导通时，输出逻辑高电平。

2.根据权利要求1所述的超低电压异或门电路，其特征在于，所述驱动晶体管为P型晶体管。

3.根据权利要求1所述的超低电压异或门电路，其特征在于，所述第一驱动电路包括：第一驱动模块和第二驱动模块；

所述第一驱动模块和所述第二驱动模块并联连接，且所述第一驱动模块和所述第二驱动模块并联后连接在所述驱动晶体管的第一电极和第二电极之间。

4.根据权利要求3所述的超低电压异或门电路，其特征在于，所述第一驱动模块包括：第一PMOS管、第二NMOS管、第三NMOS管、第四PMOS管和第五NMOS管；

所述第一PMOS管的源极连接所述驱动晶体管的第一电极，所述第一PMOS管的漏极连接所述第二NMOS管的漏极，所述第二NMOS管的源极连接所述第三NMOS管的漏极，所述第三NMOS管的源极连接所述驱动晶体管的第二电极；

所述第四PMOS管与所述第一PMOS管并联，所述第五NMOS管与所述第三NMOS管并联；

所述第一PMOS管的栅极、所述第二NMOS管的栅极以及所述第三NMOS管的栅极、所述第四PMOS管的栅极和所述第五NMOS管的栅极分别独立连接所述输入信号。

5.根据权利要求4所述的超低电压异或门电路，其特征在于，所述第二驱动模块包括：第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管和第十NMOS管；

所述第六PMOS管的源极连接所述驱动晶体管的第一电极，所述第六PMOS管的漏极连接所述第七PMOS管的源极，所述第七PMOS管的漏极连接所述第八PMOS管的源极，所述第八PMOS管的漏极连接所述驱动晶体管的第二电极，所述第九NMOS管的漏极连接所述第七PMOS管的源极，所述第九NMOS管的源极连接所述第十NMOS管的源极，所述第十NMOS管的源极连接所述驱动晶体管的第二电极；

所述第六PMOS管的栅极、第七PMOS管的栅极、第八PMOS管的栅极、第九NMOS管的栅极和第十NMOS管的栅极分别独立连接所述输入信号；

所述第一PMOS管的栅极、第二NMOS管的栅极、第三NMOS管的栅极、第四PMOS管的栅极、第五NMOS管的栅极、第六PMOS管的栅极、第七PMOS管的栅极、第八PMOS管的栅极、第九NMOS管的栅极和第十NMOS管的栅极形成所述第一驱动电路的控制端，所述第一PMOS管的源极、所述第四PMOS管的源极和所述第六PMOS管的源极形成所述第一驱动电路的第一端，所述第三NMOS管的源极、所述第五NMOS管的源极、所述第八PMOS管的漏极和所述第十NMOS管的源极形成所述第一驱动电路的第二端。

6.根据权利要求1所述的超低电压异或门电路，其特征在于，所述调节电路包括第一调节晶体管和第二调节晶体管；

所述第一调节晶体管的漏极作为所述调节电路的第一端连接所述驱动晶体管的第二电极，所述第一调节晶体管的源极连接所述第二调节晶体管的漏极，所述第一调节晶体管的栅极与所述第二调节晶体管的栅极短接并作为所述调节电路的控制端连接所述电源VDD，所述第二调节晶体管的源极作为所述调节电路的第二端接地。

7.根据权利要求6所述的超低电压异或门电路，其特征在于，所述第一调节晶体管和所述第二调节晶体管为长沟道晶体管。

8.根据权利要求1所述的超低电压异或门电路，其特征在于，所述第二驱动电路包括：第三驱动模块和第四驱动模块；

所述第三驱动模块和所述第四驱动模块并联连接，且所述第三驱动模块和所述第四驱动模块并联后连接在所述输出端和地之间。

9.根据权利要求8所述的超低电压异或门电路，其特征在于，所述第三驱动模块包括：第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；

所述第十一NMOS管的漏极连接所述输出端，所述第十一NMOS管的漏极连接所述第十二NMOS管的漏极，所述第十二NMOS管的源极连接所述第十三NMOS管的漏极，所述第十三NMOS管的源极与所述第十五NMOS管的源极共同接地；

所述第十四NMOS管的漏极连接所述第十一NMOS管的源极，所述第十四NMOS管的源极连接所述第十五NMOS管的漏极；

所述第十一NMOS管的栅极、第十二NMOS管的栅极、第十三NMOS管的栅极、第十四NMOS管的栅极和第十五NMOS管的栅极分别独立连接所述输入信号。

10.根据权利要求9所述的超低电压异或门电路，其特征在于，所述第四驱动模块包括：第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管和第二十NMOS管；

所述第十六NMOS管的漏极连接所述输出端，所述第十六NMOS管的漏极连接所述第十七NMOS管的漏极，所述第十七NMOS管的源极连接所述第十八NMOS管的漏极，所述第十八NMOS管的源极与所述第二十NMOS管的源极共同接地；

所述第十九NMOS管的漏极连接所述第十六NMOS管的源极，所述第十九NMOS管的源极连接所述第二十NMOS管的漏极；

第十六NMOS管的栅极、第十七NMOS管的栅极、第十八NMOS管的栅极、第十九NMOS管的栅极和第二十NMOS管的栅极分别独立连接所述输入信号；

所述第十一NMOS管的栅极、第十二NMOS管的栅极、第十三NMOS管的栅极、第十四NMOS管的栅极、第十五NMOS管的栅极、第十六NMOS管的栅极、第十七NMOS管的栅极、第十八NMOS管的栅极、第十九NMOS管的栅极和第二十NMOS管的栅极形成所述第二驱动电路的控制端。