CN111769817A - 一种基于pmos的上拉与下拉滤波电路 - Google Patents

Abstract

本发明属于模拟集成电路领域，分别提供一种基于PMOS的上拉与下拉滤波电路，该电路适用于低功耗，同时存在电位抖动的上拉与下拉电路。具体涉及以下内容：利用截止的PMOS管的亚阈值电流和PN结反向电流对输入端进行充放电，实现滤波的功能。采用多级串联的PMOS管对输入端进行充放电，以增大充放电时间；利用宽长比小于1的PMOS管对输入端进行充放电，减小亚阈值电流，进而增大充放电时间；在下拉电路中，将PMOS管衬底连入输入端，利用反向的PN结电流对输入端进行放电，使PMOS具有下拉功能；增大整形电路中第一级反相器的宽长比，加长反相器的翻转时间。本发明的优点在于，能够在节省资源，降低功耗的基础上，使上拉与下拉电路具有强大的滤波能力。

Description

一种基于PMOS的上拉与下拉滤波电路

技术领域

本发明属于模拟集成电路技术领域，具体分别涉及一种基于PMOS的上拉与下拉滤波电路。

背景技术

上拉就是通过一个电阻将不确定或处于高阻的信号钳位在高电平，电阻同时起限流作用。下拉同理，也是通过一个电阻将不确定的信号通过一个电阻钳位在低电平。

在上拉电阻所连接的导线上，如果外部组件无信号输入，上拉电阻则将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用，它将取消上拉电阻所设置的高电平。通过这样，上拉电阻可以使引脚即使在未连接外部组件的时候也能保持确定的逻辑电平。下拉同理，也是当输入端无信号输入时，将输入端拉至低电位。

上拉电阻的缺点是当电流流经其时，将消耗额外的能量。如果仅仅为了减小上拉电阻而带来的额外的能量消耗，那就需要一个非常大的电阻。但是，对于集成电路，利用电阻做上拉或者下拉电路时，由于版图面积的要求，电路的电阻不能做的太大，如果电阻太小，也难以满足集成电路对低功耗的要求。同时，在实际电路中，由于输入器件本身的原因会带入很严重的机械抖动，这对于后面电路的信息采集是极不准确的。传统的利用时钟计数的方案去消除机械抖动是对于逻辑资源的耗费非常大。

针对上述问题，本发明对传统的上拉与下拉电路以及传统的PMOS应用场景进行优化与改进。优点在于，能够在节省资源，降低功耗的基础上，使上拉下拉电路具有强大的滤波能力。

发明内容

本发明的目的在于针对现有技术的缺陷，分别提供一种基于PMOS的上拉与下拉滤波电路，在降低功耗与最大可能节省逻辑资源的同时，使上拉与下拉电路具有更强大的滤波能力。

本发明提供一种基于PMOS管的上拉滤波电路；所述的基于PMOS管的上拉滤波电路包括2个PMOS管、一个输入端、一个整形电路、一个输出端、一个电源端口VDD。其中，2个PMOS管分别为第一PMOS管M1、第二PMOS管M2，整形电路为I1。

上拉电路中，所述的第一PMOS的源端接VDD，第一PMOS管衬底接VDD，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端与输入端相连，同时连接整形电路的输入端，第一PMOS管与第二PMOS的栅端都连接VDD，最基本的整形电路可以用两个简单的反相器构成。

对于下拉电路，可同样利用截至的PMOS管对输入点进行放电。本发明提供一种基于PMOS管的下拉滤波电路，所述的基于PMOS管的上拉滤波电路包括1个PMOS管、一个输入端、一个整形电路、一个输出端、一个0电位GND接口、一个电源端口VDD。其中，PMOS管为M3、整形电路为I3，负载为I4。

下拉电路中，所述PMOS的源端接输入端，同时连接整形电路的输入端，PMOS管的漏端与GND相连，PMOS管栅端连接VDD，PMOS的衬底也接入输入端，最基本的整形电路可以用两个简单的反相器构成。

本发明提出利用截止的PMOS管，提供一个非常大的电阻，同时又能起到滤波的效果。根据PMOS管特性，当PMOS管处于截至状态时，由于MOS管的亚阈区特性，此次源漏之间的电阻非常大，同时存在，亚阈值电流，PN结反向电流可对上拉或下拉电点进行充放电。由于这两个电流非常小，所以对于上拉，下拉点的充放电有一个非常大的延时，而延时就是实现滤波的根本所在。

本发明并基于以上这个基本原理，提出以下创新点：1)采用多级串联的PMOS管对输入端进行充放电，以增大延时时间；2)可使用倒比PMOS管(宽长比小于1的PMOS管)，对输入端进行充放电，从而减小亚阈值电流，进而增大充放电延时时间；3)对于下拉电路，将衬底与输入端连接在一起，利用反向的PN结电流与亚阈值电流对输入端进行放电，在抑制衬偏效应的同时，使PMOS具有下拉功能。4)当要求滤波能力比较强，可利用宽长比比较大的反相器作为整形电路第一级反相器，加长反相器的翻转时间。

本发明的优点主要包括：

1本发明相比较传统的利用计数器延时滤波，极大的节省了逻辑资源；

2.本发明具有很强的通用性，能够适用于任何需要上拉或者下拉的滤波电路中；

3.本发明具有很强的灵活性，滤波能力的强弱，决定于PMOS管的宽长比的大小，整形电路内第一级反相器宽长比的大小，以及PMOS串联级数，普通技术人员可根据设计需求自由组合；

4.本发明不仅实现了输入端上拉与下拉，同时对输入信号起到了过滤的功效。

附图说明

图1为一种基于PMOS管的上拉滤波电路图。

图2为截止的倒比PMOS管的截面图。

图3为一种基于PMOS管的上拉滤波电路抽象原理图。

图4为一种基于PMOS管的上拉滤波电路仿真图。

图5为一种基于PMOS管的下拉滤波电路电路图。

图6为一种基于PMOS管的下拉滤波电路抽象原理图。

图7为一种基于PMOS管的下拉滤波电路衬底接VDD仿真图。

图8为一种基于PMOS管的下拉滤波电路衬底接输入点仿真图。

图9为应用实例一电路图。

图10为应用实例二电路图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅附图1～8。需要说明的是本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种基于PMOS管的上拉滤波电路，如图1所示；所述的基于PMOS管的上拉滤波电路包括2个PMOS管、一个输入端、一个整形电路、一个输出端、一个电源端口VDD。其中，2个PMOS管分别为第一PMOS管M1、第二PMOS管M2，整形电路为I1。

所述的第一PMOS的源端接VDD，第一PMOS管衬底接VDD，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端与输入端相连，同时连接整形电路的输入端，第一PMOS管与第二PMOS的栅端都连接VDD，最基本的整形电路可以用两个简单的反相器构成。

本发明的基本原理为：如图2所示；根据PMOS管的工作基本原理，当PMOS管的栅源之间的电压差小于其阈值电压时，PMOS管处于截止状态；源漏之间的电阻非常大，可极大的降低电路在非工作状态下的功耗，但存在亚阈值电流与PN结反向电流可对其漏端进行充电，如图3所示。但充电非常慢，可达毫秒级。

基于以上PMOS的以上特点，假想信号的输入端为一个与地连接的开关，当开关闭合输入端信号为为低电平，开关断开，输入端信号为高阻态，但由于上拉电路的存在，输入端维持一个高电平。结合实际情况考虑，在开关闭合与断开的瞬间，存在机械抖动，输入端电平存在高低电平之间的抖动，抖动周期宽度可达毫秒级。

当开关闭合的瞬间，如图4，输入端的电平瞬间被拉到一个0电位上，但由于上拉电路的延迟效果，使输入端的电位无法快速恢复到一个较高的电位，这个恢复电位的高低，直接决定于PMOS管对其漏端的充电能力，以及抖动周期的大小，此时由于抖动再次被拉低，以此往复，当这个恢复电位最高点无法使整形电路中的反相器发生反转，此时抖动电平就被滤除了。

当开关断开时，同样存在机械抖动，由于上拉电路的延时效果，在抖动期间，输入端的电平始终无法恢复到一个让整形电路内部反相器翻转的电平。只有当开关一直处于断开状态，上拉电路持续为输入端充电，直至反相器翻转，便可消除开关断开时的机械抖动。

由上可知，上拉电路的滤波能力直接决定于机械抖动的周期以及PMOS管对其漏端的充电能力。机械抖动周期由器件本身决定，当器件的机械抖动周期比较大时，普通的截至的PMOS就可能就无法起到滤波的作用。此时可应用一种宽长比小于1的PMOS管，这里称其为倒比管。由于宽长比的减小，亚阈值电流减小，PMOS管对其漏端的充电能力也随之减弱。

显然，由上可知，当抖动周期比较长时，仅仅减小亚阈值电流是远远不够的。如图1所示，可利用两级PMOS管对输入端进行充电。利用第一PMOS管对第二PMOS管充电，再利用第二PMOS管对输入点进行充电。当依然不满足设计需求时，可增加PMOS管数量，利用多级PMOS管对输入点进行充电。

对于下拉电路，可同样利用截至的PMOS管对输入点进行放电。本发明提供一种基于PMOS管的下拉滤波电路，如图5所示；所述的基于PMOS管的下拉滤波电路包括1个PMOS管、一个输入端、一个整形电路、一个输出端、一个0电位GND接口、一个电源端口VDD。其中，PMOS管为PMOS管M3、整形电路为I2。

上文所述的下拉滤波电路中的PMOS的源端接输入端，同时连接整形电路的输入端，PMOS管的漏端与GND相连，PMOS管栅端连接VDD，PMOS的衬底也接入源端输入端，最基本的整形电路可以用两个简单的反相器构成。

上文所述的下拉滤波电路所述的PMOS的衬底不能接入VDD，如图6-7所示，PN结反向电流继续会对输入端进行充电，将无法将下拉点电位拉低。反观上文所述的下拉滤波电路中的PMOS的源端接输入端，如图8可对输入端进行下拉。

同理，当机械抖动周期比较长时。单纯的一个截至的PMOS管也无法起到滤波的效果，同样可按照上拉电路中的采用倒比管或者使用多级截止的PMOS管对下拉点进行放电。

当然，无论是上拉，还是下拉电路滤波电路，如果期望的滤波电路的能力达到几百毫秒以上，仅仅使用多级倒比PMOS管依旧很难满足需求，此时，可加大整形电路中第一级反向器的宽长比，加长反相器的翻转时间，从而使延时加大。

综上所述，本发明分别提供一种基于PMOS上拉滤波电路与一种基于PMOS下拉滤波电路。该发明的基本原理为，当PMOS管处于截止状态下，利用亚阈值电流与PN结反向电流对其漏端进行充放电，由于这两个电流非常小，所以充放电非常慢，利用这个延时效果从而达到滤波的效果。并基于以上这个基本原理，提出以下创新点：1)采用多级串联的PMOS管对输入端进行充放电，以增大延时时间；2)可使用倒比PMOS管(宽长比小于1的PMOS管)，对上输入端进行充放电，从而减小亚阈值电流，进而增大充放电延时时间；3)对于下拉电路，将衬底与输入端连接在一起，利用反向的PN结电流与亚阈值电流对输入端进行放电，从而使PMOS具有下拉功能；4)当要求滤波能力比较强，可加大整形电路中第一级反相器的宽长比，加长反相器的翻转时间。

所以，本发明有效的克服了现有技术的种种缺点而具有高度的产业利用价值。

应用实例一：(输入为大于100ms的低电平脉冲，但存在多段小于25ms的机械抖动，实现对输入端的上拉)

利用上文所述的上拉滤波电路，实现滤除25ms以下机械抖动，但不能滤除大于100ms以上的低电平脉冲，具体电路图如图9示。基于PMOS管的上拉滤波电路包括3个PMOS管、一个输入端、一个整形电路、一个输出端、一个电源端口VDD；其中，3个PMOS管分别为第一PMOS管M4、第二PMOS管M5，第三PMOS管M6，整形电路为I3；第一PMOS的源端接VDD，第一PMOS管衬底接VDD，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端分别与第三PMOS管的源端和衬底相连，第三PMOS管的漏端与输入端相连，同时连接整形电路的输入端，第一PMOS管、第二PMOS与第三PMOS管的栅端都连接VDD，最基本的整形电路可以用两个简单的反相器构成；通过仿真验证一个宽长分别为1um和350nm的PMOS的滤波能力大约仅有4.66ms；将PMOS的宽长分别调至350nm与2um，采用倒比管子加大延时，将其滤波能力扩大为4.767ms；采用两级倒比管子滤波能力便可达到9.776ms；采用该3级倒比管滤波能力可达到15.564ms；增大整形电路第一级反相器的宽长比，使该反向器的NMOS和PMOS的宽长比均增大一倍，可发现滤波能力已达到39.121ms。设计者可根据输入脉冲周期和机械抖动周期自由调整上拉电路的滤波能力。

应用实例二：(输入为大于70ms的高电平脉冲，但存在多段小于10ms的机械抖动，实现对输入端的下拉)

利用上文所述的下拉滤波电路，实现滤除5ms以下机械抖动，但不能滤除大于70ms以上的低电平脉冲，具体电路图如图10示。基于PMOS管的下拉电路包括2个PMOS管、一个输入端、一个整形电路、一个输出端、一个电源端口VDD、一个0电平的GND端，整形电路为I4；其中，2个PMOS管分别为第一PMOS管M7、第二PMOS管M8；第一PMOS的源端和衬底都与输入端相连，同时连接整形电路的输入端，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端与GND相连，第一PMOS管与第二PMOS的栅端都连接VDD，最基本的整形电路可以用两个简单的反相器构成；通过仿真验证一个宽长分别为1um和350nm的PMOS的滤波能力大约仅有5.113ms；将PMOS的宽长分别调至350nm与2um，采用倒比管子加大延时，将其滤波能力扩大为5.515ms；采用两级倒比管子滤波能力便可达到11.616ms，已满足设计需求。设计者可根据输入脉冲周期和机械抖动周期自由调整下拉电路的滤波能力。

上述实施例已经充分说明了本发明的必要技术内容，普通技术人员能够依据说明加以实施，故不再赘述其他技术细节。

以上所述，仅是本发明的具体实施例方式。因此，举凡所属技术领域中具有通用知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种基于PMOS管的上拉与下拉延时滤波电路，其特征在于：

所述的基于PMOS管的上拉延时电路包括多个PMOS管、一个输入端、一个整形电路、一个输出端、一个电源端口VDD；

所述的第一PMOS的源端接VDD，第一PMOS管衬底接VDD，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端分别与第三PMOS管的源端和衬底相连，以此类推，最后一级PMOS管的漏端与输入端相连，同时连接整形电路的输入端，所有PMOS的栅端都连接VDD，最基本的整形电路可以用两个简单的反相器构成；

所述的基于PMOS管的下拉滤波电路包括多个PMOS管、一个输入端、一个整形电路、一个输出端、一个0电位GND接口、一个电源端口VDD；

上文所述的下拉滤波电路中第一PMOS的源端与衬底都接输入端，同时连接整形电路的输入端，第一PMOS管的漏端分别与第二PMOS管的源端和衬底相连，第二PMOS管的漏端分别与第三PMOS管的源端和衬底相连，以此类推，所有PMOS管栅端连接VDD，最后一级PMOS管的漏端与GND相连，最基本的整形电路可以用两个简单的反相器构成。

2.按照权利要求1所述的一种基于PMOS上拉滤波电路与下拉滤波电路，其特征在于，利用截止的PMOS管，提供一个非常大的电阻，同时又能起到滤波的效果。根据PMOS管特性，当PMOS管处于截至状态时，由于MOS管的亚阈区特性，此次源漏之间的电阻非常大，同时存在，亚阈值电流，PN结反向电流可对上拉或下拉电点进行充放电。由于这两个电流非常小，所以对于上拉，下拉点的充放电有一个非常大的延时，而延时就是实现滤波的根本所在。

3.按照权利要求1所述的一种基于PMOS上拉滤波电路，其特征在于，采用多级串联的PMOS管对输入端进行充电，以增大延时时间。利用第一级PMOS管对第二级PMOS管充电，再利用第二级PMOS管对下一级PMOS管进行充电，以此类推，最终利用最后一级的PMOS管对输入端进行充电；所述的一种基于PMOS下拉滤波电路，其特征在于，采用多级串联的PMOS管对输入端进行放电，以增大延时时间。利用第一级的PMOS管对输入端进行放电，利用第二级PMOS管对第一PMOS管放电，再利用下一级PMOS管对第二级PMOS管进行放电，以此类推。采用PMOS的级数最终由设计需要而定。

4.按照权利要求1所述的一种基于PMOS上拉滤波电路与下拉滤波电路，其特征在于，利用倒比PMOS管(宽长比小于1的PMOS管)，对输入端进行充放电，从而减小亚阈值电流，进而增大充放电延时时间，采用PMOS的宽长比最终由设计需要而定，宽长比越小，充放电延时时间越长，该方法在上拉与下拉滤波电路中具有通用性。

5.按照权利要求1所述的一种基于PMOS下拉滤波电路，其特征在于，将PMOS管的衬底与输入端连接在一起，利用反向的PN结电流与亚阈值电流对输入端进行放电，从而使PMOS具有下拉功能。

6.按照权利要求1所述的一种基于PMOS上拉滤波电路与下拉滤波电路，其特征在于，加大整形电路中第一级反相器的宽长比，加长反相器的翻转时间，进而增大充放电延时时间，采用的第一级反相器宽长比最终由设计需要而定，宽长比越大，充放电延时时间越长，该方法在上拉与下拉滤波电路中具有通用性。

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