CN102136838A - 一种上拉电阻电路结构 - Google Patents
一种上拉电阻电路结构 Download PDFInfo
- Publication number
- CN102136838A CN102136838A CN 201010590013 CN201010590013A CN102136838A CN 102136838 A CN102136838 A CN 102136838A CN 201010590013 CN201010590013 CN 201010590013 CN 201010590013 A CN201010590013 A CN 201010590013A CN 102136838 A CN102136838 A CN 102136838A
- Authority
- CN
- China
- Prior art keywords
- pull
- circuit structure
- parallel
- resistor
- oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开一种上拉电阻电路结构，其特征在于所述电路结构包含至少两个MOS管，所述至少两个MOS管并联在一起，其中一个MOS管的栅极接一控制信号，其余MOS管的栅极接一电流基准信号，所述并联在一起的MOS管的源极接电源，所述并联在一起的MOS管的漏极作为所述电路结构的输出端。本发明提供的上拉电阻电路结构可以极大地缩小集成电路版图面积，从而大大减小集成电路芯片的面积，降低集成电路芯片的成本。
Description
技术领域
本发明涉及集成电路领域的一种上拉电阻电路结构。
背景技术
在集成电路中，上拉电阻的使用相当频繁。所谓上拉，就是将某电位点通过电阻与电源VDD相连，从而将不确定的信号通过该电阻嵌位在高电平，该电阻同时起限流作用。实际应用中，通常是通过一个宽长比比较小的MOS管来实现上拉电阻的功能。以PMOS管为例，如附图1所示为传统的采用一个PMOS管作为上拉电阻的情形。根据PMOS管的特性，源极接电源VDD，栅极接地时PMOS管导通，则漏极输出的一定是高电平。通常的MOS管其宽长比是远远大于1的，这样的管子等效电阻小，对信号的损耗小，输出的高电平是接近电源VDD的。而图中，PMOS管的宽长比W/L等于1，则管子的等效电阻较大，在输出端接了其他电路的时候相当于接了一个上拉电阻。管子宽长比越小，等效电阻越大。
由上面的分析可以知道，在需要很大的上拉电阻的时候，由于工艺对管子最小宽度的限制，管子的尺寸肯定很大，如果大量使用的话，在版图上会占用很大的面积，无形中大大增加了芯片的成本。
发明内容
本发明的目的就在于解决现有技术中存在的问题，使用新的电路结构实现上拉电阻的功能，以缩小其在版图中占用的面积。
本发明采用如下技术方案：
一种上拉电阻电路结构，其特征在于所述电路结构包含至少两个MOS管，所述至少两个MOS管并联在一起，其中一个MOS管的栅极接一控制信号EN，其余MOS管的栅极接一电流基准信号Ibias，所述并联在一起的MOS管的源极接电源VDD，所述并联在一起的MOS管的漏极作为所述电路结构的输出端Y。
本发明提供了一种新的上拉电阻电路结构，与现有技术相比，通过采用本发明的上拉电阻电路结构，可以极大地缩小集成电路版图面积，从而大大减小集成电路芯片的面积，降低集成电路芯片的成本。尤其在需要大量使用上拉电阻的电路中，减小芯片面积、降低芯片成本的作用更为凸显
附图说明
图1是传统采用一个PMOS管作为上拉电阻的电路结构示意图；
图2是本发明上拉电阻的电路结构示意图。
具体实施方式
下面结合附图对本发明作进一步的描述。
如图2所示，采用两个PMOS管并联作为上拉电阻。两个并联的PMOS管的源极接电源VDD，漏极作为上拉电阻电路结构的输出端Y。其中一个PMOS管的栅极接控制信号EN，另一个PMOS管栅极接电流基准信号Ibias。
图2所示电路结构的工作原理是通过控制流过管子的电流，来起到上拉的作用。具体分析如下：输出端Y接的后端电路的等效电阻是固定不变的，假如需要100K的上拉电阻，因为上拉电阻和后端电路并联的等效电阻两端电压固定，所以上拉电阻中流过的电流也是固定的。根据这个原理，反过来，只要保证流过管子的电流和接100K上拉电阻时的相同，就等效于接了100K上拉电阻。而电流基准信号Ibias的作用正是用来控制流过管子的电流。
控制信号EN主要是用来保证芯片静态电流的。当芯片处在休眠状态的时候控制信号EN为低，将输出端Y的电平拉高，提供固定电平，和外接的电路配合控制电流；当芯片工作时，控制信号EN为高，对应的管子不导通，不对输出产生影响，输出的状态由电流基准信号Ibias控制的管子决定。
这样因为两个管子都可以使用最小尺寸，则在版图中占用的面积就会大大减小，从而降低芯片的成本。
图2所示电路结构给出了两个PMOS管并联的情况，多个PMOS管并联也能实现相同的功能。当多个PMOS管并联时，除了一个管子的栅极接控制信号EN外，其他管子的栅极都接电流基准信号Ibias。只是，如果采用多个PMOS管并联，需要将管子的宽长比调小，这样，减小版图面积的作用不如两个管子并联的效果明显，实际应用中，最好还是采用两个管子并联的结构。
用NMOS管也是一样的原理，只需要根据NMOS管的特性，对控制信号EN和电流基准信号Ibias做适应的调整。但此电路结构是做上拉电阻用，而NMOS管在传“1”的时候效果不是很好，所以，最好是用PMOS管。
通过具体实验，以91个上拉电阻布版为例，使用图1所示上拉电阻电路结构，版图面积为26u*260u左右。而使用本发明图2所示上拉电阻电路结构，91个上拉电阻的面积只有4u*260u，较之前的面积缩小了6倍，极大的缩小了版图面积，降低了芯片成本。
Claims (3)
1.一种上拉电阻电路结构，其特征在于所述电路结构包含至少两个MOS管，所述至少两个MOS管并联在一起，其中一个MOS管的栅极接一控制信号(EN)，其余MOS管的栅极接一电流基准信号(Ibias)，所述并联在一起的MOS管的源极接电源(VDD)，所述并联在一起的MOS管的漏极作为所述电路结构的输出端(Y)。
2.如权利要求1所述的上拉电阻电路结构，其特征在于所述并联在一起的MOS管的数量为两个。
3.如权利要求1或2所述的上拉电阻电路结构，其特征在于所述并联在一起的MOS管为PMOS管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010590013 CN102136838A (zh) | 2010-12-16 | 2010-12-16 | 一种上拉电阻电路结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010590013 CN102136838A (zh) | 2010-12-16 | 2010-12-16 | 一种上拉电阻电路结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102136838A true CN102136838A (zh) | 2011-07-27 |
Family
ID=44296506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010590013 Pending CN102136838A (zh) | 2010-12-16 | 2010-12-16 | 一种上拉电阻电路结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102136838A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111769817A (zh) * | 2020-07-10 | 2020-10-13 | 电子科技大学 | 一种基于pmos的上拉与下拉滤波电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716308A (en) * | 1982-07-30 | 1987-12-29 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers |
| JPH0541494A (ja) * | 1991-08-07 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6316301B1 (en) * | 2000-03-08 | 2001-11-13 | Sun Microsystems, Inc. | Method for sizing PMOS pull-up devices |
| CN1770322A (zh) * | 2004-11-01 | 2006-05-10 | 海力士半导体有限公司 | 具有芯片内建终结电路的半导体存储装置 |
| CN201994927U (zh) * | 2010-12-16 | 2011-09-28 | 苏州华芯微电子股份有限公司 | 一种上拉电阻电路结构 |
-
2010
- 2010-12-16 CN CN 201010590013 patent/CN102136838A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716308A (en) * | 1982-07-30 | 1987-12-29 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS pull-up or pull-down logic circuit having equalized discharge time delays and layout avoiding crossovers |
| JPH0541494A (ja) * | 1991-08-07 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US6316301B1 (en) * | 2000-03-08 | 2001-11-13 | Sun Microsystems, Inc. | Method for sizing PMOS pull-up devices |
| CN1770322A (zh) * | 2004-11-01 | 2006-05-10 | 海力士半导体有限公司 | 具有芯片内建终结电路的半导体存储装置 |
| CN201994927U (zh) * | 2010-12-16 | 2011-09-28 | 苏州华芯微电子股份有限公司 | 一种上拉电阻电路结构 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111769817A (zh) * | 2020-07-10 | 2020-10-13 | 电子科技大学 | 一种基于pmos的上拉与下拉滤波电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103575964B (zh) | 一种功率开关管的过流检测电路和方法 | |
| CN203798886U (zh) | 一种电流采样电路 | |
| CN100542032C (zh) | 输出晶体管的限流器 | |
| CN106027030B (zh) | 一种高速高线性全差分跟随器 | |
| CN103945317A (zh) | 用于检测耳机接头类型的检测方法及检测电路 | |
| CN207638634U (zh) | 一种nmos管高端开关驱动电路 | |
| CN106919217B (zh) | 一种钳位电压电路 | |
| CN102981032A (zh) | 一种用于全电感电流波形的检测电路及方法 | |
| CN201994927U (zh) | 一种上拉电阻电路结构 | |
| CN102136838A (zh) | 一种上拉电阻电路结构 | |
| CN206164350U (zh) | 一种开关管的驱动电路 | |
| CN108322208A (zh) | 用于正负电压信号输入的信号接口及其信号接口电路 | |
| CN208581162U (zh) | 一种限流保护电路及开关电源电路 | |
| CN102354520B (zh) | 低功耗读出放大器 | |
| CN106950414A (zh) | Mos管电流采样电路和推挽电路 | |
| CN105207667B (zh) | 低成本与门电路 | |
| CN109412595A (zh) | 一种采样电路 | |
| CN207184439U (zh) | 一种可双向导通限流的负载开关 | |
| CN108282158A (zh) | 迟滞型比较器 | |
| CN104034934A (zh) | 一种电流采样电路 | |
| CN207234664U (zh) | 高压嵌位保护电路 | |
| CN206807416U (zh) | 一种高边智能固态继电器 | |
| CN205490123U (zh) | 一种高电压集成电路中的大电流输出的过流保护装置 | |
| CN103840639A (zh) | 实现线电压检测控制的电路结构 | |
| CN105634262B (zh) | 一种高电压集成电路中的大电流输出的过流保护装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20110727 |