CN104064218B - 用于eeprom灵敏放大器的时序控制产生电路 - Google Patents
用于eeprom灵敏放大器的时序控制产生电路 Download PDFInfo
- Publication number
- CN104064218B CN104064218B CN201310088558.5A CN201310088558A CN104064218B CN 104064218 B CN104064218 B CN 104064218B CN 201310088558 A CN201310088558 A CN 201310088558A CN 104064218 B CN104064218 B CN 104064218B
- Authority
- CN
- China
- Prior art keywords
- nmos tube
- cmos inverter
- pmos
- current
- connects
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种用于EEPROM灵敏放大器的时序控制产生电路，包括第一CMOS反相器、第二CMOS反相器、延迟电容、镜像电流和一个由NMOS组成的延迟电容的放电路径。延迟电容通过第一CMOS反相器的输出端进行充电。延迟电容的放电电流路径包括两条：包括电流大小固定的镜像电流和由NMOS管组成的另一条电流路径。NMOS管的放电路径的电流大小能够随着电源的电压变化而变化，当电源电压降低并使延迟电容减少时，延迟电路的放电电流会随之减少，使电源电压在降低前后延迟电容的放电时间的差值会减少，有利于灵敏放大器的读取。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种用于EEPROM灵敏放大器的时序控制产生电路。
背景技术
在电可擦写只读存储器（Electrically Erasable Programmable Read-OnlyMemory，EEPROM）的设计中，往往需要设计灵敏放大器（SA）来实现EEPROM的读取，灵敏放大器是通过放大EEPROM的位线上微小信号的变化而读取EEPROM存储单元中的数据。灵敏放大器包括预充电、信号转换与放大、锁存等工作状态，为了实现各种工作状态间的切换，需要通过一时序控制产生电路产生的时序信号来控制，即通过该时序控制产生电路产生的时序，最后来控制EEPROM的读取过程。即通过时序信号的控制，使SA能正确按照地址建立，预充电，信号读取以及锁存的这一过程动作，时序信号的延迟长短决定了各个过程的动作时间。
如图1所示，是现有用于EEPROM灵敏放大器的时序控制产生电路图；现有用于EEPROM灵敏放大器的时序控制产生电路包括：
由PMOS管M3和NMOS管M2组成的第一反相器，PMOS管M3和NMOS管M2的栅极相连接并接输入信号IN，PMOS管M3和NMOS管M2的漏极相连接并作为第一反相器的输出端OUTb；PMOS管M3的源极接电源vpwr；NMOS管M2的源极接一镜像电源。
镜像电源电路包括电流源I和NMOS管M0和M1，NMOS管M0和M1的源极都接地vgnd，NMOS管M0的漏极和栅极都和NMOS管M1的栅极相连，NMOS管M0的漏极输入电流源I，NMOS管M1的漏极提供电流源I的镜像电流，NMOS管M1的漏极连接NMOS管M2的源极。
由PMOS管M4和NMOS管M5组成的延迟电容，PMOS管M4的源漏极都接电源vpwr、栅极接第一反相器的输出端；NMOS管M5的源漏极都接地vgnd、栅极接第一反相器的输出端。
由PMOS管M6和NMOS管M7组成的第二反相器，PMOS管M6和NMOS管M7的栅极连接在一起并连接第一反相器的输出端，PMOS管M6和NMOS管M7的漏极连接在一起并作为输出输出信号OUT。
现有时序控制产生电路中，输入信号IN是时钟信号（CLK信号），来自电路的读取速度ACLK。输出信号OUT也为一个时钟信号，且为输入信号IN的一个延迟信号，输出信号OUT和输入信号IN之间的延迟时间（delay time）的大小由延迟电容的充放电的时间决定。在EEPROM的整个读取过程，该现有时序控制产生电路会被调用三次，分别用来产生地址建立的时间，预充电的时间和sense数据的时间。通过将输出信号OUT接入到SA各个动作的控制管上实现对SA的工作过程的控制，比如要作预充电，信号会控制打开预充电的通路，进行预充电动作，充电时间由现有时序控制产生电路的输出信号OUT和输入信号IN之间的delaytime决定，经过delay time，关闭预充电通路。
现有用于EEPROM灵敏放大器的时序控制产生电路的工作过程如下：
当输入信号IN为地vgnd时，PMOS管M3导通，对由PMOS管M4和NMOS管M5组成的延迟电容被充电直至输出端OUTb的电位为电源vpwr电压。
当输入信号IN为电源vpwr电压时，NMOS管M2晶体管打开，电流源电流I从NMOS管M0镜像到NMOS管M1，利用电流I的镜像电流对PMOS管M4和NMOS管M5电容放电。放电时，输出端OUTb的电位下降，降到可以打开PMOS管M6，使得输出端OUT的电平翻转。
在现有电路中，如果电源vpwr的电压越低，PMOS管M4和NMOS管M5的电容越小，经稳定的电流I的镜像电流的放电，放电时间即delay time也越短即输出信号和输入信号之间的上升沿延迟时间也会越短。
在现有电路中，最短的时序时间Tmin即输出信号和输入信号之间的最小的上升沿延迟时间会出现在低压，高温；最长的时序时间Tmax即输出信号和输入信号之间的最大的上升沿延迟时间会出现在高压，低温。时序时间Tmax和Tmin的偏差越大，对EEPROM的读取电路越不利，原因为：随着低压EEPROM的电源电压的降低，最短的时序时间Tmin也随之缩短，但是灵敏放大器在电源电压越低时，需要更长的时间来读取数据如读取数据时需要更长的预充电时间，所以现有电路在电源电压降低时对读取数据不利。
发明内容
本发明所要解决的技术问题是提供一种用于EEPROM灵敏放大器的时序控制产生电路，能使延迟电容的放电电流随着电源电压变化而变化，使延迟电容的放电时间稳定，有利于灵敏放大器的读取。
为解决上述技术问题，本发明提供的用于EEPROM灵敏放大器的时序控制产生电路包括：
由第一PMOS管和第一NMOS管连接形成的第一CMOS反相器，所述第一PMOS管和所述第一NMOS管的栅极相连并作为所述第一CMOS反相器的输入端，该输入端连接输入信号；所述第一PMOS管和所述第一NMOS管的漏极相连并作为所述第一CMOS反相器的输出端；所述第一PMOS管的源极接电源，所述第一NMOS管的源极连接一镜像电流。
第二CMOS反相器，所述第二CMOS反相器的输入端连接所述第一CMOS反相器的输出端，所述第二CMOS反相器的输出端输出输出信号。
延迟电容，和所述第一CMOS反相器的输出端相连接。
第二NMOS管，所述第二NMOS管的漏极连接所述第一CMOS反相器的输出端，所述第二NMOS管的源极接地，所述第二NMOS管的栅极连接所述输入信号。
当所述输入信号为接地电压的低电平时，所述延迟电容充电。
当所述输入信号为电源电压的高电平时，所述延迟电容通过由所述第一NMOS管和所述镜像电流组成的第一电流路径以及由所述第二NMOS管组成的第二电流路径放电；所述第一电流路径的放电电流固定，所述第二电流路径的放电电流大小随所述电源的电压增加而增加、以及随所述电源的电压减少而减少。
进一步的改进是，所述延迟电容包括第二PMOS管和第三NMOS管；所述第二PMOS管的源漏极都连接电源，所述第二PMOS管的栅极连接所述第一CMOS反相器的输出端；所述第三NMOS管的源漏极都接地，所述第三NMOS管的栅极连接所述第一CMOS反相器的输出端。
进一步的改进是，所述镜像电流由第一电流源、第四NMOS管和第五NMOS管产生，所述第四NMOS管和所述第五NMOS管的源极都接地，所述第四NMOS管的漏极和栅极都和所述第五NMOS管的栅极连接，所述第四NMOS管的漏极输入所述第一电流源，所述第五NMOS管的漏极连接所述第一NMOS管的源极并提供所述第一电流源的所述镜像电流。
进一步的改进是，所述第二CMOS反相器由第三PMOS管和第六NMOS管组成，所述第三PMOS管和所述第六NMOS管的栅极相连并作为所述第二CMOS反相器的输入端；所述第三PMOS管和所述第六NMOS管的漏极相连并作为所述第二CMOS反相器的输出端；所述第三PMOS管的源极接电源，所述第六NMOS管的源极接地。
和现有技术相比，本发明的延迟电容的放电电流路径包括两条，一条电流路径的电流大小固定，另一条电流路径的电流大小能够随着电源的电压增加而增加以及减少而减少，这样当电源电压降低并使延迟电容减少时，延迟电路的放电电流会随之减少，从而使延迟电容的放电时间相对保持稳定即电源电压在降低前后延迟电容的放电时间的差值会减少，从而能够避免现有技术中延迟电容的放电时间会随电源电压的降低而减少的缺陷，从而有利于灵敏放大器的读取。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有用于EEPROM灵敏放大器的时序控制产生电路图；
图2是本发明实施例用于EEPROM灵敏放大器的时序控制产生电路图。
具体实施方式
如图2所示，是本发明实施例用于EEPROM灵敏放大器的时序控制产生电路图。本发明实施例用于EEPROM灵敏放大器的时序控制产生电路包括：
由第一PMOS管MP1和第一NMOS管MN1连接形成的第一CMOS反相器，所述第一PMOS管MP1和所述第一NMOS管MN1的栅极相连并作为所述第一CMOS反相器的输入端，该输入端连接输入信号IN；所述第一PMOS管MP1和所述第一NMOS管MN1的漏极相连并作为所述第一CMOS反相器的输出端OUTb；所述第一PMOS管MP1的源极接电源vpwr，所述第一NMOS管MN1的源极连接一镜像电流。
所述镜像电流由第一电流源Ｉ、第四NMOS管MN4和第五NMOS管MN5产生，所述第四NMOS管MN4和所述第五NMOS管MN5的源极都接地vgnd，所述第四NMOS管MN4的漏极和栅极都和所述第五NMOS管MN5的栅极连接，所述第四NMOS管MN4的漏极输入所述第一电流源Ｉ，所述第五NMOS管MN5的漏极连接所述第一NMOS管MN1的源极并提供所述第一电流源Ｉ的所述镜像电流。
第二CMOS反相器，所述第二CMOS反相器的输入端连接所述第一CMOS反相器的输出端OUTb，所述第二CMOS反相器的输出端输出输出信号OUT。所述第二CMOS反相器由第三PMOS管MP3和第六NMOS管MN6组成，所述第三PMOS管MP3和所述第六NMOS管MN6的栅极相连并作为所述第二CMOS反相器的输入端；所述第三PMOS管MP3和所述第六NMOS管MN6的漏极相连并作为所述第二CMOS反相器的输出端；所述第三PMOS管MP3的源极接电源vpwr，所述第六NMOS管MN6的源极接地vgnd。
延迟电容，和所述第一CMOS反相器的输出端OUTb相连接。所述延迟电容包括第二PMOS管MP2和第三NMOS管MN3；所述第二PMOS管MP2的源漏极都连接电源vpwr，所述第二PMOS管MP2的栅极连接所述第一CMOS反相器的输出端OUTb；所述第三NMOS管MN3的源漏极都接地vgnd，所述第三NMOS管MN3的栅极连接所述第一CMOS反相器的输出端OUTb。
第二NMOS管MN2，所述第二NMOS管MN2的漏极连接所述第一CMOS反相器的输出端OUTb，所述第二NMOS管MN2的源极接地vgnd，所述第二NMOS管MN2的栅极连接所述输入信号IN。
当所述输入信号IN为接地vgnd的低电平时，所述延迟电容充电。
当所述输入信号IN为电源vpwr电压的高电平时，所述延迟电容通过由所述第一NMOS管MN1和所述镜像电流组成的第一电流路径以及由所述第二NMOS管MN2组成的第二电流路径放电。由图2可知，所述第一电流路径的放电电流固定，该放电电流即为所述第一电流源Ｉ的所述镜像电流；所述第二NMOS管MN2的栅极电压由所述输入信号IN决定，而在高电平时，所述输入信号IN的电压为所述电源vpwr电压，故所述第二电流路径的放电电流大小和所述电源vpwr电压有关，并随所述电源vpwr的电压增加而增加、以及随所述电源vpwr的电压减少而减少。这样当所述电源vpwr的电压降低后，虽然所述延迟电容的电容值会减少，但是放电过程中放电电流也会减少，所以最后会使所述延迟电容的放电时间会比现有技术中的放电时间要增加，使得本发明实施例中所述电源vpwr的电压在高低变化时所述延迟电容的放电时间的偏差会减少，从而能够克服现有技术中的时序控制产生电路在低电源电压下工作时时序时间短而不利于灵敏放大器读取的缺陷。
为了验证本发明实施例的有益效果，可以对本发明实施例和现有技术的电路进行仿真模拟比较，如果应用在1.3v～1.65v的电源电压范围，考虑各种温度(-40℃，25℃，100℃)和corner(SS，FF，SF，FS，TT)偏差，对电路的读数据时间包含地址建立，预充电和数据sense三个过程的总时间的时间偏差进行仿真，下述仿真中Tmax对应于地址建立，预充电和数据sense三个过程的总时间的最大值，Tmin对应于地址建立，预充电和数据sense三个过程的总时间的最小值，本发明实施例中Tmax和Tmin之间的偏差主要由delay time决定，故通过仿真Tmax和Tmin之间的偏差来得到delay time的最大偏差，仿真结果为：
现有结构为：Tmax=59.8ns，Tmin=36.0ns，delay time的最大偏差为39.83%。
本发明实施例结构为：Tmax=57.7ns，Tmin=41.2ns，delay time的最大偏差为28.60%。
可以看出，本发明实施例电路确实能改善delay timing的最大偏差，使得EEPROM的读取电路更可靠。
在集成电路制造工厂生产过程中对晶片（wafer）会有不同的拉偏，仿真模拟中，corner对应于对晶片的拉偏值，拉偏后，PMOS和NMOS管的阈值电压Vt也会有变化。Corner的5组产生中，每组的第一个字母为NMOS的拉偏，第二个字母为PMOS的拉偏；S表示SLOW，即Vt较大；F表示FAST，即Vt较小；如：
TT:TYPICAL MODEL；
SS:SLOW NMOS AND SLOW PMOS MODEL；
FF:FAST NMOS AND FAST PMOS MODEL；
SF:SLOW NMOS AND FAST PMOS MODEL；
FS:FAST NMOS AND SLOW PMOS MODEL。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (4)
1.一种用于EEPROM灵敏放大器的时序控制产生电路，其特征在于，包括：
由第一PMOS管和第一NMOS管连接形成的第一CMOS反相器，所述第一PMOS管和所述第一NMOS管的栅极相连并作为所述第一CMOS反相器的输入端，该输入端连接输入信号；所述第一PMOS管和所述第一NMOS管的漏极相连并作为所述第一CMOS反相器的输出端；所述第一PMOS管的源极接电源，所述第一NMOS管的源极连接一镜像电流；
第二CMOS反相器，所述第二CMOS反相器的输入端连接所述第一CMOS反相器的输出端，所述第二CMOS反相器的输出端输出输出信号；
延迟电容，和所述第一CMOS反相器的输出端相连接；
第二NMOS管，所述第二NMOS管的漏极连接所述第一CMOS反相器的输出端，所述第二NMOS管的源极接地，所述第二NMOS管的栅极连接所述输入信号；
当所述输入信号为接地电压的低电平时，所述延迟电容充电；
当所述输入信号为电源电压的高电平时，所述延迟电容通过由所述第一NMOS管和所述镜像电流组成的第一电流路径以及由所述第二NMOS管组成的第二电流路径放电；所述第一电流路径的放电电流固定，所述第二电流路径的放电电流大小随所述电源的电压增加而增加、以及随所述电源的电压减少而减少。
2.如权利要求1所述用于EEPROM灵敏放大器的时序控制产生电路，其特征在于：所述延迟电容包括第二PMOS管和第三NMOS管；所述第二PMOS管的源漏极都连接电源，所述第二PMOS管的栅极连接所述第一CMOS反相器的输出端；所述第三NMOS管的源漏极都接地，所述第三NMOS管的栅极连接所述第一CMOS反相器的输出端。
3.如权利要求1所述用于EEPROM灵敏放大器的时序控制产生电路，其特征在于：所述镜像电流由第一电流源、第四NMOS管和第五NMOS管产生，所述第四NMOS管和所述第五NMOS管的源极都接地，所述第四NMOS管的漏极和栅极都和所述第五NMOS管的栅极连接，所述第四NMOS管的漏极输入所述第一电流源，所述第五NMOS管的漏极连接所述第一NMOS管的源极并提供所述第一电流源的所述镜像电流。
4.如权利要求1所述用于EEPROM灵敏放大器的时序控制产生电路，其特征在于：所述第二CMOS反相器由第三PMOS管和第六NMOS管组成，所述第三PMOS管和所述第六NMOS管的栅极相连并作为所述第二CMOS反相器的输入端；所述第三PMOS管和所述第六NMOS管的漏极相连并作为所述第二CMOS反相器的输出端；所述第三PMOS管的源极接电源，所述第六NMOS管的源极接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310088558.5A CN104064218B (zh) | 2013-03-19 | 2013-03-19 | 用于eeprom灵敏放大器的时序控制产生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310088558.5A CN104064218B (zh) | 2013-03-19 | 2013-03-19 | 用于eeprom灵敏放大器的时序控制产生电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104064218A CN104064218A (zh) | 2014-09-24 |
| CN104064218B true CN104064218B (zh) | 2017-02-15 |
Family
ID=51551891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310088558.5A Active CN104064218B (zh) | 2013-03-19 | 2013-03-19 | 用于eeprom灵敏放大器的时序控制产生电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104064218B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107729586B (zh) * | 2016-08-12 | 2021-04-02 | 中芯国际集成电路制造(上海)有限公司 | Eeprom模型电路及建模方法、仿真方法及测试结构 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101123426A (zh) * | 2006-08-10 | 2008-02-13 | 普诚科技股份有限公司 | 延迟电路 |
| CN101567680A (zh) * | 2008-04-24 | 2009-10-28 | 晶豪科技股份有限公司 | 不受温度影响且具有固定延迟时间的延迟电路 |
| CN102291111A (zh) * | 2011-07-04 | 2011-12-21 | 上海宏力半导体制造有限公司 | 基于比例电流源的延迟电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5380948B2 (ja) * | 2008-08-12 | 2014-01-08 | 凸版印刷株式会社 | 半導体記憶装置 |
| JP2010273186A (ja) * | 2009-05-22 | 2010-12-02 | Renesas Electronics Corp | 遅延回路 |
-
2013
- 2013-03-19 CN CN201310088558.5A patent/CN104064218B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101123426A (zh) * | 2006-08-10 | 2008-02-13 | 普诚科技股份有限公司 | 延迟电路 |
| CN101567680A (zh) * | 2008-04-24 | 2009-10-28 | 晶豪科技股份有限公司 | 不受温度影响且具有固定延迟时间的延迟电路 |
| CN102291111A (zh) * | 2011-07-04 | 2011-12-21 | 上海宏力半导体制造有限公司 | 基于比例电流源的延迟电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104064218A (zh) | 2014-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100395843C (zh) | 高速低功耗电流灵敏放大器 | |
| JP2012128938A (ja) | 参照メモリセルを利用した不揮発性メモリを読取る構造及び方法 | |
| CN109448768A (zh) | 一种具有超低失调的灵敏放大器电路 | |
| US8797789B2 (en) | Sense amplifier | |
| CN103943142B (zh) | 一种静态随机存储器及其位线预充电自定时电路 | |
| CN104112466A (zh) | 一种应用于mtp存储器的灵敏放大器 | |
| CN101546604A (zh) | 应用于eeprom的灵敏放大器 | |
| CN103456346A (zh) | 一种存储器及其时序追踪方法 | |
| TWI490878B (zh) | 用以對低功率動態快取記憶體中之低電壓電域進行充電的系統與方法 | |
| CN104751891B (zh) | 读操作时间控制电路 | |
| CN104064218B (zh) | 用于eeprom灵敏放大器的时序控制产生电路 | |
| CN102890955B (zh) | 一种用于大规模快闪存储器的灵敏放大器 | |
| CN104681055A (zh) | 一种应用于静态随机存储器电路的高速电流灵敏放大器 | |
| US20090285039A1 (en) | Method and apparatus for locally generating a virtual ground for write assist on column selected sram cells | |
| CN102110475B (zh) | 一种存储器的读出电路及其从存储器中读出数据的方法 | |
| CN104953993B (zh) | 一种高可靠性的超低功耗的复位电路 | |
| CN108389598B (zh) | 反相器钳位的灵敏放大器电路 | |
| CN108346442B (zh) | 灵敏放大器 | |
| CN206532599U (zh) | 一种伪器件辅助灵敏放大器电路 | |
| US8976611B2 (en) | Asymmetric sensing amplifier, memory device and designing method | |
| Xu et al. | Key design techniques of a 40 ns 16 Kbit embedded EEPROM memory | |
| CN104637531A (zh) | Sram存储模块及其灵敏放大器电路 | |
| CN104333366B (zh) | 一种数字io电路 | |
| CN105827232B (zh) | 一种改善sslc电平转换电路负偏压温度不稳定性的恢复电路 | |
| CN103871474B (zh) | 读操作控制信号发生器及其工作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |