CN102983846A - 一种小尺寸低静态电流的上电复位电路 - Google Patents

Abstract

本发明公开了一种小尺寸低静态电流的上电复位电路，由充电电路、低静态电流放电电路、电容、NMOS晶体管、以及整形电路构成。该电路不需要传统的RC延时复位电路中占用较大芯片面积的电阻和电容，能够减小占用芯片的面积。与其他非RC复位的电路相比，该电路复位完成后的静态电流仅由器件的泄漏电流引起，典型情况下的静态电流为皮安至纳安量级。

Description

一种小尺寸低静态电流的上电复位电路

技术领域

本发明属于集成电路领域，尤其涉及一种上电复位电路。

背景技术

在大规模数字集成电路中，寄存器单元作为常用的存储单元得到了广泛的应用。数字寄存器单元通常依靠双稳态电路来锁存逻辑状态。在数字电路上电时，由于不能确定双稳态电路的内部状态，寄存器的输出值可能是逻辑高电平或逻辑低电平。为了避免初始状态的不确定造成电路逻辑功能的紊乱，需要上电复位电路来保证上电后所有的寄存器都达到预定的值，保证系统能够按照设计的逻辑正常的工作。

图1显示了一种常用的采用RC延时的上电复位电路。该电路由电阻R11、电容C11、以及施密特反相器U11构成。施密特反相器U11的输出Reset作为逻辑电路IC的上电复位信号。该电路的工作原理是：当电源Vdd的电压由零上升到目标工作电压时，由于RC电路的延时效果，电容C11上级板A的电压比电源Vdd的电压上升的慢。因此当电源Vdd的电压升高并使得施密特反相器U1正常工作时，节点A会有一个经过延时的上升电压波形。当节点A的电压为低电平时，施密特反相器U11的输出节点Reset为高电平；当节点A的电压升高到高电平时，施密特反相器U11的输出节点Reset为低电平。因此该电路在上电过程中在节点Reset产生了一个高电平脉冲，该高电平脉冲可以作为上电复位信号。采用RC延时的上电复位电路结构简单，但是复位电路恢复的时间依赖于电阻阻值和电容容值的乘积。对于通常所需的的几十微秒或更长时间的延时，需要的电阻值和电容值较大，导致在集成电路中占用的芯片面积较大，因此采用RC延时的上电复位电路具有面积大的缺点。

图2显示了一种采用PMOS晶体管和电容实现延时的上电复位电路。该电路的工作原理与RC延时的上电复位电路相同。这里采用栅极接地的PMOS晶体管P21实现了等效电阻的作用。采用PMOS晶体管实现等效电阻在同样电阻阻值的情况下能够减小芯片面积。采用该结构的复位电路的一个缺点是当电源Vdd掉电后，保存在电容C21上的电荷无法完全放掉。在放电过程中当节点A的电压降低到低于PMOS晶体管P21的阈值电压时，PMOS晶体管P21将进入截止区，电容C21上的电荷将没有放电路径。电容C21上的电压会使得在下一次电源Vdd的电压上升的过程中，施密特反相器U21的输出节点Reset电压一直为低电平，从而不能实现连续的上电复位。只有当电源Vdd电压第二次升高的时间与电源Vdd掉电时间之间的间隔足够长，使得电容C21上的电荷能够通过PMOS晶体管P21泄漏掉后，才能正确的实现第二次的上电复位。因此这种采用PMOS晶体管和电容实现延时的上电复位电路的应用受到一定的限制。

图3显示了采用二极管连接的PMOS晶体管控制的上电复位电路。其工作原理是，当电源Vdd的电压低于PMOS晶体管的阈值电压时，PMOS晶体管P31～P38均处于截止状态，反相器U31的输入节点A的电压等于零。由于反相器U1的电源电压低于PMOS晶体管的阈值电压，因此输出节点Reset的电压等于零。当电源Vdd的电压超过PMOS晶体管的阈值电压时，PMOS晶体管P35导通，NMOS晶体管N1的栅极节点B的电压约等于电源Vdd的电压。由于PMOS晶体管的阈值电压一般略高于NMOS晶体管的阈值电压，NMOS晶体管N31导通，反相器U31的输入节点A的电压为零，输出节点Reset的电压等于电源Vdd的电压。当电源Vdd的电压高于两倍PMOS晶体管的阈值电压时，PMOS晶体管P36～P38导通，同时PMOS晶体管P31～P34也导通。NMOS晶体管N32的栅极节点C的电压将高于NMOS晶体管的阈值电压，NMOS晶体管N32导通将NMOS晶体管N31的栅极节点B的电压拉低到地。此时NMOS晶体管N31截止，由PMOS晶体管P36～P38对电容C31充电至电源电压。此时反相器U31的输入节点A的电压为高电平，其输出节点Reset的电压为低电平。图3所示的采用二极管连接的PMOS晶体管控制的上电复位电路虽然避免了采用大面积的电阻而且能够实现连续复位，但是在复位完成后由于PMOS晶体管P31～P34所在的支路导通，同时NMOS晶体管N32和PMOS晶体管P35构成的支路也导通，因此存在静态电流。该静态电流一般在微安量级，因此增加了静态功耗并且降低了待机时间。

综上所述，以上所列举的几种现有的上电复位电路中：图1所示的RC延时复位电路存在占用面积较大的缺点；图2所示的采用PMOS晶体管和电容延时的复位电路具有不能连续复位的缺点；图3所示采用二极管连接的PMOS晶体管控制的复位电路存在较大的静态电流的缺点，从而降低了待机时间。

发明内容

鉴于以上所述上电复位电路的缺点，本发明的目的在于提供一种上电复位电路，可以占用较小的芯片面积，能够连续复位，并且具有较低的静态电流。

图4显示了本发明的上电复位电路的系统结构。该上电复位电路至少包括充电电路、电容C1、NMOS晶体管N1，整形电路以及低静态电流放电电路。其中充电电路的输入端连接电源Vdd。充电电路的输出端、电容C1的一端、NMOS晶体管N1的漏极以及整形电路的输入端连接于节点A。NMOS晶体管N1的栅极，低静态电流放电电路的输出连接于节点B。NMOS晶体管N1的源极和电容C1的另一端接地。该电路的工作过程是：(1)当电源Vdd的电压从零开始上升时，首先由低静态电流放电电路控制NMOS晶体管N1导通，对电容C1进行放电，避免电容C1上的初始电压影响上电复位电路正常工作。(2)随着电源Vdd的电压升高，低静态电流放电电路关断NMOS晶体管N1，也关断了对电容C1的放电路径。同时充电电路导通，通过较小的导通电流对电容C1进行充电，节点A的电压逐渐升高。节点A的信号经过具有反相逻辑的整形电路整形，整形电路的输出节点Reset作为其他电路的上电复位信号。

本发明的一种电路实现结构之一如图5所示。图4中的充电电路在图5中由两个PMOS晶体管P1、P2构成。其中，PMOS晶体管P1的源极接电源Vdd，PMOS晶体管P1的漏极连接PMOS晶体管P2的源极，PMOS晶体管P1的栅极与自身的漏极相连，PMOS晶体管P2的漏极节点A连接电容C1的一端，PMOS晶体管P2的栅极接地。充电电路的输出位于PMOS晶体管P2的漏极节点A。图中PMOS晶体管P2的栅极还可以连接于节点A而不影响充电电路的功能。图4中充电电路也可以由两个以二极管连接(栅极与漏极短接)的NMOS晶体管串联连接构成。

图4中的整形电路在图5中由三级反相器U4，U5，U6构成。反相器U4的输入为电容C1一端的节点A，反相器U4的输出连接反相器U5的输入，反相器U5的输出连接反相器U6的输入，反相器U6的输出连接节点Reset。整形电路的输入端是反相器U4的输入节点A，整形电流的输出端是反相器U6的输出节点Reset。图5中的整形电路以三级反相器为例，实际实现时也可以是多级反相器，只要反相器的级数是奇数，保证整个整形电路是反相逻辑。所以这里的整形电路也可以是一级反相器，五级反相器或者七级反相器等。其中第一级反相器的输入连接电容C1的一端，中间的几级反相器的输入分别连接前一级反相器的输出，最后一级反相器的输出作为上电复位信号。图5中的整形电路的第一级也可以是施密特反相器，用于增加抗干扰能力。

图4中的低静态电流放电电路在图5中由NMOS晶体管N2，N3，PMOS晶体管P3，电容C2，C3，以反相器U1，U2，U3构成。其中NMOS晶体管N3的栅极与漏极连接电源Vdd。NMOS晶体管N3的源极与PMOS晶体管P3的源极相连。PMOS晶体管P3的栅极接地，PMOS晶体管P3的漏极与NMOS晶体管N2的漏极相连，同时与反相器U1的输入端连接于节点C。反相器U1，U2，U3的输出分别连接反相器U2，U3的输入以及NMOS晶体管N2的栅极节点B。节点B同时作为低静态电流放电电路的输出端。图中NMOS晶体管N3和PMOS晶体管P2构成了一个上拉电路，NMOS晶体管N3和PMOS晶体管P2是大宽长比晶体管。NMOS晶体管N2作为一个比较弱的下拉电路，是小宽长比晶体管。由NMOS晶体管N3，PMOS晶体管P3构成的较强的上拉电路和由NMOS晶体管N2构成的较弱的下拉电路共同构成了一个有比反相电路。有比反相电路的输入为反相器U3的输出节点B，有比反相电路的输出为反相器U1的输入节点C。电容C2两端分别连接电源Vdd和节点B，电容C2的作用是在上电开始时使得节点B的电压跟随电源Vdd的电压。电容C3的两端分别接地和反相器U3的输入，电容C3用于在上电开始时将反相器U3的输入限制在零电位。

图5中NMOS晶体管N1的栅极连接低静态电流放电电路的输出端，NMOS晶体管N1的漏极连接充电电路的输出端，NMOS晶体管的源极接地。NMOS晶体管N1的作用是为电容C1提供放电通路，NMOS晶体管N1的导通和关断受反相器U3的输出节点B的电压控制。图5中电容C1的一端连接充电电路的输出端，同时还连接整形电路的输入端以及NMOS晶体管N1的漏极，电容C1的另一端接地。

图6显示了图5中几个关键节点的电压波形，其中曲线VB，VC，VR，VA分别表示节点B，节点C，节点Reset和节点A的电压波形。结合图6所示的电路中各个节点的工作波形，本发明的上电复位电路的工作过程是：(1)在时间处于0～t1范围内时，电源Vdd的电压低于NMOS晶体管和PMOS晶体管的阈值电压之和。反相器U3内部的晶体管处于截止状态，反相器U3的输出节点B为高阻。图5中电容C2的下极板处于悬浮状态，电容C2两端的电压不变，所以反相器U3的输出节点B的电压VB随着电源Vdd的电压升高而升高。有比反相器中的PMOS晶体管P3和NMOS晶体管N3截止，有比反相器的输出节点C的电压等于零。假设电容C1上有初始电荷，当电源Vdd的电压高于NMOS晶体管N1的阈值电压时，NMOS晶体管N1的栅极节点B的电压VB等于电源Vdd的电压因而也高于NMOS晶体管N1的阈值电压，因此NMOS晶体管N1导通并对电容C1上的电荷进行放电，节点A的电压VA逐渐降低到零。NMOS晶体管N2的栅源电压高于其阈值电压，N2也处于导通状态，节点C的电压VC等于零。(2)在t1到t2时间范围之内，电源Vdd的电压高于NMOS晶体管和PMOS晶体管的阈值电压之和。NMOS晶体管N3和PMOS晶体管P3导通，对节点C具有较强的上拉作用。虽然NMOS晶体管N2导通对节点C具有下拉作用，但是NMOS晶体管N2为倒比管，其下拉作用弱，因此节点C的电压VC将逐渐增加。当节点C的电压VC超过反相器U1的翻转电压时，反相器U1的输出电压将变为低电平，经两级反相器U2和U3后，反相器U3的输出节点B的电压在t2时刻也变为低电平。(3)在t2到t3时间范围之内，NMOS晶体管N1和N2都截止，NMOS晶体管N1对电容C1的放电路径关断，NMOS晶体管N2对节点C的下拉作用也消失。充电电路中的PMOS晶体管P1和P2导通并对电容C1充电，节点A的电压VA逐渐增加。由于充电电路的电流比较小，充电电路和电容C1共同构成一个延时电路，使节点A的电压VA缓慢上升，这能够延长复位电路高电平脉冲的时间。(4)在t3时刻，节点A的电压VA超过整形电路中反相器U4的翻转电压，反相器U4输出变为低电平，经反相器U5和U6整形后输出节点Reset的电压VR变为低电平，从而完成了一次完整的上电复位。

上述对于本发明的说明都是以标准CMOS工艺为例，实际上本发明的上电复位电路并不依赖于所采用的工艺类型，例如可以是标准CMOS工艺，可以是绝缘硅(SOI)工艺，也可以是锗硅(SiGe)工艺等。本发明的电路原理及其实现也不依赖于所用工艺的特征尺寸，适用本发明的的工艺特征尺寸可以是微米级(＞1um)，亚微米级(0.1um～1um)，或者纳米级(＜0.1um)等。

综上所述，本发明的有益效果是：(1)采用PMOS晶体管构成的充电电路避免了RC延时电路中占用较大面积的电阻。(2)采用低静态电流放电电路在上电开始对电容放电，避免了电容上的初始电荷影响上电复位电路连续工作，并且低静态电流放电电路会随着电源电压的升高自动的切断放电通路。(3)采用的低静态电流放电电路在复位完成后除了自身的泄漏电流外不消耗其他的静态电流，因此复位完成后其静态电流为皮安至纳安量级，具有较低的静态功耗，能够延长待机时间。

附图说明

下面结合附图和实施例对本发明做进一步的详细的说明：

图1为现有的RC延时上电复位电路。

图2为现有的采用PMOS电阻的上电复位电路。

图3为现有的另一种上电复位电路。

图4为本发明的上电复位电路结构图。

图5为本发明的上电复位电路具体电路图。

图6为本发明的上电复位电路中几个关键节点的电压波形。

图7a，b为本发明中的整形电路的另外两种实施方式电路图。

图8a，b为本发明中的反相器和施密特反相器电路图。

图9为本发明中的充电电路的另一种实施方式电路图。

具体实施方式

下面通过特定的具体实例说明本发明的实施方式，请参阅图5至图9。本领域的技术人员可以由本说明书所揭示的内容轻易的了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用。本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如图5所示为该上电复位电路的一个详细的电路实现实施例。图4中的充电电路在图5中由两个PMOS晶体管P1、P2构成。其中，PMOS晶体管P1的源极接电源Vdd，PMOS晶体管P1的漏极连接PMOS晶体管P2的源极，PMOS晶体管P1的栅极与自身的漏极相连，PMOS晶体管P2的漏极节点A连接电容C1的一端，PMOS晶体管P2的栅极接地。图4中的整形电路在图5中由三级反相器U4，U5，U6构成。反相器U4的输入为电容C1一端的节点A，反相器U4的输出连接反相器U5的输入，反相器U5的输出连接反相器U6的输入，反相器U6的输出节点Reset是上电复位电路的输出端。图4的低静态电流放电电路在图5中由NMOS晶体管N2，N3，PMOS晶体管P3，电容C2，C3，以反相器U1，U2，U3构成。其中NMOS晶体管N3的栅极与漏极都连接到电源Vdd，NMOS晶体管N3的源极与PMOS晶体管P3的源极相连，PMOS晶体管P3的栅极接地，PMOS晶体管P3的漏极与NMOS晶体管N2的漏极相连，同时与反相器U1的输入连接于节点C。反相器U1，U2，U3的输出分别连接反相器U2，U3的输入以及NMOS晶体管N2的栅极节点B；图中NMOS晶体管N3和PMOS晶体管P2构成了一个上拉电路，NMOS晶体管N3和PMOS晶体管P2是大宽长比晶体管。NMOS晶体管N2作为一个比较弱的下拉电路，是小宽长比晶体管。由NMOS晶体管N3，PMOS晶体管P3构成的较强的上拉电路和由NMOS晶体管N2构成的较弱的下拉电路共同构成了一个有比反相电路。有比反相电路的输入为反相器U3的输出节点B，有比反相电路的输出节点C连接反相器U1的输入节点。电容C2两端分别连接电源Vdd和节点B，电容C2的作用是在上电开始时使得节点B的电压跟随电源Vdd的电压。电容C3的两端分别接地和反相器U3的输入，电容C3用于在上电开始时将反相器U3的输入限制在零电位。图5中的NMOS晶体管N1的栅极与NMOS晶体管N2的栅极连接于节点B，NMOS晶体管N1的源极接地。图中NMOS晶体管N1的作用是为电容C1提供放电通路，NMOS晶体管N1的导通和关断受反相器U3的输出节点B的电压控制。图5中电容C1的一端连接充电电路的输出端，同时还连接整形电路的输入端以及NMOS晶体管N1的漏极，电容C1的另一端接地。

图7a显示了图4中整形电路的另一种实现方式。图5中的整形电路以三级反相器为例，实际实现时也可以是多级反相器，只要反相器的级数是奇数，保证整个整形电路是反相逻辑。所以整形电路也可以是一级反相器，五级反相器或者七级反相器等。图7a显示了以五级反相器实现的整形电路。该整形电路包含五级反相器U71～U75，反相器U71的输入节点A是整个整形电路的输入端，中间第二级至第四级反相器U72～U74的输入分别连接前一级反相器的输出，最后一级反相器U75的输出节点B作为整形电路的输出。

图7b中以第一级采用施密特反相器的三级反相器结构显示了整形电路的另一种实现方式。施密特反相器的输入具有迟滞特性，能够滤除输入电压中的小幅度的扰动，提高电路的抗干扰能力。图7b中第一级反相器是施密特反相器U76，施密特反相器U76的输出连接第二级反相器U77的输入，第二级反相器U77的输出连接第三级反相器U78的输入，第三级反相器U78的输出节点B是整形电路的输出。

图8a显示了图5、图7a，图7b中反相器的电路实现方式。反相器至少由一个PMOS晶体管P81和一个NMOS晶体管N81构成，PMOS晶体管P81和NMOS晶体管N81的漏极连接在一起作为反相器的输出端Z，PMOS晶体管P81和NMOS晶体管N81的栅极连接在一起作为反相器的输入端A，PMOS晶体管P81的源极连接电源电压，NMOS晶体管N81的源极接地。图8a仅显示了本发明中反相器的一种实施例，本发明中的反相器也可以是其他具有反相逻辑的电路实现方式。

图8b显示了图7b中施密特触发器的一种电路实现方式。包含NMOS晶体管N83～N5以及PMOS晶体管P83～P85，NMOS晶体管N83，N84和PMOS晶体管P83，P84的栅极连接施密特反相器的输入端A。NMOS晶体管N84的漏极、PMOS晶体管P84的漏极、NMOS晶体管N85的栅极，PMOS晶体管P85的栅极连接施密特反相器的输出端B。PMOS晶体管P83的漏极连接PMOS晶体管P84的源极。NMOS晶体管N83的漏极连接NMOS晶体管N84的源极。NMOS晶体管N83的源极和PMOS晶体管P85的漏极接地。PMOS晶体管P83的源极和NMOS晶体管N85的漏极接电源Vdd。

图9显示了采用NMOS晶体管实现图4中的充电电路的一种实现方式。该实现方式不同于图4中采用PMOS晶体管的充电电路。图9中的充电电路包含NMOS晶体管N91和NMOS晶体管N92，NMOS晶体管N91为二极管连接方式，其栅漏共同接电源Vdd，NMOS晶体管N91的源极连接NMOS晶体管N92的漏极于节点B，NMOS晶体管N92也采用二极管连接方式，其栅极与漏极连接于节点B。NMOS晶体管N92的源极节点A作为充电电路的输出。图9中的充电电路用作图4中的充电电路时，图9中的节点A将连接图4中的节点A。图9中的充电电路在电源Vdd的电压低于两倍NMOS晶体管的阈值电压时，两个NMOS晶体管N91和N92都处于截止区，没有电流流过NMOS晶体管N91和N92。当电源Vdd的电压高于两倍NMOS晶体管的阈值电压时，NMOS晶体管N91和N92的栅源电压均大于NMOS晶体管的阈值电压，因此两个NMOS晶体管N91和N92都将导通，有充电电流流过两个NMOS晶体管N91，N92。

上述实施例仅示例性说明本发明的原理及其功效，而非用于限制本发明。熟悉此领域的技术人员皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍然由本发明的权利要求所涵盖。

Claims (6)

1.一种小尺寸低静态电流的上电复位电路，其特征在于，至少包括：充电电路，电容C1，NMOS管N1，低静态电流放电电路，以及整形电路，其中整形电路的输出端作为上电复位电路的复位信号输出。

2.根据权利要求1所述的上电复位电路，其特征在于：充电电路包括PMOS晶体管P1和PMOS晶体管P2；其中PMOS晶体管P1的源极连接电源Vdd，PMOS晶体管P1的漏极连接PMOS晶体管P2的源极，PMOS晶体管P1的栅极与自身的漏极相连，PMOS晶体管P2的漏极连接电容C1的一端，PMOS晶体管P2的栅极接地或接自身的漏极，PMOS晶体管P2的漏极作为充电电路的输出端；所述充电电路也可以由两个二极管连接(栅极与漏极短接)的NMOS晶体管串联连接构成。

3.根据权利要求1所述的上电复位电路，其特征在于：整形电路由奇数级反相器级联构成；其中第一级反相器的输入连接充电电路的输出端以及电容C1的一端，中间的几级反相器的输入分别连接前一级反相器的输出，最后一级反相器的输出作为上电复位信号，整形电路的第一级反相器可以是普通反相器或施密特反相器，第一级反相器的输入端作为整形电路的输入端，最后一级反相器的输出端作为整形电路的输出端。

4.根据权利要求1所述的上电复位电路，其特征在于：低静态电流放电电路由NMOS晶体管N2、N3、PMOS晶体管P3、电容C2、C3，以及反相器U1、U2、U3构成；其中NMOS晶体管N3的栅极与漏极相连，NMOS晶体管N3的源极与PMOS晶体管P3的源极相连，PMOS晶体管P3的栅极接地，PMOS晶体管P3的漏极与NMOS晶体管N2的漏极相连，同时与反相器U1的输入相连，NMOS晶体管N2，N3以及PMOS晶体管P3共同构成一有比反相电路，反相器U1、U2、U3的输出分别连接反相器U2、U3的输入以及NMOS晶体管N2的栅极，反相器U3的输出作为低静态电流放电电路的输出端。

5.根据权利要求1所述的上电复位电路，其特征在于：NMOS晶体管N1的栅极连接低静态电流放电电路的输出端，NMOS晶体管N1的漏极连接充电电路的输出端，NMOS晶体管的源极接地。

6.根据权利要求1所述的上电复位电路，其特征在于：电容C1的一端连接充电电路的输出端，同时还连接整形电路的输入端以及NMOS晶体管N1的漏极，电容C1的另一端接地。

Images