WO2015109649A1 - 零电流的上电复位电路 - Google Patents

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power supply
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麦日锋
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京微雅格（北京）科技有限公司
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    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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    • H03K3/037—Bistable circuits
    • H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger

Definitions

  • the present invention relates to a power-on reset circuit, and more particularly to a zero-power power-on reset circuit. Background technique
  • the power-on reset circuit (Power-on-RST ci RCu it, P0R) is used to ensure that the system provides a global reset signal at the initial stage of starting the power supply of the semiconductor device, ensuring that the entire device is activated from a certain state. .
  • FIG. 1 is a schematic diagram of a conventional power-on reset circuit.
  • the supply voltage VDD ramps up from zero voltage, thereby charging capacitor C through resistor R.
  • the voltage at node Va follows the VDD voltage.
  • the Schmitt trigger 10 is inverted, and the ⁇ RST signal is high.
  • the high-level ⁇ RST signal provides a global reset signal for the system, ensuring that the entire system is in a certain state. start up.
  • the high level ⁇ 1 ⁇ signal is turned on by the inverting amplifier 1 2 to turn on the PM0S transistor 14, thereby shorting the capacitor C to VDD.
  • the entire reset circuit has no static current consumption and does not generate power consumption.
  • the power supply voltage may be unstable, with small faults or short drops, which may last for hundreds of microseconds or as large as milliseconds.
  • the RC in the power-on reset circuit is relatively large, and the Va drop is small enough to fall to a second threshold that causes the Schmitt trigger 10 to flip again. Therefore, in the case of a power failure, ⁇ RST is likely to remain high.
  • the device may be switched on and off frequently, so VDD will drop briefly.
  • the power-on reset circuit shown in Figure 1 the electronic device cannot be reset normally in the case of a power failure or a short drop in the power supply voltage. Situation that may be confusing
  • Embodiments of the present invention provide a power-on reset circuit.
  • the power-on reset circuit includes an RC circuit; a Schmitt trigger, the Schmitt trigger has a first threshold and a second threshold; an inverter; and, a first PM0S tube; when the power supply voltage is energized, the power supply voltage passes through the RC
  • the circuit charges the capacitor; when the voltage of the capacitor reaches the first threshold, the Schmitt trigger flips to output a first level, thereby resetting the system where the circuit is located;
  • the power-on reset circuit includes a discharge circuit for detecting the power supply a short drop in voltage, and outputting a first signal to the input of the Schmitt trigger when the short drop is detected, the first signal allowing the Schmitt trigger to flip again to output a second level, thereby inverting
  • the amplifier turns off the first PM0S tube; when the supply voltage ramps up again, the Schmitt trigger flips and outputs a first level, thereby resetting the system in
  • the discharge circuit includes a detection circuit for detecting a short drop in the power supply voltage; and when the short drop is detected, turning on the second PMOS transistor to output the first signal.
  • the discharge circuit includes a third PMOS transistor and a first NMOS transistor connected to the drain and the source, and a control circuit that controls the gate of the third PMOS transistor and the gate of the first NMOS transistor, such that The third PMOS transistor and the first NMOS transistor are turned on when there is a short drop in the supply voltage, thereby passing the first signal of the drain of the second PMOS transistor to the input of the Schmitt trigger.
  • the control circuit includes a holding circuit for maintaining voltage stability when the power supply voltage is briefly decreased; a fourth PM0S whose gate is connected to the power supply voltage, a drain receiving and holding circuit output voltage, a source; an inverter, a reverse The input terminal of the phase comparator is connected to the source of the fourth PM0S; the fifth PM0S transistor has its gate and source connected to the power supply voltage and the drain connected to the output of the inverter.
  • the hold circuit is an RC circuit.
  • the power-on reset circuit of the embodiment of the invention can effectively overcome the problem of system state disorder caused by power failure.
  • FIG. 1 is a schematic diagram of a conventional power-on reset circuit
  • Figure 3 is a schematic view of a discharge circuit
  • FIG. 4 is a schematic diagram of a gate control circuit of a PM0S tube and a ⁇ OS tube;
  • Figure 5 is a schematic diagram of waveforms of signals of the circuit of Figure 3.
  • FIG. 6 is a schematic diagram showing the waveforms of the signals of the circuit of Figure 4. detailed description
  • the power-on reset circuit includes a conventional power-on reset circuit; the power-on reset circuit further includes a discharge circuit 210.
  • a conventional power-on reset circuit includes an RC circuit 202, a Schmitt trigger 204, an inverter 206, and a PM0S transistor 208.
  • the RC circuit 202 is composed of a resistor R and a capacitor C.
  • the Schmitt trigger 204 has two inversion thresholds, a first threshold and a second threshold, respectively.
  • VDD supply voltage
  • VDD voltage
  • VDD voltage across capacitor C gradually increases.
  • the Schmitt trigger 204 flips and outputs a high level, thereby resetting the circuits/components/modules of the system in which the circuit is located.
  • the RST signal turns the PMOS transistor 208 through the inverting amplifier 206, thereby shorting the capacitor C to VDD.
  • the entire reset circuit has no quiescent current consumption and does not generate power consumption.
  • the power-on reset time is related to the RC value. If the resistance of the resistor is l OOk D , the capacitance of C At 10pF, the reset can be completed in about 1 ⁇ s.
  • the discharge circuit 210 is for detecting a short drop in the VDD voltage, and outputs a low level to the node a when the short drop is detected, thereby causing Va to shortly follow VDD for a short drop.
  • the short drop of Va reaches a second threshold that can cause the Schmitt trigger 204 to flip again, the output signal RST of the Schmitt trigger 204 goes low, and the low level turns off the PM0S via the inverting amplifier 206. Tube 208.
  • FIG. 3 is a schematic diagram of the discharge circuit 210.
  • the discharge circuit includes a VDD detection circuit 302.
  • the VDD detection circuit 302 can be formed by a capacitor 304 and a resistor 306.
  • resistor 306 can be constructed of a CMOS transistor having a relatively high resistance, such as 10 ⁇ .
  • capacitor 304 is a true capacitor, and a large capacity capacitor can be selected, for example, the capacity of the capacitor is a few pF.
  • VDD is stable, the voltage across capacitor 304 is equal to VDD, and the voltage at node b, Vb, is zero.
  • the voltage Vb of node b substantially follows the change in VDD due to the large RC constant of capacitor 304 and resistor 306.
  • the discharge circuit also includes a PMOS transistor 308.
  • the PMOS transistor 308 can select a tube having a low impedance, such as a W/L large MOS tube.
  • VDD voltage drops rapidly, for example, when the voltage drop value reaches V th , pM0S and the voltage Vb of the node b falls by approximately Vth, since the source voltage of the PMOS transistor 308 remains substantially unchanged, the gate voltage of the PMOS transistor 308 and the PMOS are maintained.
  • the difference Vgs of the source voltage of the tube 308 is greater than the threshold voltage of the PMOS transistor 308, the PMOS transistor 308 is turned on, and its source is discharged through the ground, thereby pulling down the PMOS transistor source voltage.
  • the discharge circuit may further include a pair of MOS tubes, PMOS tubes 310 and ⁇ OS tubes 312, respective The drain (or source) poles are connected together and connected to the source of the PMOS transistor 308; the respective drain (or source) poles are connected together to provide a voltage signal for node a.
  • the PM0S tube 310 and the ⁇ OS tube 312 are normally turned off to prevent the power-on reset circuit from operating under normal conditions. If the gates PG of the PM0S transistor 310 and the gate of the NMOS transistor 312 are controlled so that the VDD voltage is briefly lowered, the PM0S transistor and the ⁇ 0S transistor are turned on, thereby transferring the low level of the drain of the NMOS transistor to the a node.
  • Figure 5 is a schematic diagram of the waveforms of the signals of the circuit of Figure 3.
  • resistor 306 and capacitor 304 or the W/L value of PMOS 308 can be selected as needed to adjust the response speed of the discharge circuit to a short drop in VDD voltage.
  • the discharge circuit can be provided with a delay circuit to effect a reset of the system only if the duration of the short-term drop in the supply voltage is sufficiently long.
  • the control circuit includes a hold circuit 402 for generating a stable voltage when the VDD voltage is briefly reduced.
  • the resistor 404 can be constructed of a CMOS tube.
  • Capacitor 406 may have a capacity greater than, for example, 20 pF. The voltage at node c is stable at a certain level when the VDD voltage drops briefly.
  • the control circuit includes a PMOS 408 whose gate is connected to VDD, the source is connected to the c node, and the drain is grounded through the resistor 410 at the NG node.
  • the resistor 410 may be composed of a single NM0S tube or a tantalum ⁇ OS tube.
  • the control circuit includes an inverter 414 having an input coupled to the NG point and grounded through a capacitor 412, the output being a PG node.
  • Capacitor 412 acts as a filter.
  • the control circuit includes a PM0S transistor 416 having a gate and source connected in common to VDD and a drain connected to the PG node.
  • the hold circuit 402 maintains Vc at a higher level, while the ⁇ OS transistor 408 is turned on, causing the high level to pass to the Ng node.
  • the NMOS transistor 416 is also turned off when VDD is briefly lowered, so the output terminal PG of the inverter is maintained at a low level.
  • the PMOS transistor 310 The ⁇ OS tube 312 is turned on.

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Abstract

一种上电复位电路，包括：RC电路（202）、施密特触发器（204）、反相器（206）和第一PMOS管（208）；当电源电压通电时，电源电压通过RC电路对电容充电；当电容的电压达到第一阈值时，施密特触发器翻转，输出第一电平，由此对电路所在系统复位；还包括放电电路（210），用于检测电源电压的短促下降，并且在检测到该短促下降时输出第一信号到施密特触发器的输入端，该第一信号允许施密特触发器再次翻转而输出第二电平，从而经反相放大器关断第一PMOS管；当电源电压再次斜线上升时，施密特触发器翻转，输出第一电平，由此对电路所在系统复位。本上电复位电路能够有效克服电源小故障带来的系统状态紊乱的问题。

Description

说 明 书 零电流的上电复位电路 技术领域
本发明涉及上电复位电路， 尤其涉及一种零功率的上电复位电路。 背景技术
上电复位电路 ( Power-on-RST c i RCu i t , 筒称 P0R )是用于保证在半 导体器件开始供电的初始阶段给系统提供一种全局复位信号， 确保整个器 件从一个确定的状态启动的电路。
图 1是一种常规的上电复位电路的示意图。 如图 1所示， 当电源最初 施加到电路时， 电源电压 VDD从零电压斜线上升， 由此通过电阻 R对电容 C充电。 电容 C充电时， 节点 Va的电压跟随 VDD电压。 当 Va增加到一定 阈值时， 施密特触发器 1 0反转， ~ RST信号为高电平， 该高电平的〜 RST 信号为这个系统提供全局复位信号，确保整个系统从一个确定的状态启动。 同时， 高电平的~ 1^了信号通过反相放大器 1 2使 PM0S管 14接通， 从而将 电容 C短接到 VDD上。 在电源电压稳定的情况下， 整个复位电路无静态电 流消耗， 不产生功率消耗。
然而， 电源电压有可能不稳定， 会出现小故障或者短促下降， 持续时 间可能为数百微秒， 也可能多达毫秒量级。 通常， 上电复位电路中的 RC 比较大， Va下降幅度很小， 不足以下降达到使施密特触发器 1 0再次翻转 的第二阈值。 因此， 在电源小故障的情况下， ~ RST很可能仍然保持在高 电平。 在某些类型的电子设备中， 例如便携设备中， 可能会经常开关设备， 因此， VDD会短促下降。 然而采用图 1所示的上电复位电路， 在电源小故 障或者电源电压短促下降的情况下无法将电子设备正常复位， 各部件的功 能可能出现混乱的情况 发明内容
本发明的目的在于提供一种能够克服上述缺点的电路。
本发明实施例提供一种上电复位电路。 该上电复位电路包括 RC电路； 施密特触发器， 施密特触发器具有第一阈值和第二阈值； 反相器； 以及， 第一 PM0S管； 当电源电压通电时， 电源电压通过 RC电路对电容充电； 当 电容的电压达到第一阈值时， 施密特触发器翻转， 输出第一电平， 由此对 电路所在系统复位； 所述上电复位电路包括放电电路， 用于检测电源电压 的短促下降， 并且在检测到该短促下降时输出第一信号到施密特触发器的 输入端， 该第一信号允许施密特触发器再次翻转而输出第二电平， 从而经 反相放大器关断第一 PM0S管； 当电源电压再次斜线上升时，施密特触发器 翻转， 输出第一电平， 由此对电路所在系统复位。
优选地， 放电电路包括检测电路， 用于检测电源电压的短促下降； 并 且在检测到所述短促下降时，将第二 PM0S管导通，使其输出所述第一信号。
优选地， 放电电路包括漏极和源极分别相连接的第三 PM0S管和第一 匪 OS管以及控制电路，控制电路控制第三 PM0S管的栅极和第一匪 OS管的 栅极，使得电源电压出现短促下降时接通所述第三 PM0S管和第一匪 OS管， 从而将第二 PM0S管漏极的第一信号传递到施密特触发器的输入端。
优选地， 控制电路包括保持电路， 用于在电源电压短促下降时保持电 压稳定； 第四 PM0S ,其栅极接到电源电压， 漏极接收保持电路的输出电压， 源极； 反相器， 反相器的输入端接在第四 PM0S的源极； 第五 PM0S管， 其 栅极和源极共同连接到电源电压， 漏极接到反相器的输出端。
优选地， 保持电路是 RC电路。
本发明实施例的上电复位电路能够有效克服电源小故障带来的系统状 态紊乱的问题。 附图说明
图 1是一种常规的上电复位电路的示意图；
图 2是根据本发明一个实施例的上电复位电路；
图 3是放电电路的示意图；
图 4是 PM0S管和匪 OS管的栅极控制电路的示意图；
图 5是图 3电路的各信号波形示意图；
图 6是图 4电路的各信号波形示意图。 具体实施方式
下面结合附图和具体实施例对本发明进行详细、 清楚、 完整的说明。 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提 下所获得的所有其它实施例， 都属于本发明保护的范围。
图 2是根据本发明一个实施例的上电复位电路。 如图 2所示， 上电复 位电路包括一个常规的上电复位电路； 上电复位电路还包括一个放电电路 210。
常规的上电复位电路包括 RC电路 202 ,施密特触发器 204 ,反相器 206 , PM0S管 208。 RC电路 202由电阻 R和电容 C组成。 施密特触发器 204分别 具有两个反转阈值， 第一阈值和第二阈值。 当电源电压 VDD 通电时， VDD 开始通过 RC电路 202对电容 C充电； 随着 VDD的增加， 电容 C两端的电压 逐步增加。 当节点 a的电压 Va达到第一阈值时， 施密特触发器 204翻转， 输出高电平， 由此对电路所在系统的各电路 /部件 /模块复位。 高电平的〜
RST信号通过反相放大器 206使 PM0S管 208接通，从而将电容 C短接到 VDD 上。 在电源电压稳定的情况下， 整个复位电路无静态电流消耗， 不产生功 率消耗。 上电复位时间和 RC值有关。 如果电阻的阻值为 l OOk D , C的容值 为 10pF，则可在 1 μ s左右完成复位。
如果 VDD出现数百微秒或甚至数毫秒的电源小故障 （g l i t ch ) ) 或者 短促下降， 由于 RC通常很大， 因此 Va下降幅度不大， 不足以达到使施密 特触发器 204再次翻转的第二阈值。 ~ RST仍然保持在高电平。
放电电路 210用于检测 VDD电压的短促下降， 并且在检测到该短促下 降时输出低电平到节点 a , 从而使 Va短时跟随 VDD做短促下降。 当 Va的 短促下降达到可以促使施密特触发器 204再次翻转的第二阈值时， 施密特 触发器 204的输出信号〜 RST变低电平， 该低电平经反相放大器 206关断 PM0S管 208。
当 VDD再次从短促下降后的低电压斜线上升时， 如前文所述， 施密特 触发器 204的输出信号〜 RST将再次置高电平， 系统的各模块将再次复位。
图 3是放电电路 210的示意图。 如图 3所示， 放电电路包括 VDD检测 电路 302。 该 VDD检测电路 302可以由电容 304和电阻 306构成。 在一个 例子中， 电阻 306可以由 CMOS管构成， 其具有较高阻值， 例如 10ΜΩ。 在 一个例子中， 电容 304是真的电容， 可以选择大容量的电容， 例如电容的 容量为数个 pF。 当 VDD稳定时， 电容 304两端的电压等于 VDD, 节点 b的 电压 Vb为零。 当 VDD电压有短促下降时， 由于电容 304和电阻 306的较大 RC常数， 使得节点 b的电压 Vb基本跟随 VDD的变化。
放电电路还包括 PMOS管 308。 该 PMOS管 308可以选择阻抗低的管子， 例如 W/L大的 M0S管。 当 VDD电压的短促下降， 例如电压下降值达到 Vth, pM0S并且节点 b的电压 Vb下降也大致为 Vth时， 由于 PMOS管 308的源极电 压基本维持不变， PMOS管 308的栅电压和 PMOS管 308的源极电压之差 Vgs 大于 PMOS管 308的阈值电压， PMOS管 308导通， 其源极通过地放电， 从 而拉低 PMOS管源极电压。
放电电路还可以包括一对 M0S管， PMOS管 310和匪 OS管 312 ,各自的 漏（或源）极连接在一起， 并且和 PMOS管 308的源极相连； 各自的漏（或 源）极连接在一起， 用于提供节点 a的电压信号。
PM0S管 310和匪 OS管 312通常关断， 以免影响上电复位电路在正常 情况下的工作。如果控制 PM0S管 310的栅极 PG和匪 0S管 312的栅极，使 得 VDD电压出现短促下降时接通 PM0S管和匪 0S管，从而将匪 0S管漏极的 低电平传递到 a节点。 图 5是图 3电路的各信号波形示意图。
根据需要， 可以选择电阻 306和电容 304的数值或者调整 PMOS 308的 W/L值， 以调整放电电路对 VDD电压短促下降的反应速度。
另外， 放电电路可以设置延迟电路， 以便仅在电源电压短促下降的持 续时间足够长的情况下， 才实现对系统的再次复位。
图 4是 PM0S管 310和匪 0S管 312的栅极控制电路的示意图。 如图 4 所示， 该控制电路包括保持电路 402 , 用于在 VDD电压短促下降时产生稳 定的电压。 在一个例子中， 它由电阻 404和电容 406组成。 电阻 404可以 由 CMOS管构成。 电容 406的容量可大于例如 20pF。 节点 c的电压在 VDD 电压短促下降时稳定在一定水平。
控制电路包括 PMOS408 , 其栅极接到 VDD, 源极接到 c节点， 漏极在 NG节点通过电阻 410接地。 电阻 410可以由单个 NM0S管构成， 也可以由 串联的匪 OS管构成。 当 VDD短促下降， PMOS管 408被接通， 使得 Vc被传 递到 NG节点。
控制电路包括反相器 414 ,反相器的输入端接在 NG点并且通过电容 412 接地， 输出端为 PG节点。 电容 412起滤波的作用。
控制电路包括 PM0S管 416 , 其栅极和源极共同连接到 VDD, 漏极接到 PG节点。
当 VDD电压短促下降时，保持电路 402将 Vc保持在较高电平，而匪 OS 管 408被接通， 使得高电平传递到 Ng节点。 匪 OS管 416在 VDD短促下降 时也被关断， 因此反相器的输出端 PG被维持在低电平。 由此， PMOS管 310 和匪 OS管 312被导通。
当 VDD回复稳定电压时， PM0S管 408被关断， 电容 412通过电阻 410 放电， 使得 NG变低。 与此同时， 匪 OS管 416被接通， PG被拉高。 各信号 波形参见图 6。
以上所述的具体实施方式， 对本发明的目的、 技术方案和有益效果进行 了进一步详细说明， 所应理解的是， 以上所述仅为本发明的具体实施方式而 已， 并不用于限定本发明的保护范围， 凡在本发明的精神和原则之内， 所做 的任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1. 一种上电复位电路， 包括 RC电路（202 ) ； 施密特触发器 （ 204 ) , 施 密特触发器具有第一阈值和第二阈值；反相器（ 206 ) ; 以及， 第一 PM0S 管 （ 208 ) ; 当电源电压通电时， 电源电压通过 RC电路（ 202 ) 对电容
( C )充电； 当电容的电压（Va )达到第一阈值时， 施密特触发器（20 翻转， 输出第一电平的复位信号， 由此对电路所在系统复位， 同时第一 电平的复位信号通过反相放大器使第一 PM0S管接通， 从而将电容短接 到电源电压上； 所述上电复位电路包括放电电路（ 210 ) , 用于检测电 源电压的短促下降，并且在检测到该短促下降时输出第一信号到施密特 触发器的输入端， 该第一信号允许施密特触发器 （ 204 )再次翻转而输 出第二电平， 从而经反相放大器 （ 206 ) 关断第一 PM0S管 （ 208 ) ； 当 电源电压再次斜线上升时， 施密特触发器（ 204 )翻转， 输出第一电平， 由此对电路所在系统复位。
2. 如权利要求 1所述的上电复位电路，其特征在于放电电路包括检测电路 ( 302 ) , 用于检测电源电压的短促下降； 并且在检测到所述短促下降 时， 将第二 PM0S管 （ 308 ) 导通， 使其输出所述第一信号。
3. 如权利要求 2所述的上电复位电路，其特征在于放电电路包括漏极和源 极分别相连接的第三 PM0S管（ 310 )和第一匪 OS管（ 312 ) 以及控制电 路， 控制电路控制第三 PM0S管（ 310 )的栅极和第一匪 OS管（ 312 )的 栅极， 使得电源电压出现短促下降时接通所述第三 PM0S管和第一匪 OS 管， 从而将第二 PM0S管漏极的第一信号传递到施密特触发器（ 204 )的 输入端。
4. 如权利要求 3所述的上电复位电路，其特征在于控制电路包括保持电路 ( 402 ) , 用于在电源电压短促下降时保持电压稳定； 第四 PMOS ( 408 ) , 其栅极接到电源电压 （VDD ) , 漏极接收保持电路的输出电压， 源极； 反相器 414 ,反相器的输入端接在第四 PM0S的源极；第五 PM0S管（ 416 ), 其栅极和源极共同连接到电源电压（VDD ) , 漏极接到反相器的输出端。 5. 如权利要求 3所述的上电复位电路， 其特征在于保持电路是 RC电路。
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