JP2023533972A - セキュアメモリデバイスのためのグリッチ保護システムおよびリセットスキーム - Google Patents

Abstract

電圧グリッチから保護するためのシステムおよび方法が提供される。概して、システムは、供給電圧（ＶＣＣ）およびパワーオンリセット（ＰＯＲ）ブロックに結合されたリセット検出器と、ＶＣＣおよびリセット検出器に結合されたグリッチ検出器と、を含む。ＶＣＣが最小未満に減少し、少なくとも第１の時間の間ローのままであるとき、リセット検出器は、信号をＰＯＲブロックに提供して、グローバルリセット信号を生成するように動作可能である。ＶＣＣが最小未満に減少し、少なくとも第２の時間の間ローのままであるとき、グリッチ検出器は、グリッチ信号をリセット検出器に提供し、リセット検出器が、信号をＰＯＲブロックに提供するように動作可能であり、第２の時間は、第１の時間より小さい。リセット検出器は、ＶＣＣが復旧するとき、グリッチ信号が受信されたことを取り消し、ＰＯＲブロックに信号送信するように動作可能な保持回路をさらに含むことができる。他の実施形態も開示される。

Description

関連出願の相互参照
この出願は、２０２１年４月２７日に出願された米国仮特許出願第１７／２４１，４４９号の国際出願であり、これは、２０２０年７月７日に出願された米国仮特許出願第６３／０４８９７５号の特許法１１９（ｅ）に従う優先権の利益を主張し、その両方は、参照によって本願明細書に完全に組み込まれる。

技術分野
この開示は、セキュアメモリデバイスに関するものであり、特に、セキュアメモリデバイスにおいてサイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護するためのシステムおよび方法に関するものである。

図１は、セキュアチップ１００上のサイドチャネル電圧グリッチ攻撃（ＳＣＡ）を示す概略ブロック図である。図１を参照すると、ＳＣＡにおいて、ハッカーは外部ハードウェア１０２を用いて、チップの主供給電圧（ＶＣＣ１０６）にグリッチ１０４を生じさせ、アナログおよび／またはデジタル回路および要素チップを、不安定にまたは異常な状況で動作させ、これにより、攻撃者は、セキュアチップのメモリ１０８内に記憶された機密データ、例えば、暗号化キーなどにアクセスすることができる。グリッチとは、ＶＣＣを、標準的な相補型金属酸化膜シリコン（ＣＭＯＳ）電圧レベルから０Ｖまでまたは負電圧までにさえ、非常に高速かつ非常に短く低下させ、その後再び、供給まで同様に急激に上昇させることを意味する。図１に示すように、グリッチ１０４は、出力電圧をＶＣＣ１０６から、例えば、標準的なＣＭＯＳ電圧から任意のレベル、負電圧にさえ、約２０ｎｓと同程度短い期間に降下させうる。ＳＣＡは、多くのセキュアシステムにとって、特に、セキュアな不揮発性またはフラッシュメモリシステムにとって、深刻な問題になっている。

既存のセキュアチップは、典型的には、１つまたは複数の従来のパワーリセット回路、例えば、緩やかな速度または傾きで発生するＶＣＣのより大きい減少を検出するように設計されたＣＭＯＳ電圧レベルリセット検出器と、仕様によって制限される速度で発生するＶＣＣのより小さい降下を検出するように設計された電圧低下検出器（ＢＯＤ）と、を含む。両方の検出器は、概して、比較器レベルセンサを用いる。両方のタイプの検出器は、時間に基づき、リセットを開始する前に、トリップ点以下での長い電源切断時間（ｔｐＤ）を必要とするので、上述したようにＳＣＡの電圧グリッチを検出するには非常に遅くかつあまりに長い応答を有する。加えて、ＣＭＯＳ電圧レベルリセット検出器およびＢＯＤの両方は、セキュアチップと同じ回路において集積して形成され、供給電圧またはＶＣＣの同じ降下を経験する。検出器は、グリッチイベントの間強制される極度の電圧条件の下で動作することができないので、この種のグリッチ攻撃を検出するのに失敗しうる。これは、ＣＭＯＳデバイスを用いて作られる検出器（ＣＭＯＳ以下および／または負電圧で動作することができない）にとって、特に問題である。

図２は、ＣＭＯＳ電圧レベルリセット検出器およびＢＯＤを用いた従来のパワーリセットスキームにおける典型的な電圧および信号のタイミング図を示す。特に、一番上の図のライン２００は、従来のＣＭＯＳ電圧レベルリセット検出器によって検出されるＶＣＣの降下を表現し、次に、この降下は、ＲＥＳＥＴ＿ＰＵＬＳＥ２０４（一番下の図に示される）をトリガし、結果として、チップ上のすべての回路および素子の安全なリセットを生ずる。中央の図のライン２０２は、従来の電圧低下検出器（ＢＯＤ）（図示せず）によって検出可能なＶＣＣのより小さい降下を表現し、次に、この降下は、ＲＥＳＥＴ＿ＰＵＬＳＥ２０４をトリガする。

図２を参照すると、従来のＣＭＯＳ電圧レベルリセット検出器は、約１．７Ｖの所定の最小のＣＭＯＳ ＶＣＣ（ＶＣＣ_ＭＩＮ）から約０．７ＶのリセットＶＣＣ（ＶＣＣ_ｒｓｔ）まで約４０μｓ／１Ｖの負の傾きの大きさ（Ｔｆ_ＶＣＣ）で、ＶＣＣの降下を検出することができ、少なくとも約２５μｓの比較的長いｔｐＤの後、ＲＥＳＥＴ＿ＰＵＬＳＥ２０４をトリガすることに留意されたい。ＶＣＣが、約１．５２Ｖのパワーオンリセット電圧（ＶＣＣ_ｐｏｒ）に回復するのに必要なさらなる時間の後まで、ＲＥＳＥＴ＿ＰＵＬＳＥ２０４がデアサートされないことにさらに留意されたい。

同様に、図２の中央の図に示すように、従来のＢＯＤは、約１．７ＶのＶＣＣ_ＭＩＮからより穏やかまたはより低く落下する傾きの大きさ（Ｔｆ_ＢＯＤ）で約１．４５Ｖの電圧低下ＶＣＣトリップレベル（ＶＣＣ_ｂｏｄ）までのＶＣＣのより小さい降下を検出することができる。ＢＯＤに必要な電源切断時間（ｔｐＤ）は、概して、ＢＯＤ内の抵抗キャパシタ（ＲＣ）フィルタ回路によってセットされ、例えば、典型的には、約３００ｎｓのオーダにある。

したがって、セキュアメモリデバイスにおいてサイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護するためのシステムおよび方法またはスキームの要求が存在する。グリッチ検出および保護システムならびに方法が既存のＣＭＯＳ電圧レベルリセット検出器または電圧低下検出器に干渉しないことがさらに望ましく、さもないと、それが含まれるかまたは用いられるセキュアチップまたはメモリデバイスの動作に悪影響を与える。

サイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護するためのグリッチ保護システムおよび方法が提供される。概して、システムは、少なくとも、供給電圧（ＶＣＣ）およびパワーオンリセット（ＰＯＲ）ブロックに結合された第１のリセット検出器と、供給電圧およびリセット検出器に結合されたグリッチ検出器と、を含む。供給電圧が、少なくとも第１の傾きの大きさ（第１のＴ_ｆ）で最小供給電圧（ＶＣＣ_ＭＩＮ）未満に減少し、少なくとも第１の時間（第１のｔｐＤ）の間ローのままであるとき、リセット検出器は、ＶＣＣの降下を検出し、リセット検出（ＲＥＳ＿ＤＥＴ）信号を提供し、ＰＯＲブロックに、グローバルリセット信号を生成させるように構成されるかまたは動作可能であり、供給電圧が、少なくとも第２の傾きの大きさ（第２のＴ_ｆ）でＶＣＣ_ＭＩＮ未満に減少し、少なくとも第２の時間（第２のｔｐＤ）の間ローのままであるとき、グリッチ検出器は、グリッチ、すなわち、０Ｖまでまたは負電圧までさえの、ＶＣＣの非常に高速かつ短い降下を検出し、グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号をリセット検出器に提供し、ＰＯＲブロックに、グローバルリセット信号を生成させるように構成されるかまたは動作可能であり、第２の時間は、第１の時間より小さい。システムは、リセット検出器内の保持回路をさらに含むことができ、保持回路は、ＶＣＣがリセット検出器に復旧するとき、グリッチが検出されたことを取り消し、ＰＯＲブロックにＲＥＳ＿ＤＥＴ信号を送信するように構成されるかまたは動作可能である。このようにして、グリッチ検出に応じて、グリッチ保護システムは、供給ランプおよびレベルのすべての条件の下で安全なリセットを実行し、チップ性能に影響を与えることなく、すべてのサイドチャネル電圧グリッチ攻撃に対して、用いられるチップを防御する。

他の態様において、セキュアメモリシステムにおいてサイドチャネル電圧グリッチ攻撃（ＳＣＡ）から保護するための方法が提供される。概して、方法は、供給電圧およびパワーオンリセット（ＰＯＲ）ブロックに結合されたリセット検出器を用いて、供給電圧（ＶＣＣ）をモニタするステップを含み、供給電圧が、最小供給電圧（ＶＣＣ_ＭＩＮ）未満に減少し、少なくとも第１の時間の間ローのままであるとき、リセット検出（ＲＳＴ＿ＤＥＴ）信号をリセット検出器からＰＯＲブロックに提供し、グローバルリセット信号を生成する。同時に、または、並行して、供給電圧は、供給電圧およびリセット検出器に結合されたグリッチ検出器を用いてモニタされ、供給電圧がＶＣＣ_ＭＩＮ未満に減少し、少なくとも第２の時間の間ローのままであるとき、グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号をリセット検出器に提供し、ＰＯＲブロックに、グローバルリセット信号を生成させ、第２の時間は、第１の時間より小さい。最後に、セキュアメモリシステム内の回路は、ＰＯＲブロックからのグローバルリセット信号に応答してリセットされ、このことにより、セキュアメモリシステムにおいてサイドチャネル電圧グリッチ攻撃（ＳＣＡ）から保護する。

いくつかの実施形態において、リセット検出器にＧＬＴＨ＿ＤＥＴに信号を提供することは、ＧＬＴＨ＿ＤＥＴ信号がリセット検出器において受信されたという「記憶」を保持することを含み、供給電圧がリセット検出器に復旧するとき、ＧＬＴＨ＿ＤＥＴ信号が受信されたことを取り消し、リセット検出器が、ＲＳＴ＿ＤＥＴ信号をＰＯＲブロックに提供するようにして、安全なＰＯＲを実行させる。ＧＬＴＨ＿ＤＥＴ信号が受信されたことを保持および取り消すことは、リセット検出器に対する供給電圧を失う前に、リセット検出器内の内部トリップ点ノードを放電することを含むことができる。

本発明の実施形態のさらなる特徴および利点、ならびに、本発明の種々の実施形態の構造および動作は、添付の図面を参照して以下に詳細に記載される。本発明が本願明細書において記載されている特定の実施形態に限定されるものではないことに留意されたい。この種の実施形態は、例示の目的のみのために本願明細書において提示される。追加の実施形態は、本願明細書に含まれる教示に基づいて、当業者に明らかであろう。

以下、本発明の実施形態は、単なる例として、対応する参照符号が対応する部分を示す添付の概略図面を参照して記載される。さらに、本願明細書に組み込まれ、明細書の一部を形成する添付の図面は、本発明の実施形態を示し、説明とともに、本発明の原理を説明し、当業者が本発明を作成し使用することができるようにさらに機能する。

セキュアチップ上のサイドチャネル電圧グリッチ攻撃（ＳＣＡ）を示す概略ブロック図である。 従来のパワーリセットスキームにおける典型的な電圧および信号を示すタイミング図である。 第１および第２のリセット検出器、ＯＲゲート、電圧低下検出器およびグリッチ検出器を含むグリッチ保護システムの他の実施形態を示す概略ブロック図である。 電力がリセット検出器に復旧するとき、グリッチが検出されたことを取り消すための保持回路を含むリセット検出器の一実施形態を示す概略図である。 グリッチ検出および保護パワーリセットスキームの一実施形態の信号を示すタイミング図である。 サイドチャネル電圧グリッチ攻撃（ＳＣＡ）を検出し、当該攻撃から保護するためのグリッチ検出器を備えるグリッチ保護システムを含むシステムを動作する方法を示すフローチャートである。 システムリセットサブシステムアナログ（ＳＲＳＳＡ）ブロックを含む埋め込み不揮発性メモリ（ｅＮＶＭ）システムのブロック図であり、ＳＲＳＳＡブロックは、ＳＣＡからの保護のためのグリッチ検出器を含むグリッチ保護システムを有する。

サイドチャネル電圧グリッチ攻撃またはサイドチャネル攻撃（ＳＣＡ）を検出し、当該攻撃から保護するためのグリッチ保護システムおよび方法が開示される。

以下の記載において、説明のために、多数の具体的な詳細は、本発明の完全な理解を提供するために記載される。しかしながら、本発明がこれらの具体的な詳細なしで実施されうることは、当業者に明らかである。他の例において、この説明の理解を不必要に不明瞭にすることを回避するために、周知の構造および技術は、詳細に示されないかまたはブロック図形式で示されない。

明細書において、「一実施形態」に対する参照は、その実施形態に関連して記載されている特定の特徴、構造または特性が少なくとも本発明の一実施形態に含まれることを意味する。明細書の種々の場所に現れる「一実施形態において」というフレーズは、必ずしもすべて同一の実施形態を参照するというわけではない。本願明細書で用いられる結合に対する用語は、２つ以上の構成要素または要素を直接電気的に接続すること、および、１つまたは複数の介在する構成要素を通して間接的に接続することの両方を含みうる。

図３を参照して、パワーリセット回路またはグリッチ検出器を含むグリッチ保護システムの実施形態が記載されている。図３を参照すると、一実施形態において、グリッチ保護システム３００は、安全なリセットおよびパワーオンリセット（ＰＯＲ）ブロック３０２または回路と、第１のリセット検出器３０４、例えば、相補型金属酸化膜シリコン（ＣＭＯＳ）電圧レベル（ＶＣＳ）のリセット検出器と、第２のリセット検出器３０６と、ＯＲゲート３０８と、電圧低下検出器（ＢＯＤ３１０）と、グリッチ検出器３１２と、を含み、ＯＲゲート３０８を通して、第１および第２のリセット検出器３０４、３０６は、ＰＯＲブロック３０２に結合されている。

安全なリセットおよびＰＯＲブロック３０２は、ＯＲゲート３０８を通して、リセット検出器３０４、３０６の一方から、または、ＢＯＤ３１０からシステムリセット信号を受信し、セキュアチップ（図示せず）上のアナログおよびデジタルまたは論理デバイスおよび回路に対して１つまたは複数のグローバルリセット信号を生成し、所定のＰＯＲシーケンスでデバイスおよび回路の電源を入れる。グリッチ保護システム３００の重要な利点は、リセットを生じさせるイベントに関係なく、リセット信号が、第２のリセット検出器３０６を通してグリッチ検出器３１２から生じるか、第１のリセット検出器３０４から生じるか、ＯＲゲート３０８を通るか、または、ＢＯＤ３１０からかにかかわらず、ＰＯＲシーケンスが同一であるということである。グリッチ保護システム３００が実施されるかまたは含まれるデバイスまたはセキュアチップが、トリップ設定点を上回るグリッチイベントを含む任意のリセットイベントに対して実質的に同じ方法で電源が入ることを確実にするために、同じリセットＰＯＲシーケンスを用いることが望ましい。概して、ＰＯＲシーケンスは、安全に電源を入れるシーケンスの間、アナログ回路および素子に対して所定の順序で電源供給をランプすることを含むアナログ部分またはシーケンスと、デバイス内のフラッシュアレイのようなメモリからデータをダウンロードすることから成るデジタル部分と、を含む。

第１のリセット検出器３０４は、主電圧源（ＶＣＣ）に結合され、ＯＲゲート３０８を通してＰＯＲブロック３０２に結合される。第１のリセット検出器３０４は、少なくとも所定の第１の電源切断時間（第１のｔｐＤ）の間、所定の最小ＶＣＣトリップ設定点（ＶＣＣ_ＭＩＮ）未満のレベルまでの少なくとも第１の傾きの大きさ（第１のＴ_ｆ）を有するＶＣＣの比較的遅い降下を検出し、第１のリセット信号（ＶＲＳＴ＿ＤＥＴ）をＯＲゲート３０８に提供するように構成されるかまたは動作可能である、次に、第１のリセット信号（ＶＲＳＴ＿ＤＥＴ）は、組み合わせたＶＲＳＴ＿ＤＥＴ（ＣＯＭＢ ＶＲＳＴ＿ＤＥＴ）をＰＯＲブロック３０２に提供し、ＰＯＲシーケンスをトリガする。ＶＣＣの遅い降下とは、第１の傾きの大きさ（第１のＴ_ｆ）がグリッチイベントに起因して生ずると予想される傾きより小さいＶＣＣの降下を意味し、ＶＣＣ_ＭＩＮは、所定のグリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ}）またはトリップ設定点よりはるかに大きく、第１の電源切断時間（第１のｔｐＤ）は、グリッチ電圧の最小の予想される期間よりはるかに長い、または、約２０ｎｓより大きい。ＯＲゲート３０８は、ゲートへの入力の一方または両方がハイである場合、ハイ出力（１）を提供するように構成されるかまたは動作可能である。ＯＲゲート３０８の使用は、従来のリセット回路（図示せず）の既存のブロックまたは要素に、第２のリセット検出器３０６、グリッチ検出器３１２およびＯＲゲート３０８を追加することにより、グリッチ保護システム３００を実施可能にするという点で有利である。

図３に示すように、グリッチ検出器３１２はまた、主電圧源（ＶＣＣ）および第２のリセット検出器３０６に結合され、第２のリセット検出器を通してＰＯＲブロック３０２に結合される。グリッチ検出器３１２は、少なくとも所定の第２の電源切断時間（第２のｔｐＤ）の間、ＶＣＣ_{ＧＬＩＴＣＨ}以下のレベルまで降下する少なくとも第２の傾きの大きさ（第２のＴ_ｆ）を有するＶＣＣのグリッチを検出し、グリッチ検出信号（ＧＬＴＨ＿ＤＥＴ）、例えば、パルス３１４を第２のリセット検出器３０６に提供することにより、第２のリセット検出器に、第２のＶＲＳＴ＿ＤＥＴ信号をＯＲゲート３０８に対して提供させるように構成されるかまたは動作可能であり、次に、第２のＶＲＳＴ＿ＤＥＴ信号は、ＣＯＭＢ ＶＲＳＴ＿ＤＥＴ信号をＰＯＲブロック３０２に提供し、ＰＯＲシーケンスをトリガする。上述したように、ＶＣＣ_{ＧＬＩＴＣＨ}は、ＶＣＣ_ＭＩＮよりはるかに小さく、第２の電源切断時間（第２のｔｐＤ）は、第１の電源切断時間（第１のｔｐＤ）より小さく、第２の傾きの大きさ（第２のＴ_ｆ）は、第１の傾きの大きさ（第１のＴ_ｆ）より大きい。グリッチイベントの間、生ずる最小グリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ－ＭＩＮ}）は、０Ｖ未満となりうるので、ＶＣＣ_{ＧＬＩＴＣＨ－ＭＩＮ}は、０Ｖまたは負電圧を含むＶＣＣ_ＭＩＮ未満の任意の電圧であるようにあらかじめ定義可能であることに留意されたい。

グリッチ検出器３１２は、任意数のトランジスタ、スイッチング素子、増幅器および／または比較器を含むことができ、比較器は、少なくとも第２の電源切断時間（第２のｔｐＤ）の間、グリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ}）以下までの主電源電圧（ＶＣＣ）の急激な降下を検出し、グリッチ検出信号（ＧＬＴＨ＿ＤＥＴ）、例えば、パルス３１４を第２のリセット検出器３０６に提供するように構成されるかまたは動作可能である。概して、グリッチ検出器３１２は、１Ｖ／μｓ以上の速度で発生し、２５μｓから約２０ｎｓ未満までの電源切断時間（第２のｔｐＤ）を有するＶＣＣの降下を検出することができる。加えて、グリッチ検出器３１２は、最大ＣＭＯＳ電圧（ＶＣＣ_ＭＡＸ）から最小グリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ－ＭＩＮ}）までのＶＣＣの降下を検出することができなければならず、最小グリッチ電圧は、０Ｖおよび０Ｖ未満の負の供給電圧を含むことができる。

加えて、グリッチ保護システム３００の検出器およびブロックは、概して、主電圧源によって電力供給され、同様にＶＣＣのグリッチおよび降下を被るので、第２のリセット検出器３０６は、保持回路（以下に示されて、詳述される）をさらに含み、保持回路を通して、グリッチ検出器３１２は、第２のリセット検出器に結合され、保持回路は、供給電圧がパワーオンリセット電圧（ＶＣＣ_ｐｏｒ）超のレベルに復旧するとき、グリッチ検出信号が受信されたことを取り消し、第２のリセット検出器に、リセット信号（ＶＲＳＴ＿ＤＥＴ）をＰＯＲブロック３０２に提供させるように構成されるかまたは動作可能である。

最後に、グリッチ検出器３１２は、グリッチ検出信号（ＧＬＴＨ＿ＤＥＴ）、すなわち、わずか数ナノ秒（ｎｓ）から約１０ｎｓ超までの十分な期間またはパルス幅を有するパルス３１４を提供できることが望ましく、これにより、信号は、第２のリセット検出器３０６において受信され、保持されることが確実になり、グリッチ検出器３１２、第２のリセット検出器３０６またはＰＯＲブロック３０２に対する電力損失が生じた場合、供給電圧がパワーオンリセット電圧（ＶＣＣ_ｐｏｒ）超のレベルに復旧するとき、ＣＯＭＢ ＶＲＳＴ＿ＤＥＴ信号は、ＰＯＲブロックに送信され、セキュアチップの安全なフルリセットが実行されることが確実になる。

適切なグリッチ検出器は、例えば、２０２１年４月２７日に出願された共通にアサインされた同時係属中の米国特許出願第１７／２４１，４４７号（その全体が本願明細書において参照によって組み込まれる）に記載されているグリッチ検出器を含むことができる。

ＢＯＤ３１０は、主電圧源（ＶＣＣ）と、ＯＲゲート３０８の出力と、ＰＯＲブロック３０２と、に結合される。ＢＯＤ３１０は、電圧レベル比較器センサを含み、所定の時間にわたり発生するＶＣＣのより小さい降下または基準電圧に対するＶＣＣの降下を検出するように構成されるかまたは動作可能である。概して、ＢＯＤ３１０は、第１のリセット検出器３０４またはグリッチ検出器３１２によって検出されるものより低い速度または傾きで発生する、ＶＣＣ_ＭＩＮおよびＶＣＣ_{ＧＬＩＴＣＨ}より高い所定の最小電圧低下検出器（ＢＯＤ）電圧（ＶＣＣ_ＢＯＤ）までのＶＣＣの降下を検出する。電圧低下イベント、すなわち、ＶＣＣ_ＢＯＤ未満のレベルまでのＶＣＣの降下が発生し、ＰＯＲをトリガする所定の時間（電圧低下ｔｐＤ）の間継続するとき、ＢＯＤ３１０は、ＢＯＤリセット信号（ＢＯＤ＿ＤＥＴ）をＰＯＲブロック３０２に提供するように構成されるかまたは動作可能である。ＢＯＤが、スタンバイ中オフである間、すなわち、電圧低下が検出されないとき、ＯＲゲート３０８の出力からのＣＯＭＢ ＶＲＳＴ＿ＤＥＴ信号は、ＣＯＭＢ ＶＲＳＴ＿ＤＥＴとして、常にオン信号すなわち論理ハイ信号であり、したがって、ＢＯＤ３１０の出力は、通常ラッチされる。ＢＯＤ３１０がスタンバイモードである間、電源切断された場合、ＣＯＭＢ ＶＲＳＴ＿ＤＥＴは、ＢＯＤ検出器のラッチの出力をリセットする。

図４は、グリッチ検出信号（ＧＬＴＨ＿ＤＥＴ）を受信する入力を有するリセット検出器４００の一実施形態を示す概略図である。図４を参照して、リセット検出器４００は、インバータを含み、インバータは、主電圧源ＶＣＣとグラウンドとの間に直列に接続される、強いｐ型金属酸化膜シリコン（ｐＭＯＳ）トランジスタ４０２および弱いｎ型金属酸化膜シリコン（ｎＭＯＳ）トランジスタ４０４と、ｐＭＯＳおよびｎＭＯＳトランジスタのゲートの間に形成されるトリップノード４０６と、から構成される。通常動作において、すなわち、ＶＣＣ_ＭＩＮ超の安定した主電圧源を有する動作において、トリップノード４０６は、ＶＣＣとグラウンドとの間に直列に接続される複数の弱いｐＭＯＳトランジスタ（集合的に４０８）および抵抗４１０によって形成される抵抗キャパシタ（ＲＣ）分圧器よってバイアスされる。抵抗４１０の抵抗は、比較的大きく、約５メガオームのオーダに選択され、通常動作の間、すなわち、リセットイベント、グリッチまたはＶＣＣの遅い降下の前に、リセット検出器４００による過剰な電流フローおよび電力消費を回避する。

通常動作の間、トリップノード４０６は、高電圧または論理１であり、論理補数（コンプリメント）（Ｔｒｉｐ＿Ｂ）は、遅延回路４１２およびインバータ４１４を通して結合され、論理ハイまたは１をリセット検出器４００のＶＲＳＴ＿ＤＥＴ出力に提供する。低レベルリセットイベントの間、すなわち、主供給電圧の遅く比較的長い降下によって生じるリセットの間、トリップノード４０６は、抵抗４１０を通してグラウンド（論理０）の方にゆっくり放電される。トリップノード４０６が十分に放電されるとき、強いｐＭＯＳトランジスタ４０２はオフにされ、弱いｎＭＯＳトランジスタ４０４はオンにされ、論理補数（Ｔｒｉｐ＿Ｂ）を論理１に反転させ、遅延回路４１２による遅延の後、リセット検出器４００は、ＶＲＳＴ＿ＤＥＴ信号（論理０）を出力し、これにより、供給電圧が、パワーオンリセット電圧（ＶＣＣ_ｐｏｒ）超のレベルに復旧するとき、ＰＯＲブロック（図示せず）は、ＰＯＲシーケンスを開始する。

グリッチイベントの間、グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号は、リセット検出器４００において受信され、これにより、トリップノード４０６は、トリップセットポイント（論理０）まで急速に放電され、論理補数（Ｔｒｉｐ＿Ｂ）を論理１に反転させ、遅延回路４１２による遅延の後、リセット検出器４００は、論理０のＶＲＳＴ＿ＤＥＴ信号を出力し、ＰＯＲブロックにＰＯＲシーケンスを開始させる。

いくつかの実施形態では、リセット検出器４００は、リセット検出器４００に対する電力の喪失後のリセット検出器４００に対する電力の復旧時にグリッチイベントの記憶および取消を可能にする保持回路４１６をさらに含む。図４に示す実施形態では、保持回路４１６は、弱いｐＭＯＳトランジスタ（集合的に４０８）のソース／ドレイン（Ｓ／Ｄ）接合とグラウンドとの間に並列に結合された複数のｎＭＯＳトランジスタ（集合的に４１８）を含むプルダウン回路であり、ｎＭＯＳトランジスタ４１８のゲートに結合されたグリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号によって、トランジスタはオンにされ、トリップノード４０６を急速に放電し、リセット検出器４００にＶＲＳＴ＿ＤＥＴ信号を出力させ、結果として、ＰＯＲブロックにＰＯＲシーケンスを開始させる。プルダウン回路のトランジスタは、ｎＭＯＳであり、一旦グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号によってオンにされると、複数のｎＭＯＳトランジスタ４１８はオンのままであり、電力がリセット検出器４００に復旧するとき、トリップノード４０６に放電させ、このことにより、グリッチイベントが検出されたことを記憶するかまたは取り消し、ＰＯＲブロックに信号送信し、フルＰＯＲシーケンスを実行し、セキュアチップまたはデバイスが、サイドチャネル電圧グリッチ攻撃またはサイドチャネル攻撃（ＳＣＡ）から保護されることを確実にすることに留意されたい。ＶＣＣの復活時に、安全なリセットパルスは、リセット検出器４００のグリッチ検出器入力に適用され、トリップノード４０６で、リセット検出器を以前の公称の設定点に復旧することができる。

図５は、グリッチイベントの検出から生じるグリッチ保護システムにおける信号を示すタイミング図であり、図５および図６を参照して説明する。特に、図５は、２０ｎｓのグリッチイベントの検出から生ずる信号を示す。

図５を参照すると、初期時間（ｔ０）において、一番上の図のライン５０２によって示されるＶＣＣは、初期電圧レベル（ＶＣＣ_ＭＡＸ）から急激に降下を開始し、ＣＭＯＳのための最小ＶＣＣレベル（ＶＣＣ_ＭＩＮ）を過ぎ、第１の時間（ｔ１）に、グリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ}）を通過し、グリッチイベントの電源切断時間が開始する。この時間に、かつ、所定の第２の電源切断時間（第２のｔｐＤ）またはグリッチイベントの幅が経過するまで、ＢＯＤの出力（ＢＯＤ ＯＵＴ５０４）、グリッチ検出器に結合された第１のリセット検出器の出力（ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６）、グリッチ検出器に結合されていない第２のリセット検出器の出力（ＶＲＳＴ ＤＥＴ ＯＵＴ５０８）、および、第１および第２のリセット検出器に結合されたＯＲゲートの出力（ＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０）のすべては、通常状態において、すなわち、イベントが検出されていない状態において、不変のままである。グリッチ検出器の出力（ＧＬＴＨ ＤＥＴ ＯＵＴ５１２）もまた、論理０でローのままである。

約２０ｎｓに等しいものとしてここでは示される、所定の第２の電源切断時間（第２のｔｐＤ）およびグリッチイベントの幅に対応する第２の時間（ｔ２）において、グリッチ検出器は、破線矢印５１４によって表現されるように、ハイまたは論理１のグリッチ検出信号（ＧＬＴＨ ＤＥＴ ＯＵＴ５１２）を、グリッチ検出器に結合された第２のリセット検出器に出力する。概して、本実施形態で示されるように、グリッチ検出信号は、わずか数ナノ秒（ｎｓ）から約１０ｎｓ超までのパルス幅を有するパルスである。グリッチ検出信号によって、第２のリセット検出器の出力（ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６）は、第３の時間（ｔ３）にローになり、フルＰＯＲリセットシーケンス５１６を開始または実行するために、ＰＯＲブロックに信号送信する。実質的に同時に、ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６は、破線矢印５１８によって表現されるように、ＯＲゲートに結合され、それによって、ＯＲゲートのＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０はローになる。ＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０は、破線矢印５２０によって表現されるように、ＢＯＤに結合され、すぐその後、時間（ｔ４）において、ＢＯＤの出力（ＢＯＤ ＯＵＴ５０４）もローになる。最後に、時間（ｔ３）において、ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６およびＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０がローになってから所定の遅延（約３００ｎｓとしてここでは示される）の後、第５の時間（ｔ５）において、ＰＯＲリセットシーケンス５１６が完了し、ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６およびＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０は、ハイの値に戻る。ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６およびＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０がハイレベルに復旧すると、かつ、ＶＣＣが十分長い間ＢＯＤトリップ点超のハイレベルに戻る場合、ＢＯＤ ＯＵＴは、通常の出力に戻る。

時間ｔ０から時間ｔ５までの全体にわたって、グリッチ検出器に結合されていない第２のリセット検出器の出力（ＶＲＳＴ ＤＥＴ ＯＵＴ５０８）がハイレベルのままであるのは、第２のリセット検出器が、グリッチ検出信号（ＧＬＴＨ ＤＥＴ ＯＵＴ５１２）を受信せず、ＶＣＣの遅く長い降下が検出されなかったからであるということに留意されたい。

ＶＣＣ（ライン５０２）は、ＶＣＣ_{ＧＬＩＴＣＨ－ＭＩＮ}の低レベルに到達した後、時間（ｔ２）の前に、ＶＣＣ_ＭＩＮより大きい通常レベルに戻ることを開始し、時間（ｔ２）において、ＶＣＣ_{ＧＬＩＴＣＨ}レベルに戻り、ＰＯＲリセットシーケンス５１６が、ＧＬＩＴＣＨ ＶＲＳＴ ＤＥＴ ＯＵＴ５０６およびＣＯＭＢＩＮＥＤ ＶＲＳＴ ＤＥＴ ＯＵＴ５１０によって開始される前に、ＶＣＣ_ＭＩＮ超になるということにさらに留意されたい。したがって、グリッチイベントの短い幅または期間のため、グリッチ検出器、ＢＯＤ、リセット検出器、ＰＯＲブロックまたはセキュアチップ上の他の回路のいずれも、完全に電源が切断されることはなく、それにもかかわらず、フルＰＯＲリセットシーケンス５１６が開始され、このことにより、セキュアチップをサイドチャネル電圧グリッチ攻撃（ＳＣＡ）から保護する。

図６のフローチャートを参照して、以下、セキュアシステムにおいてサイドチャネル電圧グリッチ攻撃（ＳＣＡ）を検出し、当該攻撃から保護するためのグリッチ検出器を備えるグリッチ保護システムを含むシステムを動作する方法を説明する。図６を参照すると、方法は、供給電圧およびパワーオンリセット（ＰＯＲ）ブロックに結合された第１のリセット検出器を用いて、供給電圧（ＶＣＣ）をモニタするステップから開始する（ステップ６０２）。実質的に同時に、または、並行して、供給電圧は、ＶＣＣおよび第１のリセット検出器に結合されたグリッチ検出器を用いてモニタされる（ステップ６０４）。次に、供給電圧ＶＣＣが、所定の最小供給電圧（ＶＣＣ_ＭＩＮ）未満であり、少なくとも第１の時間（第１のｔｐＤ）の間ローのままであると決定される（ステップ６０６）。ＶＣＣが、第１のｔｐＤより長い時間の間、ＶＣＣ_ＭＩＮ未満の場合、第１のリセット検出信号（ＲＳＴ＿ＤＥＴ）は、ＰＯＲブロックに提供され（ステップ６０８）、ＰＯＲブロックを用いてグローバルリセット信号を生成し（ステップ６１０）、ＰＯＲリセットスキームを実行する（ステップ６１２）。一旦ＶＣＣが回復し、戻った後、十分な所定期間の間ハイのままであると、リセットパルスは終了し、第１のリセット検出器およびグリッチ検出器を用いてＶＣＣをモニタするプロセスが継続する（ステップ６１４）。

第１のグリッチ検出器を用いてＶＣＣを並行してモニタする間（ステップ６０２）、グリッチが検出される場合（ステップ６１６）、グリッチ検出信号は、生成され、第２のリセット検出器のグリッチ検出入力に提供され（ステップ６１８）、さもなければ、グリッチ検出器を用いてＶＣＣをモニタするステップが継続する（ステップ６０４）。上述したように、供給電圧ＶＣＣがＶＣＣ_{ＧＬＩＴＣＨ}未満に減少し、少なくとも第２の時間（第２のｔｐＤ）の間ローのままであるとき、グリッチは検出され、第２の時間は、第１の時間（第１のｔｐＤ）より小さく、概して、２５μｓから約２０ｎｓ未満までである。加えて、ＶＣＣがグリッチイベントの間降下する速度または傾きは、概して、ステップ６０２および６０６において第１のリセット検出器によって検出される低いＣＭＯＳレベルイベントのためにＶＣＣが降下する速度または傾きよりはるかに大きい。オプションで、または、好ましくは、第２のリセット検出器は、図４に記載したような保持回路を含み、グリッチ検出信号は、第２のリセット検出器内に保持または記憶される（ステップ６２０）。上述したように、グリッチ検出信号は、トリップノード４０６をＧＮＤに引くかまたは放電するために、保持回路４１６内の複数のシャントｎＭＯＳトランジスタ４１８を用いて、第２のリセット検出器内に保持または記憶可能である。ＶＣＣが復旧するとき（ステップ６２２）、第２のリセット検出器は、内部のトリップ点、例えば、図４のトリップノード４０６は接地され、第２のＲＳＴ＿ＤＥＴ信号を生成し、第２のＲＳＴ＿ＤＥＴ信号は、次にＰＯＲブロックに提供され（ステップ６０８）、グローバルリセット信号は、ＰＯＲブロックを用いて生成され（ステップ６１０）、ＰＯＲリセットスキームが実行される（ステップ６１２）。一旦ＶＣＣが回復し、戻った後、十分な所定期間の間ハイのままであると、リセットパルスは終了し、第１のリセット検出器およびグリッチ検出器を用いてＶＣＣをモニタするプロセスが継続する（ステップ６１４）。

次に、ＶＣＣが回復したかが決定され（ステップ６１８）、ＶＣＣが回復した場合、リセット信号が生成され、第１のリセット検出器に結合され、保持回路をリセットし（ステップ６２０）、プロセスは、第１のリセット検出器を用いてＶＣＣをモニタするステップ（ステップ６０２）、および、グリッチ検出器を用いてＶＣＣをモニタするステップ（ステップ６０４）を継続する。

図７は、埋め込みメモリ７０２、例えば、不揮発性メモリ（ｅＮＶＭ）またはフラッシュメモリ、システムリセットサブシステムアナログ（ＳＲＳＳＡ）ブロック７０４を含むセキュアシステムまたはセキュアチップ７００のブロック図であり、ＳＲＳＳＡブロック７０４は、サイドチャネル電圧グリッチ攻撃（ＳＣＡ）に対する保護のためのグリッチ保護システム７０６を含む。図７を参照すると、メモリ７０２は、複数のメモリアレイ、例えば、第１のメモリアレイ７０８および第２のメモリアレイ７１０を含み、各々は、不揮発性メモリセルのアレイを含み、各々は、セキュアチップ７００上に集積して形成される処理回路７１２によって制御される。概して、メモリ７０２は、第１および第２のコントローラ７１４、７１６および電圧／電流供給ブロック７１８をさらに含み、第１および第２のコントローラ７１４、７１６は、各々、第１および第２のメモリアレイ７０８、７１０それぞれのための読取動作およびプログラムならびに消去動作のためのサポートを提供するように構成されるかまたは動作可能である。電圧／電流供給ブロック７１８は、電圧、電流および上記の異なる動作モードに利用されるデジタル信号／インジケータの範囲をメモリ７０２に提供するように構成されるかまたは動作可能である多目的混合信号ブロックである。

ＳＲＳＳＡブロック７０４は、上述したものの１つのようなグリッチ保護システム７０６の一実施形態を含み、処理回路７１２に、および、メモリ７０２の各ブロックまたは回路に結合され、グローバルリセット信号を各ブロックまたは回路に提供し、イベントがリセットを生ずるかに関係なく、実質的に同一のＰＯＲリセットスキームを実行するように構成されるかまたは動作可能である。グリッチ保護システム７０６は、安全なリセットが供給ランプおよびレベルのすべての条件の下で実行されることを確実にし、セキュアチップ７００を、セキュアチップまたはメモリ７０２の性能に影響を与えることなく、すべてのサイドチャネル電圧グリッチ攻撃から防御する。

グリッチ保護システム７０６を含むＳＲＳＳＡブロック７０４の構成要素は、メモリ７０２および処理回路７１２を有する同じセキュアチップ７００上で、または、セキュアチップに結合された別々のチップ上で実施されてもよく、メモリおよび処理回路に対する主電圧源（ＶＣＣ）をモニタするように構成されるかまたは動作可能であり、それらに対するグローバルリセット信号を提供するように構成されるかまたは動作可能である。

したがって、主供給電圧（ＶＣＣ）を０Ｖまでまたは負電圧まで低下させ、２５μｓから約２０ｎｓ未満まで持続する急激かつ短い期間のサイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護することができるグリッチ保護システム、および、これを動作する方法が開示されている。本発明の実施形態は、特定された機能およびその関係の実施を示す機能的かつ概略的なブロック図を用いて上述されている。これらの機能的な基礎的要素の境界は、説明の便宜のために本願明細書において任意に定義されている。特定された機能およびその関係が適切に実行される限り、代替の境界を定義することができる。

特定の実施形態の上述した記載は、本発明の一般的な性質を十分に明らかにするので、他者は、当該技術分野の知識を適用することによって、本発明の一般的な概念から逸脱することなく、過度の実験を行うことなく、この種の特定の実施形態を種々の用途に容易に修正および／または適応させることができる。したがって、この種の適応および修正は、本願明細書において提示される教示および指針に基づいて、開示された実施形態の均等の意味および範囲内にあることが意図される。本願明細書における語法または用語は、説明のためであり、限定のためではなく、本願明細書の用語または語法は、教示および指針を考慮して当業者によって解釈されることを理解されたい。

概要および要約の章ではなく、発明を実施するための形態の章が、請求項を解釈するために用いられることを意図することを理解されたい。概要および要約の章は、発明者によって意図される本発明のすべての例示的な実施形態ではなく、１つまたは複数を記載することができ、したがって、いかなる形であれ本発明および添付の請求項を限定することを意図するものではない。

本発明の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の請求項およびそれらの均等物に従ってのみ定義されるべきである。

Claims (20)

1. 供給電圧（ＶＣＣ）およびパワーオンリセット（ＰＯＲ）ブロックに結合された第１のリセット検出器と、
   前記供給電圧および前記第１のリセット検出器に結合されたグリッチ検出器と、
   を備えるグリッチ保護システムであって、
   前記供給電圧が、少なくとも第１の傾きの大きさ（第１のＴ_ｆ）で最小供給電圧（ＶＣＣ_ＭＩＮ）未満に減少し、少なくとも第１の時間（第１のｔｐＤ）の間ローのままであるとき、前記第１のリセット検出器は、リセット（ＶＲＳＴ＿ＤＥＴ）信号を前記ＰＯＲブロックに提供して、グローバルリセット信号を生成するように動作可能であり、
   前記供給電圧が、少なくとも第２の傾きの大きさ（第２のＴ_ｆ）でグリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ}）未満に減少し、少なくとも第２の時間（第２のｔｐＤ）の間ローのままであるとき、前記グリッチ検出器は、グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号を前記第１のリセット検出器に提供し、前記第１のリセット検出器が、前記ＶＲＳＴ＿ＤＥＴ信号を前記ＰＯＲブロックに提供するように動作可能であり、
   前記第２の時間は、前記第１の時間より小さく、ＶＣＣ_{ＧＬＩＴＣＨ}は、少なくとも前記第２の時間（第２のｔｐＤ）の間、ＶＣＣ_ＭＩＮより小さい、
   グリッチ保護システム。
2. 前記第１のリセット検出器は、保持回路を備え、前記保持回路を通して、前記グリッチ検出器は、前記第１のリセット検出器に結合され、
   前記供給電圧が前記第１のリセット検出器に復旧するとき、前記保持回路は、前記ＧＬＴＨ＿ＤＥＴ信号が受信されたことを取り消し、前記第１のリセット検出器が、前記ＶＲＳＴ＿ＤＥＴ信号を前記ＰＯＲブロックに提供するように動作可能である、
   請求項１に記載のグリッチ保護システム。
3. 前記保持回路は、前記グリッチ検出器に結合されたゲートを有する複数のＮＭＯＳトランジスタを備え、前記複数のＮＭＯＳトランジスタは、並列に接続され、前記ＧＬＴＨ＿ＤＥＴ信号が受信されるとき、前記第１のリセット検出器内の内部トリップ点ノードを放電する、
   請求項２に記載のグリッチ保護システム。
4. 前記ＧＬＴＨ＿ＤＥＴ信号は、十分な期間のパルス幅を有するパルスを備え、前記内部トリップ点ノードを０Ｖまで放電する、
   請求項３に記載のグリッチ保護システム。
5. 前記第２の傾きの大きさ（第２のＴ_ｆ）は、前記第１の傾きの大きさ（第１のＴ_ｆ）より大きい、
   請求項１に記載のグリッチ保護システム。
6. 前記第２の時間（第２のｔｐＤ）は、少なくとも２０ｎｓである、
   請求項１に記載のグリッチ保護システム。
7. 前記グリッチ保護システムは、前記供給電圧および前記ＰＯＲブロックに結合された電圧低下検出器（ＢＯＤ）をさらに備え、
   前記供給電圧が第３の傾きの大きさ（第３のＴ_ｆ）でＶＣＣ_ＭＩＮ未満に減少し、少なくとも第３の時間（第３のｔｐＤ）の間、ＢＯＤ電圧（ＶＣＣ_ＢＯＤ）以下のままであるとき、前記ＢＯＤは、前記ＰＯＲブロックに信号送信し、前記グローバルリセット信号を生成するように動作可能であり、
   前記第３の傾きの大きさは、前記第１の傾きの大きさより小さく、ＶＣＣ_ＢＯＤは、ＶＣＣ_{ＧＬＩＴＣＨ}より大きい、
   請求項１に記載のグリッチ保護システム。
8. 前記グリッチ保護システムは、前記供給電圧に結合された第２のリセット検出器をさらに備え、
   前記第１のリセット検出器および前記第２のリセット検出器は、ＯＲゲートを通して前記ＰＯＲブロックに結合され、前記第１のリセット検出器または前記第２のリセット検出器からの前記ＶＲＳＴ＿ＤＥＴ信号が、前記ＰＯＲブロックに前記グローバルリセット信号を生成させるように動作可能である、
   請求項１に記載のグリッチ保護システム。
9. 前記グリッチ検出器は、０Ｖ未満の負の供給電圧を含む、前記ＶＣＣ_{ＧＬＩＴＣＨ}未満の任意の供給電圧に対して前記ＧＬＴＨ＿ＤＥＴ信号を提供するように動作可能である、
   請求項１に記載のグリッチ保護システム。
10. メモリと、
    グリッチ保護システムと、
    を備えるシステムであって、
    前記グリッチ保護システムは、
    供給電圧（ＶＣＣ）およびパワーオンリセット（ＰＯＲ）ブロックに結合されたリセット検出器と、
    前記供給電圧および前記リセット検出器に結合されたグリッチ検出器と、
    を備え、
    前記供給電圧が、少なくとも第１の傾きで最小供給電圧（ＶＣＣ_ＭＩＮ）未満に減少し、少なくとも第１の時間の間ローのままであるとき、前記リセット検出器は、リセット検出（ＲＳＴ＿ＤＥＴ）信号を前記ＰＯＲブロックに提供し、前記メモリに対してグローバルリセット信号を生成するように動作可能であり、
    前記供給電圧が、少なくとも第２の傾きで前記ＶＣＣ_ＭＩＮ未満に減少し、少なくとも第２の時間の間ローのままであるとき、前記グリッチ検出器は、グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号を前記リセット検出器に提供し、前記リセット検出器が、前記ＲＳＴ＿ＤＥＴ信号を前記ＰＯＲブロックに提供するように動作可能であり、
    前記第２の時間は、前記第１の時間より小さい、
    システム。
11. 前記リセット検出器は、保持回路を備え、前記保持回路を通して、前記グリッチ検出器は、前記リセット検出器に結合され、
    前記供給電圧が前記リセット検出器に復旧するとき、前記保持回路は、前記ＧＬＴＨ＿ＤＥＴ信号が受信されたことを取り消し、前記リセット検出器が、前記ＲＳＴ＿ＤＥＴ信号を前記ＰＯＲブロックに提供するように動作可能である、
    請求項１０に記載のシステム。
12. 前記保持回路は、前記グリッチ検出器に結合されたゲートを有する複数のＮＭＯＳトランジスタを備え、前記複数のＮＭＯＳトランジスタは、並列に接続され、前記ＧＬＴＨ＿ＤＥＴ信号が受信されるとき、前記リセット検出器内の内部トリップ点ノードを放電する、
    請求項１１に記載のシステム。
13. 前記ＧＬＴＨ＿ＤＥＴ信号は、十分な期間のパルス幅を有するパルスを備え、前記内部トリップ点ノードを０Ｖまで放電する、
    請求項１２に記載のシステム。
14. 前記グリッチ保護システムは、前記供給電圧および前記ＰＯＲブロックに結合された電圧低下検出器（ＢＯＤ）をさらに備え、
    前記供給電圧が、第３の傾きでＶＣＣ_ＭＩＮ未満に減少し、少なくとも第３の時間の間、ＢＯＤ電圧（ＶＣＣ_ＢＯＤ）以下のままであるとき、前記ＢＯＤは、前記ＰＯＲブロックに信号送信し、前記グローバルリセット信号を生成するように動作可能であり、
    前記第３の傾きは、前記第１の傾きより小さい、
    請求項１０に記載のシステム。
15. 前記メモリは、埋め込み不揮発性メモリ（ｅＮＶＭ）である、
    請求項１０に記載のシステム。
16. セキュアメモリシステムにおいてサイドチャネル電圧グリッチ攻撃（ＳＣＡ）から保護するための方法であって、前記方法は、
    供給電圧（ＶＣＣ）およびパワーオンリセット（ＰＯＲ）に結合された第１のリセット検出器を用いて、前記供給電圧をモニタするステップと、
    前記供給電圧および第２のリセット検出器に結合されたグリッチ検出器を用いて、前記供給電圧を並行してモニタするステップと、
    を含み、
    前記供給電圧が所定の最小供給電圧（ＶＣＣ_ＭＩＮ）未満に減少し、少なくとも第１の時間の間ローのままであるとき、第１のリセット検出（ＲＳＴ＿ＤＥＴ）信号を前記第１のリセット検出器から前記ＰＯＲブロックに提供し、前記ＰＯＲブロックに、グローバルリセット信号を生成させ、
    前記供給電圧が所定のグリッチ電圧（ＶＣＣ_{ＧＬＩＴＣＨ}）未満に減少し、少なくとも第２の時間の間ローのままであるとき、グリッチ検出（ＧＬＴＨ＿ＤＥＴ）信号を前記第２のリセット検出器に提供し、第２のＲＳＴ＿ＤＥＴ信号を前記第２のリセット検出器から前記ＰＯＲブロックに提供し、前記ＰＯＲブロックに、前記グローバルリセット信号を生成させ、
    ＶＣＣ_{ＧＬＩＴＣＨ}は、ＶＣＣ_ＭＩＮより小さく、前記第２の時間は、前記第１の時間より小さい、
    方法。
17. 前記ＧＬＴＨ＿ＤＥＴ信号を前記第２のリセット検出器に提供することは、前記第２のリセット検出器内に前記ＧＬＴＨ＿ＤＥＴ信号を保持することを含み、
    前記第２のＲＳＴ＿ＤＥＴ信号を前記ＰＯＲブロックに提供することは、前記供給電圧が前記第２のリセット検出器に復旧するとき、前記ＧＬＴＨ＿ＤＥＴ信号が受信されたことを取り消すことを含む、
    請求項１６に記載の方法。
18. 前記ＧＬＴＨ＿ＤＥＴ信号を保持するステップは、前記第２のリセット検出器内の内部トリップ点ノードを０Ｖまで放電するステップを含む、
    請求項１７に記載の方法。
19. ＶＣＣ_{ＧＬＩＴＣＨ}は、０Ｖ以下である、
    請求項１６に記載の方法。
20. 前記第２の時間は、２０ｎｓである、
    請求項１６に記載の方法。

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