JP2023533035A - セキュアメモリデバイスのための電圧グリッチ検出および保護回路 - Google Patents

セキュアメモリデバイスのための電圧グリッチ検出および保護回路 Download PDF

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Abstract

電圧グリッチ検出および保護回路ならびに方法が提供される。概して、回路は、電圧グリッチ検出ブロック（ＧＤＢ）と、ＧＤＢに結合されたシステムリセットブロックと、を含み、システムリセットブロックは、供給電圧（ＶＤＤ）の電圧グリッチが検出されるとき、リセット信号を生成して、回路を含むチップ内のデバイスをリセットさせる。ＧＤＢは、ラッチに結合された電圧グリッチ検出器を含む。電圧グリッチ検出器は、電圧グリッチを検出し、システムリセットブロックおよびラッチに対してＰＵＬＳＥを生成する。ラッチは、ＰＵＬＳＥを受信し、システムリセットブロックに対してＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を生成し、ＰＵＬＳＥの幅に関係なく、リセット信号が生成されることを確実にする。一実施形態において、ラッチは、フィルタおよびサンプルホールド回路を含み、ラッチに電力を供給し、ＧＤＢまたはラッチに対する電圧が、電圧グリッチに起因して最小電圧未満に降下するとき、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号がシステムリセットブロックに結合されることを確実にする。

Description

関連出願の相互参照
この出願は、２０２１年４月２７日に出願された米国非仮特許出願第１７／２４１，４４７号の国際出願であり、これは、２０２０年７月７日に出願された米国仮特許出願第６３／０４８９７５号の特許法１１９（ｅ）に従う優先権の利益を主張し、その全体は、参照によって本願明細書に完全に組み込まれる。
技術分野
この開示は、概して、セキュアメモリデバイスに関するものであり、特に、セキュアメモリデバイスにおいてサイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護するための電圧グリッチ検出器およびその動作方法に関するものである。
図１は、セキュアチップ１００上のサイドチャネル電圧グリッチ攻撃（ＳＣＡ）を示す概略ブロック図である。図１を参照すると、ＳＣＡにおいて、ハッカーは、外部ハードウェア１０２を用いて、チップの供給電圧１０６に電圧グリッチ１０４を生じさせ、チップ上のアナログおよび／またはデジタル回路および要素を、不安定にまたは異常な状況で動作させ、これにより、攻撃者は、セキュアチップのメモリ１０８内に記憶された機密データ、例えば、暗号化キーなどにアクセスすることができる。電圧グリッチとは、供給電圧を、標準的な相補型金属酸化膜シリコン（ＣＭＯＳ）電圧レベルから０Ｖまでまたは負電圧まで、非常に高速かつ非常に短く低下させ、その後、供給電圧まで同様に急激に復帰させることを意味する。図１に示すように、電圧グリッチ１０４は、出力電圧を供給電圧１０６から、例えば、標準的なＣＭＯＳ電圧（ＶＳＴＤ）から最小のＣＭＯＳ電圧（ＶＤＤＭＩＮ）未満まで、約２０ｎｓと同程度短い間に降下させうる。ＳＣＡは、多くのセキュアシステムにとって、特に、セキュアな不揮発性またはフラッシュメモリを有するセキュアチップ１００を含むシステムにとって、重要な問題になっている。
メモリを有する既存のセキュアチップまたはシステムは、典型的には、１つまたは複数のブロックまたは回路を含む従来のリセット回路２００を含み、供給電圧または電力の異なるイベントまたは変化を検出する。例えば、図２に示されるリセット回路２００は、低速クロック電圧検出器（低速ＣＬＫ検出器２０２）、ＣＭＯＳレベル検出器２０６および電圧低下検出器（ＢＯＤ２０８）を含む。低速ＣＬＫ検出器２０２は、第１の供給電圧（ＶＰＷＲ）の降下を検出し、電源入／切（ＰＵ／ＰＤ）コントローラ２０４に信号送信し、ＣＭＯＳデバイスに対するクロックスピードを減少し、補償するように設計されている。ＣＭＯＳレベル検出器２０６は、第１の速度または傾きで発生する第２の（主）供給電圧（ＶＤＤ）のより大きい減少を検出し、ＰＵ／ＰＤコントローラ２０４に信号送信し、リセット回路２００が用いられるセキュアチップ上またはセキュアシステム内のすべてのアナログおよびデジタルデバイスの装置のフルシステムリセットを実行する。ＣＭＯＳレベル検出器２０６の主な目的は、供給電圧がＣＭＯＳレベルを超えていることを、ＰＵ／ＰＤコントローラ２０４に信号送信することである。ＣＭＯＳレベル検出器は、供給電圧が約１５μｓの間ＣＭＯＳレベル未満に降下するとき、フルシステムリセットを開始することを可能にするように実施される。（上述したように）ＣＭＯＳレベル検出器２０６の主な目的は、供給電圧がＣＭＯＳレベルを超えていることを、ＰＵ／ＰＤコントローラ２０４に信号送信することであるが、これは、電圧が完全な機能または性能を満たすのに十分高いことを示すわけではなく、したがって、この目的のために、より正確なＢＯＤが用いられる。ＢＯＤ２０８は、ＣＭＯＳレベル検出器２０６より短い期間かつより高い電圧勾配で発生する、ＶＤＤより小さい電圧降下を検出し、ＰＵ／ＰＤコントローラ２０４に信号送信し、セキュアデータ領域における少なくともいくつかのデバイス、例えば、チップメモリ上の少なくともいくつかを含む、チップ上のアナログおよびデジタルデバイスの部分的なシステムリセットを実行するように設計されている。ＣＭＯＳレベル検出器２０６およびＢＯＤ２０８の両方は、リセットを開始する前、ＣＭＯＳレベル検出器またはＢＯＤのトリップ点以下で、３００ｎｓより長い電源切断時間（ｔｐＤ）を必要とする。したがって、ＣＭＯＳレベル検出器２０６およびＢＯＤ２０８の両方は、典型的には、比較的低速の応答を有し、これは、高速のＳＣＡの２０ｎｓのグリッチを検出するにはあまりに長い。
加えて、ＣＭＯＳレベル検出器２０６およびＢＯＤ２０８の両方は、典型的には、セキュアチップ上の他のデバイスと同じ回路において集積して形成され、供給電圧の同じ降下を経験し、したがって、それにより電圧の極端なおよび／または急激な変化の下で、例えば、ＳＣＡの極端に急激な負の電圧グリッチまたはパルスの下で、動作不能になるか少なくとも信頼できなくなりうる。ＣＭＯＳレベル検出器２０６およびＢＯＤ２０８は、電圧グリッチイベントの電圧状態の下で確実には動作することができないので、ＳＣＡを検出するのに失敗する。これは、ＣＭＯＳレベル検出器２０６およびＣＭＯＳデバイス（ＣＭＯＳ以下および／または負電圧で動作することができない）を用いて作られるＢＯＤ２０８にとって、特に問題である。
図３は、ＣＭＯＳレベル検出器およびＢＯＤを用いた従来のパワーリセットスキームにおける典型的な電圧および信号のタイミング図を示す。特に、一番上の図のライン３００は、従来のＣＭＯＳレベル検出器によって検出される供給電圧の降下を表現し、次に、この降下は、ＲＥＳＥＴ＿ＰＵＬＳＥ３０４をトリガする。中央の図のライン３０２は、別のイベント、すなわち、従来のＣＭＯＳレベル検出器によって検出可能なものより高速かつ小さいが、従来の電圧低下検出器（ＢＯＤ）によって検出される供給電圧の降下を表現し、次に、この降下は、ＲＥＳＥＴ＿ＰＵＬＳＥ３０４をトリガし、結果として、チップ上のすべての回路および素子の安全なリセットを生ずる。
図３の一番上の図を再度参照して、従来のＣＭＯＳレベル検出器は、約１．７Ｖから約０．７Ｖまで約４０μｓ／１Ｖの負の傾き（ＴｆＶ）で、リセット供給電圧（Ｖｒｓｔ）までの供給電圧の降下を検出することができ、０．０５μｓ（５０ｎｓ）よりはるかに長いｔｐＤの後、ＲＥＳＥＴ＿ＰＵＬＳＥ３０４をトリガすることに留意されたい。供給電圧が、約１．５２Ｖパワーオンリセット電圧（Ｖｐｏｒ）に回復するのに必要なさらなる時間の後まで、ＲＥＳＥＴ＿ＰＵＬＳＥ３０４がデアサートされないことにさらに留意されたい。
同様に、図３の中央の図に示すように、従来のＢＯＤは、より鋭いかより高い負の傾き（ＴｆＢＯＤ）で約１．４５Ｖの供給電圧トリップレベル（Ｖｂｏｄ）までの供給電圧のより小さい降下を検出することができる。ＢＯＤに必要な電源切断時間（ｔｐＤ）は、概して、ＢＯＤの比較器の自然の応答時間によってセットされ、これは、典型的には、５０ｎｓから１００ｎｓと、ＢＯＤの追加のＲＣ回路の電荷時間と、を加えたものであり、例えば、合計約３００ｎｓ以下である。
したがって、セキュアメモリデバイスにおいてサイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護するための電圧グリッチ検出および保護システムまたは回路ならびに方法の要求が存在する。回路および方法が既存のＣＭＯＳレベル検出器またはＢＯＤに干渉しないことがさらに望ましく、さもないと、それが含まれるかまたは用いられるセキュアチップまたはメモリデバイスの動作に悪影響を与える。
電圧グリッチから保護するための電圧グリッチ検出および保護回路ならびに方法が提供される。概して、回路は、電圧グリッチ検出ブロックと、電圧グリッチ検出ブロックに結合されたシステムリセットブロックと、を含み、システムリセットブロックは、供給電圧（ＶＤＤ）の電圧グリッチが検出されるとき、システムリセット信号を生成して、電圧グリッチ検出および保護回路を含むチップ内の複数のオンチップ回路またはサブ回路およびデバイスをリセットさせる。電圧グリッチ検出ブロックは、ラッチに結合された電圧グリッチ検出器を含む。電圧グリッチ検出器は、電圧グリッチを検出し、電圧グリッチ検出パルス（ＰＵＬＳＥ）を生成し、システムリセットブロックおよびラッチに結合する。ラッチは、ＰＵＬＳＥを受信し、電圧グリッチ検出パルスラッチ（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号を生成し、システムリセットブロックに結合し、ＰＵＬＳＥの幅に関係なく、システムリセット信号が生成されることを確実にする。一実施形態において、ラッチは、電圧グリッチ分離ラッチであり、電圧グリッチ分離フィルタを含み、フィルタ処理されたＶＤＤ電圧（ＶＤＤＲＣ）をラッチに供給し、さらに、ＶＤＤＲＣ供給のサンプルホールド（ＶＤＤＲＣ－Ｓ＆Ｈ）は、ラッチに電力を供給し、ラッチおよび／または電圧グリッチ検出ブロックに対するＶＤＤが、電圧グリッチに起因して最小電圧未満に降下するとき、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号がシステムリセットブロックに結合されることを確実にする。
別の態様において、電圧グリッチ検出および保護回路を動作してセキュアチップの電圧グリッチから保護するための方法が提供される。概して、方法は、電圧グリッチ検出ブロック内の比較器の第１の入力に結合された供給電圧（ＶＤＤ）を、比較器の第２の入力に結合された、所定の設定点電圧（ＶＧＬＩＴＣＨ）に基づく基準電圧（ＶＲＥＦ）と比較するステップから開始される。供給電圧が基準電圧より小さい場合（ＶＤＤ＜ＶＲＥＦ）、電圧グリッチ検出パルス（ＰＵＬＳＥ）は、生成され、電圧グリッチ検出ブロック内のラッチおよびシステムリセットブロックに結合される。次に、電圧グリッチ検出パルスラッチ（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号は、生成され、システムリセットブロックに結合される。システムリセットブロックは、ＰＵＬＳＥおよび／またはＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を受信し、セキュアシステムリセット信号を生成し、チップ内のサブ回路およびデバイスを完全かつ安全にリセットさせる。ラッチが別のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を生成し、システムリセットブロックに結合するので、ＰＵＬＳＥの幅に関係なく、システムリセット信号は生成される。一実施形態において、方法は、ラッチに対して電圧をフィルタリングし、サンプリングし、ホールドするステップをさらに含み、ラッチおよび／または電圧グリッチ検出ブロックに対する電圧が、電圧グリッチに起因して最小電圧未満に降下するとき、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号がシステムリセットブロックに結合されることを確実にする。
電圧グリッチ検出および保護回路ならびに方法は、埋め込み不揮発性メモリ（ｅＮＶＭ）またはフラッシュメモリを含むセキュアチップをサイドチャネル電圧グリッチ攻撃（ＳＣＡ）から保護するために特に有用である。
本発明の実施形態のさらなる特徴および利点、ならびに、本発明の種々の実施形態の構造および動作は、添付の図面を参照して以下に詳細に記載される。本発明が本願明細書において記載されている特定の実施形態に限定されるものではないことに留意されたい。この種の実施形態は、例示の目的のみのために本願明細書において提示される。追加の実施形態は、本願明細書に含まれる教示に基づいて、当業者に明らかであろう。
以下、本発明の実施形態は、単なる例として、対応する参照符号が対応する部分を示す添付の概略図面を参照して記載される。さらに、本願明細書に組み込まれ、明細書の一部を形成する添付の図面は、本発明の実施形態を示し、説明とともに、本発明の原理を説明し、当業者が本発明を作成し使用することができるようにさらに機能する。
セキュアチップ上のサイドチャネル電圧グリッチ攻撃（ＳＣＡ）を示すブロック図である。 供給電圧の変化を検出するための従来の回路のブロック図である。 従来のパワーリセットスキームにおける典型的な電圧および信号を示すタイミング図である。 電圧グリッチ検出ブロックを含む電圧グリッチ検出および保護回路の一実施形態を示すブロック図である。 電圧グリッチ検出器において用いられる電流比較器の一実施形態を示す概略図である。 電流比較器ベースの電圧グリッチ検出器の一実施形態を示す概略図である。 供給電圧グリッチ分離フィルタおよびサンプルホールド（Ｓ＆Ｈ）回路を含む電圧グリッチ分離ラッチの一実施形態を示す概略図である。 ４つのトランジスタ電圧加算器の一実施形態を示す概略図であり、電圧ミラーリング技術を利用して、チップ上の最大の利用できる基準電圧より２倍高い、正確な基準電圧を電圧グリッチ検出器に提供する。 電圧グリッチ検出および保護回路において用いられる電流ミラーリング回路の一実施形態を示す概略図であり、最小ユーザ供給電圧（ＶＤＤＭＩＮ）よりはるかに低い、または、ＢＯＤレベルさえより低いＶＤＤレベルで高飽和電圧電流源から生ずる、基準電流の基準電流ミラーリングの信頼性が高い電圧グリッチ検出を提供する。 電圧グリッチ検出および保護回路において用いられる電流ミラーリング回路の一実施形態を示す概略図であり、最小ユーザ供給電圧（ＶＤＤＭＩＮ）よりはるかに低い、または、ＢＯＤレベルさえより低いＶＤＤレベルで高飽和電圧電流源から生ずる、基準電流の基準電流ミラーリングの信頼性が高い電圧グリッチ検出を提供する。 短い電圧グリッチのための、電圧グリッチ検出および保護のパワーリセットスキームの一実施形態を示す波形およびタイミング図である。 長い電圧グリッチのための、電圧グリッチ検出および保護のパワーリセットスキームの一実施形態を示す波形およびタイミング図である。 電圧グリッチ検出および保護回路を含むセキュアチップ上のサイドチャネル電圧グリッチ攻撃（ＳＣＡ）と、それに応答した、ＳＣＡから保護するための回路の能力を示す信号と、の波形図である。 電圧グリッチによって誘発される負の電圧領域で動作することができる電圧グリッチ検出器および電圧グリッチ検出器ラッチの他の実施形態を示す概略図である。 保持回路を含むシステムリセットブロックの一実施形態を示す概略図であり、保持回路は、電力がシステムリセットブロックに復旧するとき、電圧グリッチが検出されたことを取り消す。 保持回路を含むシステムリセットブロックの一実施形態を示す概略図であり、保持回路は、電力がシステムリセットブロックに復旧するとき、電圧グリッチが検出されたことを取り消す。 サイドチャネル電圧グリッチ攻撃（ＳＣＡ）を検出し、当該攻撃から保護するための電圧グリッチ検出および保護回路を動作する方法を示すフローチャートである。 システムリセットサブシステムアナログ（ＳＲＳＳＡ）ブロックを含む埋め込み不揮発性メモリ（ｅＮＶＭ）システムのブロック図であり、ＳＲＳＳＡブロックは、ＳＣＡからの保護のための電圧グリッチ検出器を含む電圧グリッチ検出および保護回路を有する。
サイドチャネル電圧グリッチ攻撃またはサイドチャネル攻撃（ＳＣＡ）を検出し、当該攻撃から保護するための電圧グリッチ検出および保護回路ならびに方法が開示される。
以下の記載において、説明のために、多数の具体的な詳細は、本発明の完全な理解を提供するために記載される。しかしながら、本発明がこれらの具体的な詳細なしで実施されうることは、当業者に明らかである。他の例において、この説明の理解を不必要に不明瞭にすることを回避するために、周知の構造および技術は、詳細に示されないかまたはブロック図形式で示されない。
明細書において、「一実施形態」に対する参照は、その実施形態に関連して記載されている特定の特徴、構造または特性が少なくとも本発明の一実施形態に含まれることを意味する。明細書の種々の場所に現れる「一実施形態において」というフレーズは、必ずしもすべて同一の実施形態を参照するというわけではない。本願明細書で用いられる結合に対する用語は、２つ以上の構成要素または要素を直接電気的に接続すること、および、１つまたは複数の介在する構成要素を通して間接的に接続することの両方を含みうる。
図４から図７を参照して、パワーリセットまたは、例えば、ＳＣＡにおいて用いられるグリッチを検出する電圧グリッチ検出ブロックを含む電圧グリッチ検出および保護回路またはシステムの実施形態が記載されている。グリッチとは、標準電圧レベルから０Ｖまでまたは負電圧までの主供給電圧（ＶＤＤ）の非常に短く急激な低下を意味し、その後、供給電圧への同様に急激な復帰または供給電圧へのはるかに低速の復帰が続きうる。ＳＣＡにおいて用いられる電圧グリッチは、約２０ｎｓと同程度に短い間持続することができるか、または、数マイクロ秒以上持続することができる。
図４は、特に、電圧グリッチ検出ブロックを含む電圧グリッチ検出および保護回路４００の一実施形態を示すブロック図である。図４を参照すると、一実施形態では、電圧グリッチ検出および保護回路４００は、電源入／切（ＰＵ／ＰＤ）コントローラ４０２またはブロックと、複数のリセット検出器と、プログラム可能な電源投入ドライバ４０６と、を含み、プログラム可能な電源投入ドライバ４０６は、電源投入コントロール論理と、電圧ドライバと、１回限りのプログラム可能な（ＯＴＰ）トリムと、を含む。オプションで、電圧グリッチ検出および保護回路４００は、テスト容易化設計論理（ＤＦＴ／論理４０８）をさらに含む。複数のリセット検出器は、第１の電圧源（ＶＰＷＲ）に結合された低速クロック電圧検出器（低速ＣＬＫ検出器４１０）と、電圧低下検出器（ＢＯＤ４１２）と、システムリセットブロック４１６内の１つまたは複数のＣＭＯＳレベル検出器４１４ａ、４１４ｂと、を含むことができ、本開示に従って、複数のリセット検出器は、電圧グリッチ検出ブロック４１８を含み、電圧グリッチ検出ブロック４１８は、電圧グリッチ検出器４２０および複数のラッチまたは電圧グリッチ保護ラッチ、例えば、電圧グリッチ保護セット／リセット（Ｓ／Ｒ）ラッチ４２２ａ、４２２ｂを含む。
ＰＵ／ＰＤコントローラ４０２は、複数のリセット検出器からシステムリセット信号を受信し、セキュアチップ上のアナログおよびデジタルまたは論理デバイスおよび他の回路（図示せず）に、１つまたは複数のグローバルリセット信号を生成し、所定のパワーオンリセット（ＰＯＲ）シーケンスで、デバイスおよび回路の電源を入れる。好ましくは、リセットを生じさせるイベントに関係なく、チップのＰＯＲシーケンスは同一であり、電圧グリッチ検出および保護回路４００が実施されるかまたは含まれるデバイスまたはセキュアチップを確実にして、このことにより、機密データ、例えば、暗号化キーなどの安全を確実にする。
プログラム可能な電源投入ドライバ４０６は、１つまたは複数の主電圧源によって電力供給される複数の１回限りのプログラム可能な（ＯＴＰ）メモリ素子、論理素子および電圧ドライバを含み、１つまたは複数の主電圧源は、第１の電圧源（ＶＰＷＲ）および第２のまたは主電圧源（ＶＤＤ）を含む。プログラム可能な電源投入ドライバ４０６は、ＰＵ／ＰＤコントローラ４０２から１つまたは複数のグローバルリセット信号を受信し、電源を入れるとき、複数のイネーブル信号と、電圧トリム信号と、基準信号と、をリセット検出器に送信するように構成される。
低速ＣＬＫ電圧検出器４１０は、ＶＰＷＲに結合され、ＶＰＷＲ電圧をモニタする。低速ＣＬＫ電圧検出器４１０は、プログラム可能な電源投入ドライバ４０６からイネーブルおよびＯＴＰ電圧トリム信号を受信し、第１のＣＭＯＳ電圧、例えば１．８Ｖから第２のＣＭＯＳ電圧、例えば１．６ＶまでのＶＰＷＲの降下を検出し、ＰＵ／ＰＤコントローラ４０２に信号送信するように構成され、電圧グリッチ検出および保護回路４００が実施されるかまたは含まれるセキュアチップ上のデバイスおよび回路に対するクロックスピードを減少し、所定の最小ユーザ電圧（ＶＤＤＭＩＮ）より低い電圧でＣＭＯＳ速度低下を補償する。
電圧低下検出器またはＢＯＤ４１２は、電力供給のため、および、ＶＤＤ電圧をモニタするために、第２の主電圧源（ＶＤＤ）に結合されている。ＢＯＤ４１２は、プログラム可能な電源投入ドライバ４０６からイネーブルおよびＯＴＰ電圧トリム信号を受信し、概して、リセットを開始する前に、ＢＯＤのトリム点電圧（ＶＢＯＤ）以下で数百ナノ秒のダウン時間を必要としうる比較器センサを用いる。ＢＯＤ４１２は、ＣＭＯＳレベル検出器４１４ａ、４１４ｂより短い期間およびより高い電圧勾配で発生する、より小さいＶＤＤの電圧降下を検出するように設計または構成され、ＰＵ／ＰＤコントローラ４０２に信号送信し、セキュアデータ領域における少なくともいくつかのデバイス、例えば、チップメモリ上の少なくともいくつかを含むチップ上のアナログおよびデジタルデバイスの部分的なシステムリセットを実行する。
図示の実施形態では、第１のＣＭＯＳレベル検出器４１４ａは、電圧グリッチ検出ブロック４１８とＰＵ／ＰＤコントローラ４０２との間に結合され、第２のＣＭＯＳレベル検出器４１４ｂは、ＰＵ／ＰＤコントローラに結合される。ＣＭＯＳレベル検出器４１４ａ、４１４ｂはまた、電力供給のため、および、ＶＤＤ電圧をモニタするために、ＶＤＤに結合され、ＢＯＤ４１２が検出／検知するように構成される傾きよりはるかに小さい速度または傾きでのＶＤＤの降下を検出／検知するように構成されるセンサを含む。
図示の実施形態では、システムリセットブロック４１６は、第１の論理ゲート４２４をさらに含み、第１の論理ゲート４２４を通して、第１のＣＭＯＳレベル検出器４１４ａからのセキュアシステムリセット信号（ＳＹＳ＿ＲＥＳＥＴ＿Ｂ Ｓｅｃ．）および第２のＣＭＯＳレベル検出器４１４ｂからのノンセキュアシステムリセット信号（ＳＹＳ＿ＲＥＳＥＴ＿Ｂ ｎｏｎ－Ｓｅｃ．）の補数（コンプリメント）は、ＰＵ／ＰＤコントローラ４０２に結合され、ＰＵ／ＰＤコントローラにセキュアチップの完全なリセットを実行させる。
第１および第２のＣＭＯＳレベル検出器４１４ａ、４１４ｂは、低速のＶＤＤ供給変化検出に関する構成および機能において同様であるが、電圧グリッチの検出の間、それらの挙動に関しては同一ではない。特に、図４に示すように、第１のＣＭＯＳレベル検出器４１４ａは、電圧グリッチ検出ブロック４１８から電圧グリッチ検出パルス（ＰＵＬＳＥ）および電圧グリッチパルスラッチ信号（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）の両方を受信し、その応答のＳＹＳ＿ＲＥＳＥＴ＿Ｂ Ｓｅｃ．信号を生成し、第１の論理ゲート４２４を通してＳＹＳ＿ＲＥＳＥＴ＿Ｂ Ｓｅｃ．信号をＰＵ／ＰＤコントローラ４０２に結合するように構成される。加えて、以下でより詳細に説明するように、いくつかの実施形態では、第１のＣＭＯＳレベル検出器４１４ａは、システムリセットブロック４１６に対する電力の喪失後の電力の復旧時に、電圧グリッチ検出イベントの記憶および取消を可能にする保持またはメモリ回路として用いられる。
電圧グリッチ検出ブロック４１８は、電圧グリッチ検出器４２０に加えて、少なくとも１つの第１の電圧グリッチ保護Ｓ／Ｒラッチ４２２ａを含む。第１の電圧グリッチ保護Ｓ／Ｒラッチ４２２ａは、電圧グリッチ検出器４２０に結合され、それからＰＵＬＳＥを受信するセット（Ｓ）入力と、第１のＣＭＯＳレベル検出器４１４ａに接続され、それにＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を結合する出力と、第１の論理ゲート４２４の出力に結合されたｒｅｓｅｔ＿ｂ（Ｒ＾）入力と、を有し、一旦ＳＹＳ＿ＲＥＳＥＴ＿Ｂ信号がＰＵ／ＰＤコントローラ４０２に結合されると、第１の電圧グリッチ保護Ｓ／Ｒラッチをリセットする。なお、Ｒ＾は、
Figure 2023533035000002
 を意味する。
含まれる場合、図示した実施形態においてのように、電圧グリッチ検出ブロック４１８は、第２の電圧グリッチ保護Ｓ／Ｒラッチ４２２ｂをさらに含み、第２の電圧グリッチ保護Ｓ／Ｒラッチ４２２ｂは、電圧グリッチ検出器４２０に結合され、ＰＵＬＳＥを受信するセット（Ｓ）入力と、ＤＦＴ／論理４０８に結合された出力と、第２のＣＭＯＳレベル検出器４１４ｂの出力に結合されたｒｅｓｅｔ＿ｂ（Ｒ＾）入力と、を有し、完全なＶＤＤ供給電源切断リセットが実行される場合にのみ、第２の電圧グリッチ保護Ｓ／Ｒラッチをリセットする。この第２の電圧グリッチ保護Ｓ／Ｒラッチ４２２ｂは、ＤＦＴの目的のために用いられる。なぜなら、第２の電圧グリッチ保護Ｓ／Ｒラッチは、電圧グリッチイベント（第２のＣＭＯＳレベル検出器４１４ｂによって完全な電源切断として検出されない）および次のチップリセットの両方の後に存続できるこのセキュアチップ上の唯一の揮発性メモリ素子であるからである。ＤＦＴ ＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号をＤＦＴ／論理４０８に直接結合することによって、チップは、最後のチップリセットイベントの前に電圧グリッチが存在したかを「覚えている」ことができる。したがって、ＤＦＴ／論理４０８により、チップは、電圧グリッチイベントまたはＳＣＡが検出されたということを知ることができ、それにより、電圧グリッチ検出ブロック４１８の回路におけるテストおよび較正を可能にする。
電圧グリッチ検出器４２０は、ＳＣＡまたは類似の特性を有する電圧グリッチを検出することができる任意の適切な電圧または電流ベースの比較器を含むことができる。電圧グリッチ検出器４２０によって検出される電圧グリッチの特性は、所定のターゲットグリッチまたは設定点電圧（ＶＧＬＩＴＣＨ）より低いところまでの主供給電圧（ＶＤＤ）の急激な降下または減少と、ＶＧＬＩＴＣＨ未満の、約２０ｎｓと同程度に小さい狭いパルス幅または電源切断時間（ｔｐＤ）と、を含むことができる。これらの条件下では、適切な電圧グリッチ検出器４２０の比較器は、第１のＣＭＯＳレベル検出器４１４ａを直接トリガするか、または、第１の電圧グリッチ保護Ｓ／Ｒラッチ４２２ａをセットするのに十分広い電圧グリッチ検出パルス（ＰＵＬＳＥ）を送出することができる。
概して、電圧グリッチ検出器４２０は、電圧グリッチ検出ブロック４１８内の基準電圧源４２５から、ターゲットグリッチ電圧の閾値検出レベル（ＶＧＬＩＴＣＨ）に実質的に等しいトリム基準電圧（ＶＧＬＩＴＣＨ－ＴＲＩＭＭＥＤ）を受信する。基準電圧源４２５は、プログラム可能な電源投入ドライバ４０６からバンドギャップ基準（ＢＧＲＥＦ）電圧およびデジタル電圧トリム信号（ＶＴｒｉｍ）を直接に受信し、０．９Ｖから２．３Ｖまで、５０ｍＶの増分またはステップで調節可能なＶＧＬＩＴＣＨ－ＴＲＩＭＭＥＤ電圧を生成する。ＶＧＬＩＴＣＨ－ＴＲＩＭＭＥＤ電圧は、１．２Ｖ以下の２つの電圧入力を用いて最大２．３Ｖまで生成することができる電圧加算回路（例えば、図８に示される）によって、基準電圧源４２５内で生成される。電圧加算器への２つの入力は、基準電圧源４２５内で５０ｍＶの分解能の０Ｖから１．２Ｖの電圧ラダーからとられる。この実施形態では、電圧グリッチ検出器４２０とは別に示されるが、代替的に、基準電圧源４２５を電圧グリッチ検出器内に含めることができることを理解されたい。
また、図示した実施形態において、電圧グリッチ検出ブロック４１８は、第２の論理ゲート４２６をさらに含み、第２の論理ゲート４２６を通して、電圧グリッチ検出器４２０は、プログラム可能な電源投入ドライバ４０６に結合されている。第２の論理ゲート４２６は、プログラム可能な電源投入ドライバ４０６から、イネーブル信号およびバンドギャップ基準ＯＫ（ＢＧＲＥＦ＿ＯＫ）信号を受信し、電圧グリッチ検出イネーブル（ＥＮ）信号を電圧グリッチ検出器４２０に出力する。
上述したように、電圧グリッチ検出器４２０は、任意の適切な電圧または電流ベースの比較器回路を含むことができる。いくつかの実施形態において、電圧グリッチ検出器４２０は、電流比較器であるか、または、電流比較器を含む。電流比較器ベースの電圧グリッチ検出器は、電圧比較器ベースの電圧グリッチ検出器に勝る多くの利点を提供し、利点は、電圧グリッチ検出器４２０の動作および電圧グリッチ検出および保護回路４００の機能に悪影響を与えうる極度の電圧グリッチから分離するのがより容易なことを含む。
図５を参照して、図４の電圧グリッチ検出器における使用に適している電流比較器の一実施形態が記載される。図５を参照すると、比較器回路５００は、概して、比較器分離供給電圧（ＶＤＤＲＣ）とグラウンドとの間で、ｎチャネル金属酸化膜シリコン電界効果トランジスタ（ｎＭＯＳ５０４）に直列に結合された電流源５０２を含む。比較器分離供給電圧とは、比較器の供給電圧（ＶＤＤＲＣ）が、チップのグリッチモニタ供給電圧（概して、ＶＤＤまたはＶＤＤＣＨＩＰと称される）上の高周波／急な傾きのイベントから、例えば、ローパスフィルタまたは抵抗キャパシタ（ＲＣ）フィルタによって分離されることを意味する。この分離は、比較器が電圧グリッチ検出表示を安全に生成するのに必要な時間周期の間、ＶＤＤまたはＶＤＤＣＨＩＰ上の高速の電圧グリッチから生ずる、比較器回路５００に対する電圧における妨害となる変動を著しく減少する。ｎＭＯＳ５０４は、共通にグラウンドに結合されたソースおよびボディ接合と、グリッチモニタ供給電圧（ＶＤＤまたはＶＤＤＣＨＩＰ）に結合されたゲートと、を有する。電圧グリッチ分離電流源５０２は、基準電圧（ＶＲＥＦ）（図示せず）を受信し、ＶＶＯＬＴＡＧＥ－ＧＬＩＴＣＨのゲートソース間電圧（ＶＧＳ－ＮＭＯＳ）で動作するｎＭＯＳ５０４を通る電流に実質的に等しい基準電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）を提供し、ＶＶＯＬＴＡＧＥ－ＧＬＩＴＣＨは、比較器のトリップ点であり、ＶＤＤ（またはＶＤＤＣＨＩＰ）レベルとみなされ、それ未満のレベルは、電圧グリッチとみなすことができる。いくつかの実施形態では、基準電圧（ＶＲＥＦ）はまた、ＲＣフィルタを通して電流源５０２に提供され、その結果、電流源５０２は、電圧グリッチ分離電流源である。動作において、ｎＭＯＳ５０４のゲートに結合されたＶＤＤまたはＶＤＤＣＨＩＰがＶＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ未満に降下するとき、ＶＤＤに起因するｎＭＯＳ５０４を通る電流（ＩＶＤＤ）は、基準電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）未満に減少し、その結果、比較器回路５００の出力の電圧（ＶＯＵＴ）は、論理ハイすなわち「１」になる。反対に、ＶＤＤがＶＶＯＬＴＡＧＥ－ＧＬＩＴＣＨより高いか大きい場合、ｎＭＯＳ５０４を通る電流（ＩＶＤＤ）は、基準電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）より大きく、比較器回路５００の出力（ＶＯＵＴ）は論理ローすなわち「０」になるか、そのままである。
図６は、グリッチ分離電流比較器６０２内の電流源としてｐチャネル金属酸化膜シリコン電界効果トランジスタ（ｐＭＯＳ）を含む電流比較器ベースの電圧グリッチ検出器６００の一実施形態を示す概略図である。図６を参照すると、電圧グリッチ検出器６００は、電流比較器６０２に加えて、ＶＲＥＦ電圧グリッチ分離フィルタ６０６を通して電流比較器に結合された電圧基準（ＶＲＥＦ）回路６０４と、電流比較器の出力（ＶＯＵＴ）に直列に結合され、電圧グリッチ検出パルス（ＰＵＬＳＥ）および電圧グリッチ検出パルス補数（ＰＵＬＳＥ＿ｂ）を生成する第１および第２のインバータ６０８ａ、６０８ｂと、供給電圧グリッチ分離フィルタ６１０と、を有し、供給電圧グリッチ分離フィルタ６１０を通して、チップの供給電圧（ＶＤＤ）は、電流比較器６０２、ＶＲＥＦ回路６０４およびインバータ６０８ａ、６０８ｂに提供される。ＶＲＥＦ電圧グリッチ分離フィルタ６０６は、抵抗Ｒ１およびキャパシタＣ１を含む抵抗キャパシタ（ＲＣ）フィルタを含み、抵抗キャパシタ（ＲＣ）フィルタは、ＶＤＤの高速の電圧グリッチから生ずる、ＶＲＥＦに対するフィルタ処理された基準電圧（ＶＲＥＦ－ＲＣ）における妨害となる変動を著しく減少する。供給電圧グリッチ分離フィルタ６１０もまた、抵抗Ｒ２およびキャパシタＣ２を含む抵抗キャパシタ（ＲＣ）フィルタを含み、抵抗キャパシタ（ＲＣ）フィルタは、高速の電圧グリッチから生ずる供給電圧（ＶＤＤ）における機能的に妨害となる変動を著しく減少する。電圧グリッチ分離フィルタ６１０は、特にＶＤＤがＣＭＯＳ以下または負電圧レベルまで急激に下降するときでさえ、電圧グリッチ検出器６００および電流比較器６０２が完全に動作可能である電圧レベルにＶＤＤＲＣを保つように設計されている。供給電圧グリッチ分離フィルタ６１０は、抵抗（Ｒ２）に並列に結合されたダイオード（Ｄ）をさらに含み、ＶＤＤがＶＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ未満から急激に上昇するとき、例えば、ＶＤＤＲＣのようなフィルタ処理された供給電圧を、動作レベル未満まで平均化することによって、損なうように試みる反復する電圧グリッチまたはＳＣＡの場合、ＶＤＤＲＣの高速回復を可能にする。ダイオード（Ｄ）はまた、ＶＤＤＲＣが完全なＣＭＯＳ動作レベルに高速に到達しなければならないことが望ましい状況において、例えば、ＶＤＤが前の電圧グリッチレベルに急激に復帰するとき、高速の電源投入をサポートする。
ＶＲＥＦ回路６０４は、ＶＤＤＲＣとグラウンドとの間に直列に結合されたｐＭＯＳ６１２およびｎＭＯＳ６１４の第１の対を含む。ｎＭＯＳ６１４のゲートは、電圧グリッチ検出ブロック４１８または電圧グリッチ検出器４２０内の基準電圧源４２５からトリム電圧グリッチ信号（ＶＧＬＩＴＣＨ－Ｔｒｉｍｍｅｄ）を受信する。ｎＭＯＳ６１４のＶＧＳ－ＮＭＯＳであるこの基準電圧は、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨに等しいｎＭＯＳ６１４のドレインソース間電流（ＩＤＳ）を誘発し、次に、ｐＭＯＳ６１２上の同じ電流を強制する。トランジスタｐＭＯＳ６１２は、電流ミラー構成における電流バイアスとしてｐＭＯＳ６１６に接続され、したがって、ｐＭＯＳ６１６は、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨに等しい電流を有する電流源として作用する。ｐＭＯＳ６１２のゲート（ＶＲＥＦ）がそのドレインに接続されているので、ＶＤＤＲＣに対するそのゲート電圧は、ｐＭＯＳ６１２のゲートソース間電圧（ＶＧＳ－ＰＭＯＳ）に等しく、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨに直接依存し、したがってＶＧＬＩＴＣＨ－ＴＲＩＭＭＥＤに直接依存する。トランジスタｐＭＯＳ６１２およびｐＭＯＳ６１６は、それぞれＶＲＥＦおよびＶＲＥＦ－ＲＣであるそれらのゲート電圧を、ＶＲＥＦ電圧グリッチ分離フィルタ６０６の抵抗（Ｒ１）を通して共有および／または結合し、電圧グリッチが供給電圧（ＶＤＤ）に導入されるとき、ＶＲＥＦ回路６０４を通る電流は、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨとは実質的に異なるものに直ちに変化し、したがって、ＶＤＤＲＣ－ＶＲＥＦもまた実質的に変化し、その間、ＶＤＤＲＣ－ＶＲＥＦ－ＲＣに依存する電流比較器６０２内の電流源ｐＭＯＳ６１６のターゲット電流は、電流源ｐＭＯＳ６１６のターゲット電流を維持するのに十分長く安定したままであり、破壊的な電圧グリッチが発生したかを電流比較器が検出するのを可能にする。
電流比較器６０２は、ｐＭＯＳ６１６に加えて、ＶＤＤＲＣとグラウンドとの間に直列に結合されたｎＭＯＳトランジスタ（ｎＭＯＳ６１８）を含む。ｎＭＯＳ６１８のゲートは、非分離供給電圧（ＶＤＤ）を受信するので、ｎＭＯＳ全体のゲートソース間電圧は、供給電圧（ＶＤＤ）に実質的に等しい。ＶＤＤがＶＧＬＩＴＣＨ未満に降下するように、供給電圧（ＶＤＤ）が電圧グリッチを被る場合、ゲートソース間電圧（ＶＧＳ－ＮＭＯＳ）も降下し、ｎＭＯＳ６１８を通る電流を低下させ、電流比較器６０２の出力（ＶＯＵＴ）を論理ハイすなわち「１」の方に移動させる。反対に、ＶＤＤがＶＧＬＩＴＣＨより高いか大きい場合、比較器回路６０２の出力（ＶＯＵＴ）は、論理ローすなわち「０」になるか、そのままである。
図７は、上述した電圧グリッチ検出器のいずれかおよび図４に示される電圧グリッチ検出ブロック４１８における使用に適している電圧グリッチ保護または分離ラッチ７００の一実施形態を示す概略図である。図７を参照すると、電圧グリッチ分離ラッチ７００は、概して、供給電圧グリッチ分離フィルタ（ＧＩＦ）７１６およびサンプルホールド（Ｓ＆Ｈ）回路７１８を通してチップ供給電圧（ＶＤＤ）に結合されたセット／リセット（Ｓ／Ｒ）ラッチ７０２と、Ｓ／Ｒラッチの単一の出力に結合されたインバータ７０６と、を含む。
図示した実施形態において、Ｓ／Ｒラッチ回路７０２は、ＳＲＡＭ（スタティックランダムアクセスメモリ）セルに類似の双安定ラッチである。しかしながら、代替的に、Ｓ／Ｒラッチ回路７０２が、ラッチにセット／リセット機能を提供する任意の周知の論理構造を用いて実施可能であることを理解されたい。ラッチは、一対の背中合わせのインバータ７０８ａ、７０８ｂと、グラウンドとインバータの第１の側との間に直列に結合された第１のｎＭＯＳ７１０および第２のｎＭＯＳ７１２を含む一対のトランジスタと、グラウンドとインバータ７０８ａ、７０８ｂの第２の側との間に結合された第３のｎＭＯＳトランジスタ７１４と、をさらに含み、第３のｎＭＯＳトランジスタ７１４は、Ｓ／Ｒラッチ７０２の出力として機能し、電圧グリッチパルスラッチ（ＰＵＬＳＥ＿Ｌａｔｃｈｅｄ）信号を出力する。
第１のｎＭＯＳ７１０のゲートは、Ｓ／Ｒラッチ７０２へのリセット入力として機能し、インバータ７１９を用いて図４のシステムリセットブロック４１６内の第１の論理ゲート４２４からＳＹＳ＿ＲＥＳＥＴ＿Ｂ信号を受信する。第２のｎＭＯＳ７１２のゲートは、第１の入力として機能し、電圧グリッチ検出器６００の出力に結合され、電圧グリッチ検出パルス補数（ＰＵＬＳＥ＿ｂ）を受信し、電圧グリッチ検出器出力がＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ＿ＰＵＬＳＥを示す限り、電圧グリッチ保護Ｓ／Ｒラッチ７０２がチップリセットＣＨＩＰ＿ＲＥＳＥＴに起因してＳ／Ｒラッチに対するリセットを可能にせず、ＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ＿ＰＵＬＳＥがアクティブである限り、ＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号を示すことを確実にする。第３のｎＭＯＳ７１４のゲートは、第２の入力として機能し、電圧グリッチ検出器６００の出力に結合され、電圧グリッチ検出パルス（ＰＵＬＳＥ）を受信する。
回路７０４は、供給電圧グリッチ分離フィルタ７１６およびＳ＆Ｈ回路７１８を含む。供給電圧グリッチ分離フィルタ７１６は、抵抗Ｒおよび第１のダイオードＤ１を含み、両者は、並列に、チップ供給電圧（ＶＤＤ）に結合され、第１のキャパシタＣ１を通してグラウンドに結合されている。図６に関して上述したＶＲＥＦ電圧グリッチ分離フィルタ６０６および供給電圧グリッチ分離フィルタ６１０と同様に供給電圧グリッチ分離フィルタ７１６は、ＶＤＤＲＣ－Ｓ＆Ｈを、電圧グリッチから生ずる供給電圧（ＶＤＤ）の高周波変化から分離するように設計されている。Ｓ＆Ｈ回路７１８は、チップ供給電圧（ＶＤＤ）とＶＤＤＲＣ－Ｓ＆Ｈとの間に直列に結合された第２のダイオードＤ２と、ＶＤＤＲＣ－Ｓ＆Ｈとグラウンドとの間に結合された第２のキャパシタＣ２と、第１および第２のキャパシタＣ１、Ｃ２の間に結合され、Ｓ＆ＨスイッチのｐＭＯＳスイッチとして作用する一対のｐＭＯＳトランジスタ７２０ａ、７２０ｂと、を含む。ｐＭＯＳトランジスタ７２０ａ、７２０ｂのゲートは、インバータ７０６の出力に並列に結合され、ＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号を受信する。ＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号は、ｐＭＯＳトランジスタ７２０ａ、７２０ｂをターンオフし、Ｓ／Ｒラッチ７０２およびインバータ７０６に供給される電圧（ＶＤＤＲＣ Ｓ＆Ｈ）をＶＤＤから分離し、一旦電圧グリッチが電圧グリッチ検出器６００によって検出されたならば、グリッチ分離ラッチ７００にそれ自身の供給電圧を提供させ、ＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号を生成させ、このことにより、電圧グリッチ分離ラッチを極端な電圧グリッチ条件から分離し、電圧グリッチ検出および保護回路の信頼性を増加させる。
図８を参照して、電圧または電流ベースの電圧グリッチ検出器に基準電圧（ＶＲＥＦ）を生成するための回路の代替実施形態が記載されている。特に、図８は、電圧ミラーリング技術を利用した、４つのトランジスタ電圧加算器の一実施形態を示す概略図であり、最大の利用できるオンチップ基準電圧より２倍高い基準電圧、典型的には約１．２Ｖを電圧グリッチ検出器に提供する。図８を参照すると、電圧ミラー８００は、概して、電圧源ＶＤＤとグラウンドとの間に直列に結合された実質的に同じ大きさのｎＭＯＳトランジスタ８０２、８０４の第１の対と、トランジスタの第１の対に並列に結合された実質的に同じ大きさのｐＭＯＳトランジスタ８０６、８０８の第２の対と、を含む。第１のｎＭＯＳトランジスタ８０２のゲートは、第１の入力電圧（ＶＩＮ－Ｎ）に結合されている。第２のｎＭＯＳトランジスタ８０４のゲートは、そのドレインに結合され、ｎＭＯＳトランジスタ８０２に類似の特性を有するダイオードとして機能する。第１のｐＭＯＳトランジスタ８０６のゲートは、第２の入力電圧（ＶＩＮ－Ｐ）に結合されている。第２のｐＭＯＳトランジスタ８０８のゲートは、第２のｎＭＯＳトランジスタ８０４のソースと第１のｎＭＯＳトランジスタ８０２のドレインとの間に結合されている。すべてのデバイス８０２から８０８のバルクまたはボディ接合は、それらのそれぞれのソースノードに接続されている。
動作において、第２のｎＭＯＳトランジスタ８０４のゲートソース電圧（ＶＧＳ－Ｎ）は、ｎＭＯＳ８０２のＶＧＳ－Ｎ＿８０２であるＶＩＮ－Ｎに等しく、第２のｐＭＯＳトランジスタ８０８のゲートに電圧ミラーリングされ、ＶＧＳ－Ｐ＿８０８＝ＶＧＳ－Ｎ＿８０４となり、これは、第１のｐＭＯＳトランジスタ８０６のゲートソース電圧（ＶＧＳ－Ｐ）を第１のｎＭＯＳトランジスタ８０２のゲートソース電圧（ＶＧＳ－Ｎ）に等しくする。ドレインソース間電流（ＩＤＳ）の電流整合がミラーの一方から他方にミラーリングされる従来の電流ミラーとは異なり、電圧ミラー８００では、第１および第２のｎＭＯＳトランジスタ８０２、８０４を通る電流（ＩＮ－ＢＩＡＳ）の大きさは、第１および第２のｐＭＯＳトランジスタ８０６、８０８を通る電流（ＩＰ－ＢＩＡＳ）とは異なり（より高いかより低く）、ＩＤＳよりもむしろＶＧＳで左右に整合する。したがって、ＶＩＮ－Ｎが、ｎＭＯＳ閾値電圧（ＶＴＮ）およびｐＭＯＳ閾値電圧（ＶＴＰ）の最大より大きく、かつ、ＶＩＮ－Ｐが、ＶＴＰの絶対値のマイナスの大きさ（－│ＶＴＰ│）より大きい場合、電圧ミラー８００の出力（ＶＯＵＴ）は、ＶＩＮ－ＮおよびＶＩＮ－Ｐの合計である。これは、ＶＴＰの絶対値（｜ＶＴＰ｜）の程度まで、ｐＭＯＳ８０６へのＶＩＮ－Ｐ入力は負になることができ、回路は依然として電圧加算器として作用することを意味する。
図８の電圧ミラー８００は、９００ｍＶから約２．３Ｖまでの基準電圧（ＶＲＥＦ）を提供することができ、５０ｍＶのステップまたは増分で調節可能であり、ＶＩＮ－Ｎは、約９００ｍＶから１．１５Ｖの範囲にあり、ＶＩＮ－Ｐは、０Ｖから１．１５Ｖ．の範囲にある。例えば、電圧ミラー８００へのＶＤＤが２．４Ｖであり、ＶＩＮ－Ｎが９００ｍＶであり、ＶＩＮ－Ｐが０Ｖである場合、出力は９００ｍＶである。電圧ミラー８００へのＶＤＤが２．４Ｖであり、ＶＩＮ－Ｎが１．１５Ｖであり、ＶＩＮ－Ｐが１．１Ｖである場合、出力は、２．２５Ｖである。
５０ｍＶのステップまたは増分で調節可能な出力電圧を有することに加えて、電圧ミラー８００は、高インピーダンス入力を有し、フィードバックまたは電流入力を必要とせず、多くの異なる製造技術を用いて製造可能であり、抵抗のない小さい面積を有する。
図９Ａおよび図９Ｂは、基準電流を生成するのに適している電流ミラーリング回路９００の一実施形態を示す概略図であり、電圧グリッチ検出および保護回路において用いられる。
図９Ａは、電流ミラーリング回路９００の一実施形態の概略図を示す。図９Ａを参照すると、電流ミラーリング回路９００は、少なくとも２段を有する２段のフォールディング電流ミラー９０４を含み、フォールディング電流ミラー９０４は、第１のまたは補助レッグ９０６と、第２のレッグまたは第１のフォールド（フォールド－１（９０８））と、第３のレッグまたは第２のフォールド（フォールド－２（９１０））と、を含む。補助レッグ９０６は、供給電圧（ＶＤＤ）と補助電流源ＮＣＵＲＲ－ＡＵＸ９１４との間に結合された第１のｐＭＯＳトランジスタ（ＰＡＵＸ－１（９１２））を含む。第２のレッグまたは第１のフォールド（フォールド－１（９０８））は、ＶＤＤとグラウンドとの間に直列に結合された第２のｐＭＯＳトランジスタ（ＰＦｏｌｄ－１（９１６））および第１のｎＭＯＳトランジスタ（ＮＦｏｌｄ－１（９１８））を含み、電流源ＮＣＵＲＲ－ＳＲＣ９２０は、グラウンドとトランジスタ間の第１のノード９２２との間に結合されている。第３のレッグまたは第２のフォールド（フォールド－２（９１０））は、第３のｐＭＯＳトランジスタ（ＰＦｏｌｄ－２（９２４））を含み、第３のｐＭＯＳトランジスタ（ＰＦｏｌｄ－２（９２４））は、ＶＤＤとグラウンドとの間の第２のｎＭＯＳトランジスタ（ＮＦｏｌｄ－２（９２６））に直列に結合されている。電流ミラー９０４は、（ＰＦｏｌｄ－２（９２４）トランジスタとＮＦｏｌｄ－２（９２６）トランジスタとの間の）第２のノード９３０とグラウンドとの間に結合された第１のｎＭＯＳミラーリングトランジスタ（ＮＭＩＲＲＯＲ－１（９２８））と、クライアント／負荷９３４とグラウンドとの間に結合された第２のミラーリングトランジスタ（ＮＭＩＲＲＯＲ－２（９３２））と、をさらに含む。ＮＦｏｌｄ－１（９１８）およびＮＭＩＲＲＯＲ－１（９２８）のゲートは、第１のノード９２２に結合され、ＮＦｏｌｄ－２（９２６）およびＮＭＩＲＲＯＲ－２（９３２）トランジスタのゲートは、第２のノード９３０に結合されている。すべてのｐＭＯＳトランジスタＰＡＵＸ－１、ＰＦｏｌｄ－１およびＰＦｏｌｄ－２すなわちトランジスタ９１２、９１６、９２４のゲートは、補助電流源ＮＣＵＲＲ－ＡＵＸ９１４に並列に結合されている。
動作において、各段またはフォールド９０８、９１０は、段において、ＮＦｏｌｄ－１（９１８）およびＮＦｏｌｄ－２（９２６）トランジスタの閾値電圧（ＶＴＨ－Ｎ）によって前段の飽和電圧を減少することができ、このことにより、高飽和電圧入力電流源ＮＣＵＲＲ＿ＳＲＣ９２０の使用を可能にするとともに、低飽和電圧出力電流源をクライアント／負荷９３４に提供する。ＩＡＵＸ－１＞ＩＩＮであり、すなわち、ＩＡＵＸ－１－ＩＩＮは、ＮＦｏｌｄ－１（９１８）およびＮＭＩＲＲＯＲ－１（９２８）が正確な電流ミラーとして実行するのを可能にするのに十分高いことに留意されたい。
図９Ｂは、電流ミラーリング回路９００を電圧グリッチ検出および保護回路の電圧グリッチ検出器９０２内に組み込んだ例を示す。図９Ｂを参照すると、電圧グリッチ検出器９０２は、電流比較器９３６と、ＶＲＥＦ電圧グリッチ分離フィルタ９４０を通して電流比較器９３６に結合された電圧基準（ＶＲＥＦ）回路９３８と、電流比較器９３６の出力（ＶＯＵＴ）に直列に結合された第１および第２のインバータ９４２ａ、９４２ｂと、供給電圧グリッチ分離フィルタ９４４と、を含み、供給電圧グリッチ分離フィルタ９４４を通して、チップの供給電圧（ＶＤＤ）は、電圧グリッチ検出器９０２の回路およびサブ回路に供給される。電流比較器９３６は、ＶＤＤＲＣとグラウンドとの間に直列に結合されたｐＭＯＳ９４６およびｎＭＯＳトランジスタ９４８を含む。ｐＭＯＳ９４６のゲートは、ＶＲＥＦ電圧グリッチ分離フィルタ９４０を通してＶＲＥＦ回路９３８に結合され、ｎＭＯＳ９４８のゲートは、ＶＤＤに結合されている。ＶＲＥＦ電圧グリッチ分離フィルタ９４０は、抵抗キャパシタ（ＲＣ）フィルタを含み、抵抗キャパシタ（ＲＣ）フィルタは、ＶＤＤの高速の電圧グリッチから生ずる、ＶＤＤＲＣに対する基準電圧（ＶＲＥＦ）における妨害となる変動を著しく減少する。供給電圧グリッチ分離フィルタ９４４はまた、抵抗キャパシタ（ＲＣ）フィルタを含み、抵抗キャパシタ（ＲＣ）フィルタは、高速の電圧グリッチから生ずる供給電圧（ＶＤＤ）における機能的に妨害となる変動を著しく減少する。
ＶＲＥＦ回路９３８は、ＶＤＤＲＣとグラウンドとの間に直列に結合されたｐＭＯＳ９５０およびｎＭＯＳ９５２と、これらの間に結合された図９Ａの電流ミラーリング回路９００の一実施形態と、を含む。上述した電圧グリッチ検出器の実施形態と同様に、ｎＭＯＳ９５２のゲートは、トリム電圧グリッチ信号（ＶＧＬＩＴＣＨ－Ｔｒｉｍｍｅｄ）を受信し、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨに等しいｎＭＯＳ９５２のドレインソース間電流（ＩＤＳ）を誘発する。この電流は、次に、電流ミラーリング回路９００を通してｐＭＯＳ９５０に接続され、ｐＭＯＳ９５０がＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨに等しい電流を有する電流源として作用し、ＶＲＥＦを生成することを可能にする。電流ミラーリング回路９００によって、電圧グリッチ検出器９０２は、ＶＧＬＩＴＣＨ－Ｔｒｉｍｍｅｄに非常に近いＶＤＤ電圧から開始する電圧グリッチイベントを検出することができるとともに、正確なＶＧＬＩＴＣＨ－Ｔｒｉｍｍｅｄ電圧検出点を依然として維持することができる。ＶＤＤがわずか１００ｍＶだけＶＧＬＩＴＣＨ－Ｔｒｉｍｍｅｄより高い場合、電流源ｎＭＯＳ９５２の高飽和電圧ＶＤＳＡＴＮ＿９５２は、ＶＤＤＲＣとグラウンドとの間の十分な電圧範囲を有さないことに起因して、ＶＤＳＡＴＮ＿９５２＋ＶＴＨＰ＿９５０＋ＶＤＳＡＴＰ＿９５０を維持することができない。これは、電流源ｎＭＯＳ９５２を、そのＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ電流を減少する線形領域に駆動し、ＶＧＬＩＴＣＨ－Ｔｒｉｍｍｅｄ未満の検出電圧の降下を生じさせる。
図１０Ａおよび図１０Ｂは、電圧グリッチ検出器および電圧グリッチ保護ラッチ（例えば、図６および図７に示される）を含む電圧グリッチ検出および保護回路による電圧グリッチイベントの検出から生ずる信号を示すタイミング図である。特に、図１０Ａは、短い２０ｎｓの電圧グリッチイベントの検出から生ずる信号を示し、一方、図１０Ｂは、長い２００ｎｓの電圧グリッチイベントの検出から生ずる信号を示す。
図１０Ａを参照すると、初期時間（ｔ０）において、一番上の図のチップ主電圧源（ＶＤＤ１００２）は、短い電圧グリッチイベントに起因して急激に初期電圧レベル（ＶＤＤ）からの降下を開始する。同じ時間（ｔ０）において、電圧グリッチ検出器の比較器に対する分離供給電圧（ＶＤＤＲＣ１００４）および分離基準電圧（ＶＲＥＦ－ＲＣ１００６）も降下を開始するが、電圧グリッチ分離フィルタに起因して、はるかに低速である。概して、ＶＲＥＦ－ＲＣ１００６は、約２０ｍＶ／４０ｎｓ未満の速度または傾きで降下し、ＶＤＤＲＣ１００４が約１．４Ｖの最小検出器動作電圧（ＶＤＤＤＥＴ－ＯＰ－ＯＫ）を超えたままである限り、電圧グリッチ検出器が動作を継続し、電圧グリッチイベントに応答することができることに留意されたい。
特に、または、代替的に、電流比較器がｐＭＯＳ入力、例えば、図６に示されるｐＭＯＳ６１６トランジスタを含む一実施形態では、図１０Ａに示されるＶＲＥＦ－ＲＣ１００６の波形は、実際にはＶＤＤＲＣ－ＶＲＥＦ－ＲＣの結果である。なぜなら、ＶＲＥＦ－ＲＣは、大容量キャパシタ（Ｃ）によってＶＤＤＲＣに結合されている、電流ミラー構成のｐＭＯＳのゲートへの入力であり、高周波変化のためにＶＤＤＲＣ変化に追従するからである。したがって、ＶＤＤＲＣ－ＶＲＥＦ－ＲＣは、ＶＤＤ－ＶＲＥＦに対してほとんど変化せず、約２０ｍＶ／４０ｎｓ未満の速度または傾きで降下し、ＶＤＤＲＣ１００４がＶＤＤＤＥＴ－ＯＰ－ＯＫを超えたままである限り、グリッチ検出器は、動作を継続し、グリッチイベントに応答することができる。
次に、約２０ｎｓの電圧グリッチ幅の後の時間（ｔ１）において、電圧グリッチ検出器は、少なくとも約１０ｎｓのパルス幅を有する電圧グリッチ検出パルス（ＰＵＬＳＥ１００８）を生成し、電圧グリッチ検出パルス（ＰＵＬＳＥ１００８）は、破線矢印１０１０によって表現されるように、電圧グリッチ保護ラッチに結合される。すぐその後開始する時間（ｔ２）において、電圧グリッチ保護ラッチは、電圧グリッチＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２）を生成し、電圧グリッチＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２）は、破線矢印１０１４によって表現されるように、ＰＵ／ＰＤコントローラに、ＰＵＬＳＥとともに結合される。最後に、時間（ｔ３）において、ＰＵ／ＰＤコントローラは、グローバルリセット信号１０１６を生成し、所定のパワーオンリセット（ＰＯＲ）シーケンスで、セキュアチップ上のデバイスおよび回路の電源を安全に入れ、破線矢印１０１８によって表現されるように、電圧グリッチ保護ラッチをリセットする。図１０Ａが具体例であり、ＰＵＬＳＥ１００８が２０ｎｓより早く現れ、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２がＰＵＬＳＥ１００８の後、１０ｎｓより短い遅延で現れることができることに言及すべきである。
図１０Ｂは、長い、すなわち＞２００ｎｓの電圧グリッチイベントの検出から生ずる信号を示すタイミング図であり、電圧グリッチ保護ラッチの能力を示し、電圧グリッチ保護ラッチは、サンプルホールド（Ｓ＆Ｈ）回路を含み、電圧グリッチ検出および保護回路内の他の回路およびブロックからの信号が、電圧グリッチイベントの間、無効になるとき、長い電圧グリッチイベント後のセキュアシステムリセットを確実にする。
図１０Ｂを参照すると、時間（ｔ０）において、チップ主電圧源（ＶＤＤ１００２）は、鋭く長い電圧グリッチイベントに起因して急激な降下を開始する。電圧グリッチ検出器の分離供給電圧（ＶＤＤＲＣ１００４）および電圧グリッチ保護ラッチの分離供給電圧（ＶＤＤＲＣ－Ｓ＆Ｈ１０２０）および電圧グリッチ検出器の比較器に対する分離基準電圧（ＶＲＥＦ－ＲＣ１００６）も降下を開始するが、電圧グリッチ分離フィルタに起因して、それほど急激ではない。上述したように、ＶＤＤＲＣ１００４が最小検出器動作電圧（ＶＤＤＤＥＴ－ＯＰ－ＯＫ）を超えたままである限り、電圧グリッチ検出器は動作を継続する。時間（ｔ１）において、ＶＤＤ１００２は、ＶＧＬＩＴＣＨ未満に降下し、その約２０ｎｓ後の時間（ｔ２）において、電圧グリッチ検出器は、ＰＵＬＳＥ１００８の立ち上がりエッジを生成し、ＰＵＬＳＥ１００８の立ち上がりエッジは、時間（ｔ３）における破線矢印１０１０によって表現されるように、電圧グリッチ保護ラッチに結合される。ほぼ同じ時間（ｔ３）において、電圧グリッチ保護ラッチは、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２の立ち上がりエッジを生成する。ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２を生成した結果として、電圧グリッチ保護ラッチにより必要とされる増加した電力によって、電圧グリッチ保護ラッチに供給される分離電圧（例えば、図７のＶＤＤＲＣ Ｓ＆Ｈ）は、わずかに低い電圧に減少すると同時に、安全に、所定の最小の有効電圧（ＶＤＤＶＡＬＩＤ）を超えたままである。電圧グリッチ保護ラッチ分離供給は、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２の立ち上がりエッジの結果として、主チップ供給から切断され、このことにより、一旦電圧グリッチイベントが終わっているならば、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２信号がＰＵ／ＰＤコントローラにおいて受信されるのを確実にするのに十分な時間の間、サンプルホールド回路（例えば、図７のＳ＆Ｈ回路７１８）が、内部供給をＶＤＤＶＡＬＩＤ超に保持（ホールド）することを可能にする。十分な保持時間は、例えば、１４μｓ以上の時間を含むことができる。図１０Ｂに示される例のために、ＶＤＤＶＡＬＩＤはＶＤＤＤＥＴ－ＯＰ－ＯＫより低くすることができ、ＶＴＮまたはＶＴＰより数百ミリボルト大きい大きさとすることができ、それはリセットを生ずるのに十分大きい電圧であることに留意されたい。さらに、ＶＤＤが１４μｓより長く持続する電圧グリッチのために復旧した後、他のリセット検出器、例えば、第２のＣＭＯＳレベル検出器４１４ｂは、ＳＹＳ＿ＲＥＳＥＴ＿Ｂを生成するので、１４μｓは十分であることに留意されたい。短い電圧グリッチイベントとは異なり、ＶＤＤＲＣ１００４がＶＤＤＤＥＴ－ＯＰ－ＯＫ未満に降下するまで、電圧グリッチ検出器は、ＰＵＬＳＥ１００８の出力を継続することに留意されたい。
時間（ｔ３）において、電圧グリッチ保護ラッチは、破線矢印１０１４によって表現されるように、ＰＵ／ＰＤコントローラに結合されるかまたは結合されるように試みられるＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２信号を生成する。しかしながら、ＰＵ／ＰＤコントローラおよびＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２信号が結合されるＣＭＯＳレベル検出器の両方に供給するＶＤＤ１００２は、ＶＤＤＶＡＬＩＤ未満に低下し、時間（ｔ７）までそのままであるので、グローバルリセット信号１０１６は生成されない。上述したように、電圧グリッチ保護ラッチ供給ＶＤＤＲＣ－Ｓ＆Ｈ１０２０は、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２信号の立ち上がりエッジに応じて、Ｓ＆Ｈ回路７１８を用いて供給ＶＤＤ１００２から切断され、これにより、Ｓ／Ｒラッチ７０２は、電圧グリッチが終わり、ＣＭＯＳレベル検出器およびＰＵ／ＰＤコントローラに対する供給レベルが有効なＣＭＯＳレベルを回復してから十分長い時間の後、論理データを記憶する。ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２は、電圧グリッチの後までその論理的有効な値を保持（ホールド）するので、一旦電圧グリッチイベントが終わっているならば、有効なＳＹＳ＿ＲＥＳＥＴ＿Ｂは、ＰＵ／ＰＤコントローラにおいて受信され、有効なグローバルリセット信号１０１６が生成される。さらに、ＶＤＤが１４μｓより長く持続する電圧グリッチのために復旧した後、他のリセット検出器、例えば、第２のＣＭＯＳレベル検出器４１４ｂは、ＳＹＳ＿ＲＥＳＥＴ＿Ｂを生成するので、１４μｓは十分であることに留意されたい。
時間（ｔ４）において、ＶＤＤＲＣ１００４は、ＶＤＤＤＥＴ－ＯＰ－ＯＫ未満に降下し、時間（ｔ５）までに、電圧グリッチ検出器の出力は、時間（ｔ５）と時間（ｔ６）との間の無効なＣＭＯＳレベルに起因して、信頼できなくなる。
最後に、ＶＤＤ１００２は、最小電圧グリッチ電圧（ＶＤＤＧＬＩＴＣＨ－ＭＩＮ）から、時間（ｔ６）までにＶＤＤＤＥＴ－ＯＰ－ＯＫ超のレベルまで、そして、時間（ｔ７）までにＶＤＤＶＡＬＩＤ超のレベルまで上昇を開始する。したがって、この時点で、ＰＵ／ＰＤコントローラおよびＰＵＬＳＥ＿ＬＡＴＣＨＥＤ１０１２信号が結合されるＣＭＯＳレベル検出器に供給されるＶＤＤは、矢印１０２２によって示されるように、動作を再開することができ、グローバルリセット信号１０１６が生成される。
図１１は、電圧グリッチ検出および保護回路および信号を含むセキュアチップ上のサイドチャネル電圧グリッチ攻撃（ＳＣＡ）と、それに応答した、ＳＣＡから保護するための回路の能力を示す信号と、の波形図である。図１１を参照すると、初期時間（ｔ０）において、攻撃により、チップに対する供給電圧（ＶＤＤ１１０２）は、約１Ｖ／ｎｓの傾きで急激に落下を開始する。供給電圧は、陰影付きのボックス１１０４によって示される有効なＣＭＯＳ電圧レベルの範囲から急速に落下し、時間（ｔ１）までに、ＶＤＤは、所定の電圧グリッチ電圧（ＶＧＬＩＴＣＨ）またはトリップ点未満に降下する。供給電圧が、陰影付きのボックス１１０６によって示される無効なＣＭＯＳ電圧レベルの範囲内への降下を継続するので、メモリデバイスを含むセキュアチップ内のアナログおよびデジタルデバイスならびに電圧グリッチ検出および保護回路内のデバイス、例えば、電圧低下検出器は、下の図の動作状態兆候の領域１１０８によって示されるように、無効なＣＭＯＳレベルまたはデータによって機能しなくなるか損なわれる。ライン１１１０によって示される電圧グリッチ保護ラッチに対する電圧源（ＶＤＤＤＥＴ－Ｌａｔｃｈ）は、電圧グリッチ分離フィルタに起因して、より低速の速度ではあるが、チップに対する供給電圧（ＶＤＤ１１０２）と同じ時間（ｔ０）に降下を開始し、電圧グリッチ検出器４２０および第１の電圧グリッチ保護Ｓ／Ｒラッチ４２２ａが、それぞれ、ライン１１１０上の変曲点１１１２によって示されるように、ＣＭＯＳレベル検出器４１４ａにＰＵＬＳＥまたはＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号１１１４の供給を開始するとき、サンプルホールド（Ｓ＆Ｈ）回路によって安定して維持される。実質的に同じ時間（ｔ２）において、電圧グリッチ検出ブロック４１８（および、より具体的には、電圧グリッチ保護ラッチ４２２）は、有効なＣＭＯＳレベルでの動作を継続し、中央の図に示すように、電圧グリッチイベントの残りの全体にわたってＰＵＬＳＥまたはＰＵＬＳＥ＿Ｌａｔｃｈｅｄ信号１１１４を提供する。
次に、約２０ｎｓから約２５μｓまでの電圧グリッチ幅または電源切断時間の後、時間（ｔ３）において、電圧グリッチイベントは終了し、チップに対する供給電圧（ＶＤＤ１１０２）は、急上昇を開始する。時間（ｔ３）と時間（ｔ４）との間、チップに対する供給電圧（ＶＤＤ１１０２）が有効なＣＭＯＳレベルの方に上昇するとき、ＣＭＯＳレベル検出器４１４ａによってＰＵ／ＰＤコントローラに結合されるラッチ電圧グリッチ検出信号１１１４は、電圧グリッチ検出および保護回路内のＰＵ／ＰＤコントローラに、時間（ｔ４）に開始するフルシステムリセットシーケンスを実行させる。下の図において領域１１１６によって示されるように、安全な領域のデータは、ＳＣＡの間、安全に消去され、および／または、損なわれることから保護される。
図１２は、負の領域において動作することができる電圧グリッチ検出器１２０２および電圧グリッチ検出器ラッチ１２０４の代替実施形態を示す概略図である。電圧グリッチ検出器１２０２および電圧グリッチ検出器ラッチ１２０４が、電圧グリッチ検出および保護回路内で、例えば、上述したものにおいて、電圧グリッチ検出器および電圧グリッチ検出器ラッチの代わりに、または、上述した電圧グリッチ検出器および電圧グリッチ検出器ラッチに加えてこれらに並列に結合されて使用可能であることを理解されたい。電圧グリッチ検出器１２０２および電圧グリッチ検出器ラッチ１２０４の両方は、それぞれ、供給分離フィルタ１２１３、１２３０を含み、供給分離フィルタ１２１３、１２３０は、ＶＤＤ－ＶＮｅｇ－ＴｒｉｇｇｅｒがＶＤＤＲＣ－ＧＮＤと同様に作用し、ＶＤＤ－ＶＮｅｇ－ＬａｔｃｈがＶＤＤＲＣ Ｓ＆Ｈ－ＧＮＤと同様に作用するように、供給分離フィルタ６１０、７１６と同様に実行するということを明らかにすべきである。この場合、供給分離フィルタは、依然として主供給（ＶＤＤ）の変動をフィルタリングするが、回路のローカルグラウンドを負電圧まで事実上低下させ、電圧グリッチの間、ＶＤＤ供給に対する動作電圧状態に回路を保つことによってそうする。抵抗を用いる代わりに、分離フィルタは、ｎＭＯＳデバイス１２１２および１２３２のＲＤＳ抵抗に頼る。電圧グリッチ検出器１２０２およびラッチ１２０４のこの代替実施形態において、両方の供給分離フィルタ（それぞれ１２１３、１２３０）は、サンプルホールドスイッチ（それぞれｎＭＯＳ１２１２、１２３２）を用いて、グリッチ検出ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ＿Ｂの立ち下がりエッジに応じて、ＶＤＤ（ＶＤＤ－ＶＮｅｇ－ＴｒｉｇｇｅｒおよびＶＤＤ－ＶＮｅｇ－Ｌａｔｃｈそれぞれ）に対するそれらの内部の負の領域の供給をサンプリングする。ｎＭＯＳデバイス１２１２および１２３２のバルクは、それぞれそれらのドレインに接続され、この接続は、供給電圧グリッチ分離フィルタ６１０および回路７０４内のダイオードと同様に作用するダイオードを形成し、ＶＤＤ供給がグリッチから回復するかまたは高速の電源投入を実行するとき、内部の負の供給領域の高速回復を可能にすることに言及すべきである。最後に、ｎＭＯＳスイッチ１２１２および１２３２は、それらのＲＤＳを用いてＲＣフィルタの抵抗として、サンプルホールドスイッチとして、および、高速回復ダイオードとして機能し、すべては単一のデバイス内であるので、この代替実施態様の面積効率をより良くすることに留意されたい。
図１２を参照すると、電圧グリッチ検出器１２０２は、概して、ＶＲＥＦ－ＲＣ入力を有する電流比較器１２０６を含み、ＶＲＥＦ－ＲＣ入力は、ＶＲＥＦ電圧グリッチ分離フィルタ１２１０を通して、基準（ＶＲＥＦ）回路１２０８によって生成されるＶＲＥＦ電圧に結合され、電圧グリッチ検出器１２０２は、ｎＭＯＳトランジスタ１２１２およびキャパシタ（ＣＮｅｇ－Ｔｒｉｇｇｅｒ）を含む負の領域（ＶＮｅｇ－Ｔｒｉｇｇｅｒ）を有する供給分離フィルタ１２１３を含む。図１２に示される電流比較器１２０６は、図５に示されたものと設計および機能の点で同様であるが、反対極性でアクティブである出力を有することに留意されたい。図１２を参照すると、電流比較器１２０６は、ｐＭＯＳトランジスタ１２１４およびｎＭＯＳトランジスタ１２１６を含む。ｐＭＯＳトランジスタ１２１４は、グラウンドに結合されたゲートと、ＶＤＤに結合されたソースおよびＮ型ウェルまたはボディコンタクトと、ｎＭＯＳトランジスタ１２１６のドレインに結合されたドレインと、を含む。ｎＭＯＳトランジスタ１２１６は、ｐＭＯＳトランジスタ１２１４と負の領域供給１２１３（ＶＮｅｇ－Ｔｒｉｇｇｅｒ）との間に結合されている。ｎＭＯＳトランジスタ１２１６のゲートは、ＶＲＥＦ電圧グリッチ分離フィルタ１２１０を通してＶＲＥＦ回路１２０８に結合され、ＶＲＥＦ－ＲＣ基準電圧を受信し、それにより、ｎＭＯＳトランジスタ１２１６は、電圧グリッチ電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）を有する電流源として作用することができる。ｐＭＯＳトランジスタ１２１４は、ＶＤＤ電流（ＩＶＤＤ－ＣＨＩＰ）を提供する。ＶＲＥＦ電圧グリッチ分離フィルタ１２１０は、抵抗キャパシタ（ＲＣ）フィルタであり、ＶＲＥＦ回路１２０８の出力とｎＭＯＳトランジスタ１２１６のゲートとの間に結合された抵抗（ＲＲＥＦ）と、負の領域供給１２１３（ＶＮｅｇ－Ｔｒｉｇｇｅｒ）と、基準抵抗（ＲＲＥＦ）および電流比較器１２０６のｎＭＯＳトランジスタ１２１６のゲートの接合と、の間に結合されたキャパシタ（ＣＲＥＦ）と、を含む。ＶＲＥＦ回路１２０８は、ＶＤＤとグラウンドとの間に直列に結合された第１のｎＭＯＳトランジスタ１２１８および第２のｎＭＯＳトランジスタ１２２０と、ＶＤＤと第３のｎＭＯＳトランジスタ１２２４との間に結合されたｐＭＯＳトランジスタ１２２２と、を含み、第３のｎＭＯＳトランジスタ１２２４は、負の領域供給１２１３（ＶＮｅｇ－Ｔｒｉｇｇｅｒ）にさらに結合されている。第３のｎＭＯＳトランジスタ１２２４は、ＶＲＥＦ回路の出力として機能し、ソースと、ＶＲＥＦ電圧グリッチ分離フィルタ１２１０を通して、電流比較器１２０６内のｎＭＯＳトランジスタ１２１６（ＶＲＥＦ－ＲＣ）のゲートに結合されたゲートと、負の領域供給（ＶＮｅｇ－Ｔｒｉｇｇｅｒ）に結合されたドレインと、を有する。第３のｎＭＯＳトランジスタ１２２４は、ｎＭＯＳトランジスタ１２１６に対する電流ミラーとして作用し、電流バイアス基準を提供し、電流バイアス基準によって、ｎＭＯＳトランジスタ１２１６は、電流比較器１２０６内の電圧グリッチ電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）を有する電流源として作用することができる。ＶＲＥＦ回路１２０８は、ｎＭＯＳ１２２０とｐＭＯＳ１２２２との間の電圧ミラーリング技術を利用して、電流比較器１２０６の電流源（ｎＭＯＳトランジスタ１２１６）を整列して、ｐＭＯＳ１２１４によって生成されるＩＶＤＤに対するＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ電流を有することに言及すべきである。
図１２を参照すると、電圧グリッチ検出器ラッチ１２０４は、概して、ｐＭＯＳトランジスタ１２２６を含み、ｐＭＯＳトランジスタ１２２６は、ラッチへのｓｅｔ＿ｂ入力として機能し、チップ供給電圧（ＶＤＤ）と、一対の背中合わせのインバータ１２２８ａ、１２２８ｂの第１のインバータ１２２８ａの出力ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧと、の間に結合されている。ｐＭＯＳトランジスタ１２２６は、グリッチ検出器１２０２内の電流比較器のｎＭＯＳトランジスタ１２１６およびｐＭＯＳトランジスタ１２１４の共有ドレインＰＵＬＳＥ＿Ｂに結合されたゲートを含み、グリッチ検出パルス補数（ＰＵＬＳＥ＿Ｂ）を受信する。インバータ１２２８ａ、１２２８ｂは、ＶＤＤとグラウンドとの間に、サンプルホールド（Ｓ＆Ｈ）回路１２３０を通して結合されている。Ｓ＆Ｈ回路１２３０は、概して、第１および第２のインバータ１２２８ａ、１２２８ｂとグラウンドとの間に結合されたスイッチとしてのｎＭＯＳトランジスタ１２３２と、ｎＭＯＳトランジスタ１２３２のドレインＶＮｅｇ－ＬａｔｃｈとＶＤＤとの間に結合されたサンプルホールドキャパシタ（ＣＮｅｇ－Ｌａｔｃｈ）と、を含む。電圧グリッチ検出器ラッチ１２０４は、ＶＤＤとグラウンドとの間に結合された第３のまたは出力インバータ１２３４と、ＶＤＤと第１および第３のインバータ１２２８ａ、１２３４のトランジスタのゲートと、の間に結合された第２のｐＭＯＳ１２３６と、をさらに含み、第１および第３のインバータ１２２８ａ、１２３４のトランジスタのゲートは、インバータ１２２８ｂのＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ＿Ｂ出力でもある。第２のｐＭＯＳ１２３６のゲートは、（例えば、４００のＳＹＳ＿ＲＥＳＥＴ＿Ｂの）補数のシステムリセット信号からＲＥＳＥＴ＿Ｂ信号を受信し、電圧グリッチ検出器ラッチ１２０４へのｒｅｓｅｔ＿ｂ入力として機能する。
ｐＭＯＳトランジスタ１２２６は、電流比較器のｎＭＯＳトランジスタ１２１６およびｐＭＯＳトランジスタ１２１４の共有ドレイン（ＰＵＬＳＥ＿Ｂ）に結合されたゲートを有し、電圧グリッチ保護ラッチ１２０４のｓｅｔ＿ｂ入力として機能し、図７の電圧グリッチ保護ラッチ７００のｎＭＯＳトランジスタ７１４への非反転のグリッチ検出パルス入力と同様に、グリッチ検出に応じて、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧを「１」（またはＶＤＤ）にセットする。電圧グリッチ検出器１２０２への負の領域供給１２１３（ＶＮｅｇ－Ｔｒｉｇｇｅｒ）および電圧グリッチ分離ラッチ１２０４への負の領域供給（ＶＮｅｇ－Ｌａｔｃｈ）の両方は、それぞれ、電圧グリッチの間、電圧グリッチ検出器および電圧グリッチ分離ラッチへの分離グラウンドまたは負の領域供給として機能する。分離グラウンド供給（ＶＮｅｇ－ＴｒｉｇｇｅｒおよびＶＮｅｇ－Ｌａｔｃｈ）によって、電圧グリッチ検出器１２０２および電圧グリッチ分離ラッチ１２０４のグラウンドは、ＶＤＤ供給の電圧グリッチの下降速度と同様またはわずかに低い速度で負電圧まで下降する。したがって、分離グラウンド供給（ＶＮｅｇ－ＴｒｉｇｇｅｒおよびＶＮｅｇ－Ｌａｔｃｈ）は、少なくとも電圧グリッチの最初の２０ｎｓにおいて、電圧グリッチ検出器１２０２および電圧グリッチ分離ラッチ１２０４を機能的に保つ。グラウンド分離は、ｎＭＯＳトランジスタ１２１２、１２３２のドレインソース間抵抗（ＲＤＳ）を用いて達成され、ソースおよびＮ型ウェルまたはボディコンタクトの両方は、ＶＮｅｇ－Ｔｒｉｇｇｅｒ／ＶＮｅｇ－Ｌａｔｃｈ供給に結合される。
電圧グリッチの間、両方のｎＭＯＳトランジスタ１２１２、１２３２は、最初に、電圧グリッチの最初の２０ｎｓの間の十分に大きい抵抗（ＲＤＳ）を有する抵抗素子として作用し、次に、内部ＶＮｅｇ－Ｔｒｉｇｇｅｒ／ＶＮｅｇ－Ｌａｔｃｈノードを完全に分離するように作用する。ｎＭＯＳトランジスタ１２１２、１２３２は、ＳＲラッチ１２０４の内部ノードのＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ＿Ｂの立ち下がりエッジに応じて、グラウンドからＶＮｅｇ－Ｔｒｉｇｇｅｒ／ＶＮｅｇ－Ｌａｔｃｈ供給の両方を分離することにより、サンプルホールドスイッチとして作用する。
電圧グリッチ検出器１２０２のＶＲＥＦ回路１２０８は、図８に関連して上述した電圧ミラーリング技術を利用して、ＶＲＥＦ回路が１２０８内のＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨを生成することを可能にする。特に、ｎＭＯＳトランジスタ１２１８に対するＶＲＥＦトリムグリッチ電圧（ＶＧＬＩＴＣＨ）は、結果として、ｎＭＯＳトランジスタ１２１８のドレインソース間電流（ＩＤＳ）になり、ｎＭＯＳトランジスタ１２２０のＩＤＳをｎＭＯＳトランジスタ１２１８のＩＤＳに強制する。これは、ｎＭＯＳトランジスタ１２２０のゲートソース間電圧（ＶＧＳ）をｎＭＯＳトランジスタ１２１８のＶＧＳ－１２１８に実質的に等しくさせ、ＶＧＳ－１２１８は、グリッチ電圧（ＶＧＬＩＴＣＨ）に実質的に等しい。次に、この電圧は、ｐＭＯＳトランジスタ１２２２にミラーリングされ、その結果、ＶＧＳ－１２２２は、グリッチ電圧（ＶＧＬＩＴＣＨ）に実質的に等しくなり、その結果として、ｐＭＯＳトランジスタ１２２２のドレインソース間電流（ＩＤＳ）は、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨに実質的に等しくなる。次に、ｐＭＯＳトランジスタ１２２２のドレインソース間電流（ＩＤＳ）は、ｎＭＯＳトランジスタ１２２４に強制され、電圧グリッチ検出器１２０２の電流比較器１２０６のＶＲＥＦ入力であるｎＢＩＡＳ電圧を作成する。
ｎＭＯＳトランジスタ１２２４の基準電圧（ＶＲＥＦ）は、ＶＲＥＦ電圧グリッチ分離フィルタ１２１０によって分離され、ｎＭＯＳトランジスタ１２１６のＶＲＥＦ－ＲＣゲートに結合され、それは、ＩＧＬＩＴＣＨ＞ＩＶＤＤのとき、図６の電流比較器６０２と同様に、ｐＭＯＳトランジスタ１２１４からのＩＶＤＤのプルアップ電流に対してＩＧＬＩＴＣＨをプルダウンする。図６の電流比較器６０２では、電流比較器は、立ち上がりエッジパルスを有する電圧グリッチ検出パルスを生成する。図１２の回路では、負の領域で動作することができ、電流比較器１２０６は、立ち下がりエッジパルスを有する電圧グリッチ検出パルスを生成する。このパルスは、電圧グリッチ分離ラッチ１２０４によってラッチされ、立ち上がりエッジＰＵＬＳＥ＿ＬＡＴＣＨＥＤとして、電圧グリッチ分離ラッチのリセット出力に送出される。図７に示される電圧グリッチ分離ラッチと同様に、ラッチの分離供給（ＶＮｅｇ－Ｌａｔｃｈ）は、内部信号ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ＿Ｂ信号の立ち下がりエッジを用いて、電圧グリッチ検出パルスラッチを生成するとき、サンプルホールドされる。しかしながら、この回路の分離グラウンドの電圧レベルは負であり、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ＿Ｂ内部信号の「０」電圧レベルを可能にするのに十分な時間の間、ＶＤＤ供給に対する電圧を維持し、その後、電圧グリッチが終了するとき、システムリセットを強制するのに十分長い時間の間ラッチ１２０４のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ出力で「１」を可能にする。ラッチ出力ＰＵＬＳＥ＿ＬＡＴＣＨＥＤは、図１３Ｂに示される代替の第１のＣＭＯＳレベル検出器（図４の４１４ａ）に結合され、負のリセット入力は、ＰＵ／ＰＤコントローラ４０２をリセットさせることができ、ラッチ１２０４のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ出力およびグリッチ検出器１２０２のＶＮＥＧ出力は、それぞれ、図１３Ｂの代替のＣＭＯＳレベル検出器の整合入力に結合される。ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧがＶＮＥＧ領域によって生成され、グラウンドではなくＶＮＥＧに関連するので、ＶＮＥＧ出力は必要である。
図１３Ａおよび図１３Ｂに示される他の実施形態では、システムリセットブロック内の少なくとも１つの第１のＣＭＯＳレベル検出器は、保持回路を含み、電力がシステムリセットブロックに復旧するとき、電圧グリッチが検出されたことを取り消し、このことにより、電力が電圧グリッチ検出および保護回路に失われたときでさえ、完全かつ安全なシステムまたはチップリセットを確実にする。図１３Ａを参照すると、ＣＭＯＳレベル検出器１３００は、主電圧源（ＶＤＤ）とグラウンドとの間に直列に接続された強いｐＭＯＳトランジスタ１３０２および弱いｎＭＯＳトランジスタ１３０４から構成されるインバータと、ｐＭＯＳおよびｎＭＯＳトランジスタのゲートの間に形成されるトリップノード１３０６と、を含む。通常動作、すなわち、ＶＤＤＭＩＮ超の安定した主電圧源を有する動作において、トリップノード１３０６は、複数の弱いｐＭＯＳトランジスタ（集合的に１３０８）およびＶＤＤとグラウンドとの間に直列に接続された抵抗１３１０によって形成されるＲＣ分圧器によってバイアスされる。抵抗１３１０の抵抗は、比較的大きく、約５ＭΩのオーダで選択され、通常動作の間、すなわち、電源切断イベントの前、ＶＤＤの電圧グリッチまたは低速降下の前、ＣＭＯＳレベル検出器１３００による過剰な電流および電力の消費を回避する。
通常動作の間、トリップノード１３０６は、高電圧すなわち論理１であり、論理補数（Ｔｒｉｐ＿Ｂ）は遅延回路１３１２およびインバータ１３１４を通して結合され、論理ハイすなわち１をＣＭＯＳレベル検出器１３００のＳＹＳ＿ＲＥＳＥＴ＿Ｂ出力に提供する。ＣＭＯＳレベルリセットイベントの間、すなわち、供給電圧の低速への比較的長い降下によって生ずるリセットの間、トリップノード１３０６は、抵抗１３１０を通してグラウンド（論理０）の方にゆっくり放電される。トリップノード１３０６が十分に放電されるとき、強いｐＭＯＳトランジスタ１３０２はオンにされ、弱いｎＭＯＳトランジスタ１３０４はオフにされ、論理補数（Ｔｒｉｐ＿Ｂ）を論理１に反転させ、遅延回路１３１２による遅延の後、ＣＭＯＳレベル検出器１３００は、ＳＹＳ＿ＲＥＳＥＴ＿Ｂ信号（論理０）を出力し、供給電圧が所定のリセット電圧超のレベルに復旧したとき、ＰＵ／ＰＤコントローラ（図示せず）にリセットシーケンスを開始させる。
電圧グリッチイベントの間、電圧グリッチ検出パルス（ＰＵＬＳＥ）は、ＣＭＯＳレベル検出器１３００において受信され、それにより、トリップノード１３０６は、トリップ設定点（論理０）に急速に放電し、論理補数（Ｔｒｉｐ＿Ｂ）を論理１に反転させ、遅延回路１３１２による遅延の後、ＣＭＯＳレベル検出器１３００は、論理０のＳＹＳ＿ＲＥＳＥＴ＿Ｂ信号を出力し、ＰＵ／ＰＤコントローラにフルシステムリセットを開始させる。いくつかの実施形態において、電圧グリッチ検出および保護回路は、電圧グリッチ保護ラッチをさらに含み、電圧グリッチパルスラッチ（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号はまた、ＣＭＯＳレベル検出器１３００において受信される。
ＣＭＯＳレベル検出器１３００は、一種の保持回路１３１６をさらに含み、ＣＭＯＳレベル検出器に対する電力の喪失後の電力の復旧時に、電圧グリッチイベントの記憶および取消を可能にする。図１３Ａに示す実施形態では、保持回路１３１６は、一対のプルダウン回路を含み、各々は、弱いｐＭＯＳトランジスタ１３０８のソース／ドレイン（Ｓ／Ｄ）接合とグラウンドとの間に並列に結合された複数のｎＭＯＳトランジスタを含み、その結果、第１のプルダウン回路１３１８のｎＭＯＳトランジスタのゲートに結合されたＰＵＬＳＥおよび／または第２のプルダウン回路１３２０のｎＭＯＳトランジスタのゲートに結合されたＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号は、弱いｐＭＯＳトランジスタ１３０８をオンにさせ、トリップノード１３０６を急速に放電し、ＣＭＯＳレベル検出器１３００にＳＹＳ＿ＲＥＳＥＴ＿Ｂ信号を出力させ、結果として、ＰＵ／ＰＤコントローラにフルシステムリセットを開始させる。十分低い供給電圧で十分な時間が与えられる場合、トリップノード１３０６は、通常は放電状態にあり、プルダウン回路１３１８、１３２０のトランジスタはｎＭＯＳであり、トリップノード１３０６を高速の「０」に放電するので、一旦ＰＵＬＳＥまたはＰＵＬＳＥ＿ＬＡＴＣＥＤ信号によってオンにされるならば、電力がＣＭＯＳレベル検出器１３００に復旧するとき、トリップノード１３０６は放電されたままであり、このことにより、電圧グリッチイベントが検出されたことを記憶または取り消し、ＰＵ／ＰＤコントローラに信号送信し、フルシステムリセットを実行し、セキュアチップまたはデバイスが、サイドチャネル電圧グリッチ攻撃またはサイドチャネル攻撃（ＳＣＡ）から保護されることを確実にすることに留意されたい。これは、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤが「１」未満のＣＭＯＳレベルに低下する場合であっても、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤが十分高いＣＭＯＳレベルの「１」状態にとどまり、トリップノード１３０６を十分長い時間の間の「０」に強制し、トリップノードが最適化されて「０」にとどまることを可能にするという事実に加えられる。最後に、保持回路１３１６は、ＳＹＳ＿ＲＥＳＥＴ＿Ｂによってリセット可能であり、ＳＹＳ＿ＲＥＳＥＴ＿Ｂは、最終的に、ｎＭＯＳトランジスタのゲートに対するＰＵＬＳＥおよびＰＵＬＳＥ＿ＬＡＴＣＨＥＤ入力の両方を「０」に強制し、弱いｐＭＯＳトランジスタ１３０８が、ＣＭＯＳレベル検出器１３００を同じ公称トリップ点に復旧するのを可能にする。
図１３Ｂは、保持回路を含み、図１２に関して上述したような、負の領域のグリッチ検出器における使用のために構成されるＣＭＯＳレベル検出器の他の実施形態を示す。図１３Ｂを参照すると、ＣＭＯＳレベル検出器１３０１は、図１３Ａの回路と実質的に同じであるが、ＣＭＯＳレベル検出器１３０１は、負の領域グリッチ検出器の図１２から、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ＿ＮＥＧ、ＶＮＥＧおよびＰＵＬＳＥ＿ＬＡＴＣＨＥＤを受信し、プルダウン回路１３１８のトランジスタは、グラウンドではなくむしろＶＮＥＧに結合される。
図１４のフローチャートを以下参照して、セキュアチップまたはシステムにおいてサイドチャネル電圧グリッチ攻撃（ＳＣＡ）を検出し、当該攻撃から保護するための電圧グリッチ検出および保護回路を動作する方法を記載し、電圧グリッチ検出および保護回路は、電圧グリッチ保護システムを電圧グリッチ検出ブロックとともに含み、電圧グリッチ検出ブロックは、電圧グリッチ検出器および電圧グリッチ保護ラッチを含む。図１４を参照すると、方法は、主供給電圧（ＶＤＤ）をグリッチ検出器内の電流比較器の第１の入力に提供するとともに、所定の設定点電圧（ＶＧＬＩＴＣＨ）に基づく基準電圧（ＶＲＥＦ）を比較器の第２の入力に結合するステップ（ステップ１４０２）から開始する。次に、電流（ＩＶＤＤ）は、第１の入力に結合されたＶＤＤから生成され、グリッチ電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）は、ＶＲＥＦから生成され、ＩＶＤＤは、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨと比較される（ステップ１４０４）。Ｉ、ＶＤＤがＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ未満であるかが決定される（ステップ１４０６）。
ＩＶＤＤがＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ以上である場合、ステップ１４０２および１４０４は繰り返され、回路は、供給電圧（ＶＤＤ）の電圧グリッチのモニタを継続する。回路は、電圧グリッチ検出ブロックからの干渉または悪影響なしで、チップ電圧源（ＶＤＤ）の他のイベント、例えば、低速クロック信号、電圧低下検出器（ＢＯＤ）リセットおよび／またはＣＭＯＳレベルリセットを生成するイベントのモニタも同時に並行して継続するということに留意することが重要である。
ＩＶＤＤがＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ未満である場合、グリッチ検出パルス（ＰＵＬＳＥ）は、生成され、グリッチ検出ブロック内のラッチおよびシステムリセットブロックに結合される（ステップ１４０８）。次に、グリッチ検出パルスラッチ（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号は、生成され、システムリセットブロックに結合される（ステップ１４１０）。上述したように、比較器に対する電力がその後失われる場合であっても、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号は、システムリセット信号（ＳＹＳ＿ＲＥＳＥＴ＿Ｂ）が生成され、ＰＵ／ＰＤコントローラに送信され、コントローラにセキュアチップの完全なリセットを実行させることを確実にする。より好ましくは、方法は、ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を生成するとき、電圧グリッチ保護ラッチに対する分離供給電圧（ＶＤＤＲＣ Ｓ＆Ｈ）をサンプルホールドするステップを含む。
次に、ＰＵＬＳＥおよびＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号の一方または両方に応答して、システムリセット信号（ＳＹＳ＿ＲＥＳＥＴ＿Ｂ）は、システムリセットブロックにおいて生成され、電源入／切（ＰＵ／ＰＤ）コントローラに結合され、チップ内のサブ回路およびデバイスを完全かつ安全にリセットする（ステップ１４１２）。
最後に、ＶＤＤが所定の最小供給電圧（ＶＤＤＭＩＮ）超に回復したかが決定され、ＶＤＤが回復した場合、電圧グリッチ検出および保護回路はリセットされ、モニタリングプロセスが継続される（ステップ１４１４）。
図１５は、埋め込み不揮発性メモリ（ｅＮＶＭ）またはフラッシュメモリ１５０２およびシステムリセットサブシステムアナログ（ＳＲＳＳＡ）ブロック１５０４を含むセキュアシステムまたはチップ１５００のブロック図であり、ＳＲＳＳＡブロック１５０４は、サイドチャネル電圧グリッチ攻撃（ＳＣＡ）に対する保護のための電圧グリッチ保護システム１５０６を含む。図１５を参照すると、フラッシュメモリ１５０２は、複数のメモリアレイ、例えば、第１のメモリアレイ１５０８および第２のメモリアレイ１５１０を含み、各々は、不揮発性メモリセルのアレイを含み、各々は、セキュアチップ１５００上に集積して形成される処理回路１５１２によって制御される。概して、フラッシュメモリ１５０２は、第１および第２のコントローラ１５１４、１５１６および電圧／電流供給ブロック１５１８をさらに含み、第１および第２のコントローラ１５１４、１５１６は、各々、第１および第２のメモリアレイ１５０８、１５１０それぞれのための読取動作およびプログラムならびに消去動作のためのサポートを提供するように構成される。電圧／電流供給ブロック１５１８は、電圧、電流および上記の異なる動作モードに利用されるデジタル信号／インジケータの範囲をフラッシュメモリ１５０２に提供するように構成される多目的混合信号ブロックである。
ＳＲＳＳＡブロック１５０４は、上述したものの１つのような電圧グリッチ保護システム１５０６の一実施形態を含み、処理回路１５１２に、および、フラッシュメモリ１５０２の各ブロックまたは回路に結合され、グローバルリセット信号を各ブロックまたは回路に提供し、イベントがリセットを生ずるかに関係なく、実質的に同一のＰＯＲリセットスキームを実行するように構成される。電圧グリッチ保護システム１５０６は、安全なリセットが供給ランプおよびレベルのすべての条件の下で実行されることを確実にし、セキュアチップ１５００を、セキュアチップまたはフラッシュメモリ１５０２の性能に影響を与えることなく、すべてのサイドチャネル電圧グリッチ攻撃から防御する。
電圧グリッチ保護システム１５０６を含むＳＲＳＳＡブロック１５０４の構成要素は、フラッシュメモリ１５０２および処理回路１５１２を有する同じセキュアチップ１５００上で、または、セキュアチップに結合された別々のチップ上で実施されてもよく、フラッシュメモリおよび処理回路に対する主電圧源（ＶＤＤ）をモニタするように構成され、それらに対するグローバルリセット信号を提供するように構成される。
したがって、供給電圧（ＶＤＤ）を０Ｖまたは負電圧まで低下させ、２５μｓから約２０ｎｓ未満まで持続する急激かつ短い期間のサイドチャネル電圧グリッチ攻撃を検出し、当該攻撃から保護することができる電圧グリッチ保護システム、および、これを動作する方法が開示されている。本発明の実施形態は、特定された機能およびその関係の実施を示す機能的かつ概略的なブロック図を用いて上述されている。これらの機能的な基礎的要素の境界は、説明の便宜のために本願明細書において任意に定義されている。特定された機能およびその関係が適切に実行される限り、代替の境界を定義することができる。
特定の実施形態の上述した記載は、本発明の一般的な性質を十分に明らかにするので、他者は、当該技術分野の知識を適用することによって、本発明の一般的な概念から逸脱することなく、過度の実験を行うことなく、この種の特定の実施形態を種々の用途に容易に修正および／または適応させることができる。したがって、この種の適応および修正は、本願明細書において提示される教示および指針に基づいて、開示された実施形態の均等の意味および範囲内にあることが意図される。本願明細書における語法または用語は、説明のためであり、限定のためではなく、本願明細書の用語または語法は、教示および指針を考慮して当業者によって解釈されることを理解されたい。
概要および要約の章ではなく、発明を実施するための形態の章が、請求項を解釈するために用いられることを意図することを理解されたい。概要および要約の章は、発明者によって意図される本発明のすべての例示的な実施形態ではなく、１つまたは複数を記載することができ、したがって、いかなる形であれ本発明および添付の請求項を限定することを意図するものではない。
本発明の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の請求項およびそれらの均等物に従ってのみ定義されるべきである。

Claims (20)

  1. 電圧グリッチ検出ブロックおよびシステムリセットブロックを備える回路であって、
    前記電圧グリッチ検出ブロックは、
    供給電圧（ＶＤＤ）の電圧グリッチを検出し、電圧グリッチ検出パルス（ＰＵＬＳＥ）を生成するように動作可能な電圧グリッチ検出器と、
    前記電圧グリッチ検出器に結合されたセット入力を有する第１のラッチと、
    を含み、
    前記第１のラッチは、前記ＰＵＬＳＥを受信し、第１の電圧グリッチ検出パルスラッチ（第１のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号を生成するように動作可能であり、
    前記システムリセットブロックは、前記電圧グリッチ検出器および前記第１のラッチに結合され、前記ＰＵＬＳＥおよび前記第１のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を受信し、前記回路を含むチップ内の複数のオンチップ回路をリセットさせるセキュアシステムリセット信号を生成する、
    回路。
  2. 前記電圧グリッチ検出器は、ＶＤＤに結合された第１の入力と、所定の設定点電圧（ＶＧＬＩＴＣＨ）に基づく基準電圧（ＶＲＥＦ）に結合された第２の入力と、を有する比較器を備え、
    前記比較器は、ＶＤＤをＶＲＥＦと比較するように動作可能であり、
    前記電圧グリッチ検出器は、ＶＤＤ＜ＶＲＥＦのとき、前記ＰＵＬＳＥを生成するように動作可能である、
    請求項１に記載の回路。
  3. 前記比較器は、ＶＲＥＦに基づいて電圧グリッチ電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）を生成するように動作可能な電流源を備える電流比較器であり、
    前記電流比較器は、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨを、ＶＲＥＦへの前記第１の入力に適用されるＶＤＤからの電流（ＩＶＤＤ）と比較し、ＩＶＤＤ＜ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨのとき、前記ＰＵＬＳＥを生成するように動作可能である、
    請求項２に記載の回路。
  4. 前記電圧グリッチ検出ブロックは、第１の電圧グリッチ分離フィルタ（ＧＩＦ）および第２のＧＩＦをさらに備え、
    前記第１の電圧グリッチ分離フィルタ（ＧＩＦ）を通して、前記比較器は、ＶＤＤに結合され、前記第１の電圧グリッチ分離フィルタ（ＧＩＦ）は、フィルタ処理された電圧（ＶＤＤＲＣ）を前記比較器に提供し、前記電圧グリッチに起因するＶＤＤの急激な減少から前記比較器を分離し、
    前記第２のＧＩＦを通して、前記第２の入力は、ＶＲＥＦに結合され、前記第２のＧＩＦは、前記電圧グリッチに起因するＶＲＥＦの急激な変化から前記比較器を分離する、
    請求項３に記載の回路。
  5. 前記第１のラッチは、第３のＧＩＦおよびサンプルホールド（Ｓ＆Ｈ）回路を含む電圧グリッチ保護ラッチであり、
    前記第３のＧＩＦおよび前記サンプルホールド（Ｓ＆Ｈ）回路を通して、前記電圧グリッチ保護ラッチは、ＶＤＤに結合され、前記ＶＤＤは、電圧（ＶＤＤＲＣ Ｓ＆Ｈ）を提供し、前記電圧グリッチ保護ラッチに電力を供給し、
    ＶＤＤがＶＧＬＩＴＣＨ未満に降下するとき、前記第１のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号は、前記システムリセットブロックに結合される、
    請求項４に記載の回路。
  6. 前記電圧グリッチ検出ブロックは、電圧加算器を含む基準電圧源をさらに備え、電圧ミラーリング技術を用いて、ＶＲＥＦを生成する、
    請求項２に記載の回路。
  7. 前記電圧グリッチ検出ブロックは、少なくとも２段を有するフォールディング電流ミラーを含む基準電圧源をさらに備え、ＶＲＥＦを生成する、
    請求項２に記載の回路。
  8. 前記システムリセットブロックは、前記ＰＵＬＳＥおよび前記第１のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を受信するように結合された第１のレベル検出器を備え、
    前記第１のレベル検出器は、前記セキュアシステムリセット信号を生成するように動作可能である、
    請求項１に記載の回路。
  9. 前記システムリセットブロックは、第２のレベル検出器をさらに備え、
    前記第２のレベル検出器は、ＶＤＤに結合され、かつ、論理ゲートを通してコントローラに結合され、
    前記第２のレベル検出器は、所定の最小供給電圧（ＶＤＤＭＩＮ）未満のＶＤＤの降下を検出し、ノンセキュアシステムリセット信号を生成するように動作可能であり、
    前記論理ゲートは、前記第２のレベル検出器からのノンセキュアシステムリセット信号と、前記第１のレベル検出器からの前記セキュアシステムリセット信号と、を受信し、前記コントローラにシステムリセット信号を生成するように動作可能であり、
    前記コントローラは、１つまたは複数のグローバルリセット信号を生成して、前記チップ内の前記複数のオンチップ回路をリセットするように動作可能である、
    請求項８に記載の回路。
  10. 前記第１のラッチは、前記論理ゲートの出力に結合されたｒｅｓｅｔ＿ｂ入力をさらに備える、
    請求項９に記載の回路。
  11. 前記電圧グリッチ検出ブロックは、前記電圧グリッチ検出器に結合されたセット入力を有する第２のラッチをさらに備え、
    前記第２のラッチは、前記電圧グリッチ検出器から前記ＰＵＬＳＥを受信し、第２のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を生成し、前記第２のＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を前記回路内のテスト容易化設計論理に結合するように動作可能である、
    請求項９に記載の回路。
  12. 前記第２のラッチは、前記第２のレベル検出器から前記ノンセキュアシステムリセット信号を受信するように結合されたｒｅｓｅｔ＿ｂ入力を備える、
    請求項１１に記載の回路。
  13. 前記電圧グリッチ検出器および前記第１のラッチは、前記電圧グリッチの間、負の電圧領域で動作するように動作可能である、
    請求項１に記載の回路。
  14. 埋め込み不揮発性メモリおよび回路を備えるシステムであって、
    前記回路は、電圧グリッチ検出ブロックおよびシステムリセットブロックを備え、
    前記電圧グリッチ検出ブロックは、
    供給電圧（ＶＤＤ）の電圧グリッチを検出し、電圧グリッチ検出パルス（ＰＵＬＳＥ）を生成するように動作可能な電圧グリッチ検出器と、
    前記電圧グリッチ検出器に結合されたセット入力を有するラッチであって、前記ＰＵＬＳＥを受信し、電圧グリッチ検出パルスラッチ（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号を生成するように動作可能なラッチと、
    を含み、
    前記システムリセットブロックは、前記電圧グリッチ検出器および前記ラッチに結合され、前記ＰＵＬＳＥおよび前記ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号を受信し、セキュアシステムリセット信号を生成して、前記埋め込み不揮発性メモリをリセットし、
    前記電圧グリッチ検出器は、ＶＤＤに結合された第１の入力と、所定の設定点電圧（ＶＧＬＩＴＣＨ）に基づく基準電圧（ＶＲＥＦ）に結合された第２の入力と、を有する比較器を備え、
    前記比較器は、ＶＤＤをＶＲＥＦと比較するように動作可能であり、
    前記電圧グリッチ検出器は、ＶＤＤ＜ＶＲＥＦのとき、前記ＰＵＬＳＥを生成するように動作可能である、
    システム。
  15. 前記比較器は、ＶＲＥＦに基づいて電圧グリッチ電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）を生成するように動作可能な電流源を備える電流比較器であり、
    前記電流比較器は、ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨを、ＶＤＤから生成される電流（ＩＶＤＤ）と比較し、ＩＶＤＤ＜ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨのとき、前記ＰＵＬＳＥを生成するように動作可能である、
    請求項１４に記載のシステム。
  16. 前記電圧グリッチ検出ブロックは、第１の電圧グリッチ分離フィルタ（ＧＩＦ）および第２のＧＩＦをさらに備え、
    前記第１の電圧グリッチ分離フィルタ（ＧＩＦ）を通して、前記比較器は、ＶＤＤに結合され、前記第１の電圧グリッチ分離フィルタ（ＧＩＦ）は、フィルタ処理された電圧（ＶＤＤＲＣ）を前記比較器に提供し、前記電圧グリッチに起因するＶＤＤの急激な減少から前記比較器を分離し、
    前記第２のＧＩＦを通して、前記第２の入力は、ＶＲＥＦに結合され、前記第２のＧＩＦは、前記電圧グリッチに起因するＶＲＥＦの急激な変化から前記比較器を分離する、
    請求項１５に記載のシステム。
  17. 前記ラッチは、第３のＧＩＦおよびサンプルホールド（Ｓ＆Ｈ）回路を含む電圧グリッチ保護ラッチであり、
    前記第３のＧＩＦおよび前記サンプルホールド（Ｓ＆Ｈ）回路を通して、前記電圧グリッチ保護ラッチは、ＶＤＤに結合され、前記ＶＤＤは、電圧（ＶＤＤＲＣ Ｓ＆Ｈ）を提供し、ＶＤＤがＶＧＬＩＴＣＨ未満に降下するとき、前記電圧グリッチ保護ラッチに電力を供給する、
    請求項１６に記載のシステム。
  18. チップ供給電圧（ＶＤＤ）における電圧グリッチを検出し、前記電圧グリッチから保護するための方法であって、前記方法は、
    電圧グリッチ検出ブロック内の比較器の第１の入力に結合されたＶＤＤを、前記比較器の第２の入力に結合された、所定の設定点電圧（ＶＧＬＩＴＣＨ）に基づく基準電圧（ＶＲＥＦ）と比較するステップと、
    ＶＤＤ＜ＶＲＥＦの場合、電圧グリッチ検出パルス（ＰＵＬＳＥ）を生成し、前記電圧グリッチ検出ブロック内のラッチおよびシステムリセットブロックに結合するステップと、
    電圧グリッチ検出パルスラッチ（ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ）信号を生成し、前記システムリセットブロックに結合するステップと、
    前記システムリセットブロックによって、チップ内の複数のオンチップ回路をリセットさせるセキュアシステムリセット信号を生成するステップと、
    を含む方法。
  19. 前記比較器は、電流比較器であり、
    ＶＤＤをＶＲＥＦと比較するステップは、
    前記第１の入力に結合されたＶＤＤから電流（ＩＶＤＤ）を生成するステップと、
    前記第２の入力に結合されたＶＲＥＦから電圧グリッチ電流（ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨ）を生成するステップと、
    ＩＶＤＤをＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨと比較するステップと、
    を含み、
    前記方法は、ＩＶＤＤ＜ＩＶＯＬＴＡＧＥ－ＧＬＩＴＣＨの場合、前記ＰＵＬＳＥを生成し、前記ラッチおよび前記システムリセットブロックに結合するステップをさらに含む、
    請求項１８に記載の方法。
  20. 前記方法は、ＶＤＤから電圧グリッチ分離フィルタおよびサンプルホールド（Ｓ＆Ｈ）回路を通して前記ラッチに電圧（ＶＤＤＲＣ Ｓ＆Ｈ）を供給するステップをさらに含み、
    その結果、前記電圧グリッチ検出ブロックに電力供給されるとき、前記ＰＵＬＳＥ＿ＬＡＴＣＨＥＤ信号は、前記システムリセットブロックに結合される、
    請求項１９に記載の方法。
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