DE112021003630T5

DE112021003630T5 - Integriertes widerstandsnetzwerk und verfahren zu seiner herstellung

Info

Publication number: DE112021003630T5
Application number: DE112021003630.0T
Authority: DE
Inventors: Oren Shlomo
Original assignee: Infineon Technologies LLC
Current assignee: Infineon Technologies LLC
Priority date: 2020-07-07
Filing date: 2021-07-06
Publication date: 2023-04-27
Also published as: US11671083B2; JP2023533035A; US20220011801A1; JP2023533731A; US20220014180A1; WO2022010728A1; WO2022010754A1; US20220014181A1; JP2023533972A; DE112021003633T5; WO2022010827A1; US20240162896A1; CN115868114B; CN115769207A; CN115868114A; US11855641B2; DE112021003640T5; US11283434B2

Abstract

Es sind ein Widerstandsnetzwerk mit verringerter Fläche und/oder verbesserter Spannungsauflösung und Verfahren zu seinem Entwurf und Betrieb vorgesehen. Im Allgemeinen weist das Widerstandsnetzwerk eine Widerstandsleiter mit einer ersten Anzahl (n) in Reihe zwischen einen oberen und einen unteren Kontakt geschalteter integrierter Widerstände auf, wobei ein oder mehrere Kontakte zwischen benachbarten Widerständen angeschlossen sind. Eine zweite Anzahl integrierter Widerstände ist parallel zwischen den oberen und den unteren Kontakt geschaltet, und eine dritte Anzahl integrierter Widerstände ist in Reihe zwischen die zweiten integrierten Widerstände und entweder den oberen oder den unteren Kontakt geschaltet. Jeder der integrierten Widerstände hat einen Widerstandswert von R, und die über jeden Widerstand in der Widerstandsleiter entwickelte Spannung gleicht der durch n dividierten zwischen dem oberen und dem unteren Kontakt angelegten Spannung. Wenn die zweite Anzahl n - 1 ist und die dritte Anzahl 1 ist, ist die Gesamtzahl der Widerstände 2n.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
Diese Anmeldung ist eine internationale Anmeldung der am 20. Dezember 2020 eingereichten US-Non-Provisional-Anmeldung 17/113,501 . Diese Anmeldung beansprucht die Priorität gemäß 35 U.S.C. 119(e) der am 7. Juli 2020 eingereichten US-Provisional-Patentanmeldung mit der laufenden Nummer 63/048 975 , die hier durch Verweis in ihrer Gesamtheit aufgenommen ist.
TECHNISCHES GEBIET
Diese Offenbarung betrifft allgemein Widerstandsnetzwerke und insbesondere in einer integrierten Schaltung (einem IC) integral gebildete Widerstandsnetzwerke mit einer verringerten Fläche und/oder einer verbesserten Spannungsauflösung, wenn sie als Spannungsteiler in einem IC verwendet werden, und Verfahren zum Entwerfen, Herstellen und Verwenden von ihnen.
HINTERGRUND
Integrierte Widerstandsnetzwerke können mehrere unabhängige, integrale Widerstände aufweisen, die auf einem Halbleitersubstrat oder -chip zusammen mit anderen Elementen einer integrierten Schaltung (eines ICs) gebildet sind und beispielsweise als Spannungsteiler verwendet werden, die in einem breiten Anwendungsbereich einschließlich Spannungsregelschleifen und Temperaturdetektorsysteme eingesetzt werden.
Integrierte Widerstände werden typischerweise unter Verwendung eines Volumen- oder Schichtwiderstands eines auf oder in einer Oberfläche des Substrats gebildeten Halbleitermaterials hergestellt und gewöhnlich durch Abscheiden oder Strukturieren eines Dünnfilms oder einer Epitaxieschicht aus einem leitenden oder halbleitenden Material oder durch Diffundieren eines Dotierungsstoffs in die Oberfläche des Substrats hergestellt. Im Allgemeinen wird der Widerstandswert (R) in Ohm für einen einzelnen integrierten Widerstand durch $R = Rs 1 / w$
ausgedrückt, wobei Rs der Schicht- oder Volumenwiderstand der strukturierten Schicht oder des Diffusionsgebiets in Ohm/Quadratzentimeter ist, l die Länge und w die Breite des Leitungspfads durch den Widerstand ist. Es ist wichtig zu bemerken, dass zwei Widerstände, welche das gleiche Verhältnis zwischen Breite und Länge (W/L), jedoch nicht genau die gleiche Breite (W) und Länge (L) aufweisen, keinen abgestimmten Widerstandswert haben. Demgemäß ist es beim Ändern und wichtiger beim Anpassen des Widerstandswerts zwischen Widerständen im Allgemeinen wünschenswert, die Anzahl oder Vielzahl der angepassten Widerstände und nicht einfach die physischen Abmessungen der Widerstände zu ändern.
1 ist eine schematische Repräsentation eines einzelnen monolithisch integrierten Widerstands 102 mit einem Widerstandswert R zwischen einem oberen Kontakt 104 und einem unteren Kontakt 106. 2 ist eine schematische Repräsentation einer n mal R/n-Widerstandsleiter 202 mit einem Gesamtwiderstandswert von R zwischen einem oberen Kontakt 204 und einem unteren Kontakt 206 und einer Anzahl (n) einzelner integrierter Widerstände 208, die jeweils einen Widerstandswert von R/n aufweisen, und mit sich zwischen ihnen befindenden Kontakten 210, so dass ein Spannungsteiler gebildet ist. Beispielsweise kann ein Spannungsteiler, der durch Legen von 1 V über die Widerstandsleiter gebildet ist, welche zehn (n = 10) einzelne integrierte Widerstände und elf Kontakte aufweist, Spannungen von 100 Millivolt (mV) bis 1 V in 100-mV-Inkrementen bereitstellen, vorausgesetzt, dass der Widerstandswert der jeweiligen einzelnen integrierten Widerstände gleich ist und der Widerstandswert der Kontakte gleich oder vernachlässigbar ist. In der Praxis gleichen die Widerstandswerte der einzelnen integrierten Widerstände und Kontakte einander jedoch infolge von Variationen bei den Herstellungsprozessen häufig nicht und sind die Widerstandswerte der Kontakte bei kleinen Widerständen oder bei Widerständen mit einem geringen Schichtwiderstand, welche häufig einen Widerstandswert aufweisen, der nur eine oder zwei Größenordnungen höher ist als der Kontaktwiderstand, nicht vernachlässigbar.
Integrierte Widerstände werden typischerweise unter Verwendung eines Volumen- oder Schichtwiderstands eines auf oder in einer Oberfläche des Substrats gebildeten Halbleitermaterials hergestellt und gewöhnlich durch Abscheiden oder Strukturieren eines Dünnfilms oder einer Epitaxieschicht aus einem leitenden oder halbleitenden Material oder durch Diffundieren eines Dotierungsstoffs in die Oberfläche des Substrats hergestellt. Im Allgemeinen wird der Widerstandswert (R) in Ohm für einen einzelnen integrierten Widerstand durch $R = Rs 1 / w$
ausgedrückt, wobei Rs der Schicht- oder Volumenwiderstand der strukturierten Schicht oder des Diffusionsgebiets in Ohm/Quadratzentimeter ist, l die Länge und w die Breite des Leitungspfads durch den Widerstand ist. Es ist wichtig zu bemerken, dass zwei Widerstände, welche das gleiche Verhältnis zwischen Breite und Länge (W/L), jedoch nicht genau die gleiche Breite (W) und Länge (L) aufweisen, keinen abgestimmten Widerstandswert haben. Demgemäß ist es beim Ändern und wichtiger beim Anpassen des Widerstandswerts zwischen Widerständen im Allgemeinen wünschenswert, die Anzahl oder Vielzahl der angepassten Widerstände und nicht einfach die physischen Abmessungen der Widerstände zu ändern.
1 ist eine schematische Repräsentation eines einzelnen monolithisch integrierten Widerstands 102 mit einem Widerstandswert R zwischen einem oberen Kontakt 104 und einem unteren Kontakt 106. 2 ist eine schematische Repräsentation einer n mal R/n-Widerstandsleiter 202 mit einem Gesamtwiderstandswert von R zwischen einem oberen Kontakt 204 und einem unteren Kontakt 206 und einer Anzahl (n) einzelner integrierter Widerstände 208, die jeweils einen Widerstandswert von R/n aufweisen, und mit sich zwischen ihnen befindenden Kontakten 210, so dass ein Spannungsteiler gebildet ist. Beispielsweise kann ein Spannungsteiler, der durch Legen von 1 V über die Widerstandsleiter gebildet ist, welche zehn (n = 10) einzelne integrierte Widerstände und elf Kontakte aufweist, Spannungen von 100 Millivolt (mV) bis 1 V in 100-mV-Inkrementen bereitstellen, vorausgesetzt, dass der Widerstandswert der jeweiligen einzelnen integrierten Widerstände gleich ist und der Widerstandswert der Kontakte gleich oder vernachlässigbar ist. In der Praxis gleichen die Widerstandswerte der einzelnen integrierten Widerstände und Kontakte einander jedoch infolge von Variationen bei den Herstellungsprozessen häufig nicht und sind die Widerstandswerte der Kontakte bei kleinen Widerständen oder bei Widerständen mit einem geringen Schichtwiderstand, welche häufig einen Widerstandswert aufweisen, der nur eine oder zwei Größenordnungen höher ist als der Kontaktwiderstand, nicht vernachlässigbar.
Wichtiger noch skalieren die Widerstandswerte der einzelnen integrierten Widerstände, wie in der Entwurfspraxis allgemein bekannt ist, infolge von Variationen der physischen Abmessungen und insbesondere Längen- oder Breitendifferenzen eines skalierten Widerstands selbst dann nicht, wenn das Verhältnis zwischen der Breite und der Länge des Leitungspfads durch den Widerstand gleich ist. Das heißt, dass ein einzelner integrierter Widerstand mit Abmessungen von 1/10 der Größe eines einzelnen monolithisch integrierten Widerstands 102, d. h. 1/10 der Länge oder der 10fachen Breite des monolithisch integrierten Widerstands, oder einer Kombination aus Länge oder Breite, die mathematisch zu einem Zehntel (1/10) des Widerstandswerts des einzelnen größeren Widerstands führen würde, in der Praxis nicht zu einem Widerstandswert führt, der 1/10 jenes des monolithisch integrierten Widerstands 102 beträgt.
Ein herkömmlicher Ansatz zur Erhöhung der Spannungsauflösung eines integrierten Widerstandsnetzwerks, während das Skalierungsproblem vermieden wird, ist in 3 schematisch dargestellt. Mit Bezug auf 3 sei bemerkt, dass das Widerstandsnetzwerk 302 eine Anzahl einzelner integrierter Widerstände 304 aufweist, die in einer n × n- oder n²-Anordnung oder einem n × n- oder n²-Array aus n Spalten 306 mit n in Reihe geschalteten Widerständen und n Zeilen 308 parallel geschalteter Widerstände angeordnet sind, so dass für das n²-Array von einem oberen Kontakt 310a und einem unteren Kontakt 310n aus einer Anzahl von Kontakten 310a-n ein Gesamtwiderstandswert von R bei einem Widerstandswert von R/n für jede Zeile bereitgestellt wird. Demgemäß beträgt die Spannung über jede Zeile V_OBEN-UNTEN/n, wobei V_OBEN-_UNTEN die über das vollständige Widerstandsnetzwerk 302 vom oberen Kontakt 310a bis zum unteren Kontakt 310b entwickelte Spannung ist und n die Anzahl der Zeilen ist. Wenngleich dieser Ansatz die Skalierungsprobleme löst, vergrößert er die Flächenbelegung oder den Platzbedarf für das Widerstandsnetzwerk 302 auf dem Substrat um einen Faktor n². Überdies die Gesamtparasitärkapazität jedes Widerstands bis zum Substrat oder zwischen jedem Widerstand und Kontakten 310a-n, um einen Faktor von etwa n² größer als für einen einzelnen Widerstand, wodurch die Funktionsweise des Widerstandsnetzwerks 302 und/oder des ICs, worin es verwendet wird, beeinträchtigt werden kann.
Dementsprechend besteht ein Bedarf an einem Widerstandsnetzwerk, das mehrere einzelne integrierte Widerstände aufweist, um die Auflösung bei der Spannungsteilung zu verbessern, und das eine Architektur oder Anordnung aufweist, wodurch die Anzahl der einzelnen integrierten Widerstände verringert wird, wodurch die Flächenbelegung oder der Platzbedarf und die Parasitärkapazität des Widerstandsnetzwerks minimiert werden.
KURZFASSUNG
Es sind ein Widerstandsnetzwerk mit verringerter Fläche und/oder verbesserter Spannungsauflösung und Verfahren zu seinem Entwurf und Betrieb vorgesehen. Im Allgemeinen weist das Widerstandsnetzwerk eine Widerstandsleiter mit einer ersten Anzahl (n) in Reihe zwischen einen oberen und einen unteren Kontakt geschalteter erster integrierter Widerstände auf, wobei ein oder mehrere Kontakte zwischen benachbarten Widerständen angeschlossen sind. Eine zweite Anzahl zweiter integrierter Widerstände ist parallel zwischen den oberen und den unteren Kontakt geschaltet, und eine dritte Anzahl dritter integrierter Widerstände ist in Reihe zwischen die zweiten integrierten Widerstände und entweder den oberen oder den unteren Kontakt geschaltet. Dabei hat jeder der integrierten Widerstände einen Widerstandswert von R und Abmessungen, die im Wesentlichen jenen der Widerstände in einer Zeile oder Spalte eines herkömmlichen n²-Arrays, das sie ersetzen, gleichen, wobei die über jeden der ersten integrierten Widerstände entwickelte Spannung V_OBEN-UNTEN/n ist und V_OBEN-_UNTEN die zwischen dem oberen und dem unteren Kontakt angelegte Spannung ist.
Das Widerstandsnetzwerk ist besonders nützlich bei Anwendungen oder Systemen, die als integrierte Schaltung (IC) auf einem einzelnen IC-Chip implementiert sind, wie Referenzspannungsgeneratoren, Spannungsregelschleifen, widerstandsbasierte Temperaturdetektorsysteme und eine als Teil eines Analogblocks verwendete auf einer Widerstandsleiter beruhende Spannungsteilung.
Bei einigen Ausführungsformen, bei denen die zweite Anzahl zweiter integrierter Widerstände n - 1 ist und die dritte Anzahl dritter integrierter Widerstände 1 ist, ist die Gesamtzahl der Widerstände 2n. Wenn die ersten, zweiten und dritten integrierten Widerstände jeweils eine Fläche A auf der Oberfläche eines IC-Chips belegen, ist die von den ersten, zweiten und dritten integrierten Widerständen des integrierten Widerstandsnetzwerks belegte Gesamtfläche 2nxA. Demgemäß gleicht die Spannungsauflösung der über jeden der ersten integrierten Widerstände entwickelten Spannung im Wesentlichen jener, die über jeden integrierten Widerstand eines integrierten n²-Widerstandsnetzwerks mit insgesamt n² integrierten Widerständen entwickelt wird, welches eine Fläche n²A auf der Oberfläche eines IC-Chips belegt, wobei A im Wesentlichen gleich der von jedem der integrierten Widerstände belegten Fläche ist, die sich durch Beibehalten der Originalwerte von W und L eines einzelnen Widerstands des integrierten n²-Widerstandsnetzwerks ergibt.
Bei einem anderen Aspekt ist ein Verfahren zum Betrieb eines integrierten Widerstandsnetzwerks mit einer verringerten Anzahl von Widerständen, und/oder das einen geringeren Teil der Substratoberfläche belegt, vorgesehen. Im Allgemeinen beginnt das Verfahren mit dem Bereitstellen eines spannungserzeugenden Abschnitts des Widerstandsnetzwerks, der zwischen einen oberen und einen unteren Kontakt geschaltet ist. Der spannungserzeugende Abschnitt. Als nächstes wird ein Widerstandspfad bereitgestellt, der zwischen den oberen und den unteren Kontakt parallel zum spannungserzeugenden Abschnitt geschaltet ist. Eine zwischen dem oberen Kontakt und dem unteren Kontakt angelegte Spannung (V_oben-unten) bewirkt das gleichzeitige Fließen eines elektrischen Stroms durch den spannungserzeugenden Abschnitt und den Widerstandspfad, wodurch eine Spannung von V_oben-unten/n über jeden der integrierten Widerstände im spannungserzeugenden Abschnitt entwickelt wird und ein äquivalenter Widerstandswert von R mithilfe des Widerstandspfads bereitgestellt wird.
Figurenliste
Ausführungsformen der Erfindung werden nun nur als Beispiel mit Bezug auf die anliegenden schematischen Zeichnungen beschrieben, in denen entsprechende Bezugssymbole entsprechende Teile angeben. Ferner veranschaulichen die anliegenden Zeichnungen, die hier aufgenommen sind und einen Teil der Patentschrift bilden, Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung ferner dazu, die Grundgedanken der Erfindung zu erklären und Fachleuten auf dem relevanten Gebiet (den relevanten Gebieten) zu ermöglichen, die Erfindung zu verwirklichen und zu verwenden.
Es zeigen:

1 (herkömmlich) eine schematische Repräsentation eines integrierten Widerstands mit einem Widerstandswert R,
2 (herkömmlich) eine schematische Repräsentation einer Widerstandsleiter, die zur Verwendung in einem Spannungsteiler geeignet ist und mehrere integrierte Widerstände und/oder Kontakte aufweist, um die Spannungsauflösung zu erhöhen,
3 (herkömmlich) eine schematische Repräsentation eines Widerstandsnetzwerks, das mehrere integrierte Widerstände in einer n × n(n²)-Anordnung aufweist, um die Spannungsauflösung zu erhöhen,
4A eine Schnittansicht eines Dünnfilm- oder epitaxialen integrierten Widerstands, der auf einer Oberfläche eines Substrats gebildet ist, und eines Kontakts zu diesem,
4B eine Schnittansicht eines anderen integrierten Widerstands, der durch Diffusion in eine Oberfläche des Substrats gebildet ist, und eines Kontakts zu diesem,
4C eine planare Draufsicht des integrierten Widerstands aus 4A oder 4B und von Kontakten zu diesem,
5 eine schematische Repräsentation eines Widerstandsnetzwerks, das mehrere integrierte Widerstände in einer 2n-Anordnung aufweist, um die Spannungsauflösung zu erhöhen, während der zusätzliche Platzbedarf gegenüber dem in 3 dargestellten verringert ist,
6 (herkömmlich) ein Blockdiagramm, das eine Flächenbelegung auf einem Substrat eines n²-Widerstandsnetzwerks zeigt,
7 ein Blockdiagramm, das eine Flächenbelegung auf einem Substrat eines 2n-Widerstandsnetzwerks, das die gleiche Spannungsauflösung aufweist wie das n²-Widerstandsnetzwerk aus 6, zeigt,
8 ein Flussdiagramm eines Verfahrens zum Erhöhen der Spannungsauflösung unter Verwendung des 2n-Widerstandsnetzwerks aus 5,
9 ein Blockdiagramm eines Temperaturdetektorsystems, das ein 2n-Widerstandsnetzwerk aufweist,
10 eine schematische Repräsentation eines ersten alternativen Widerstandsnetzwerks, das insgesamt 1,25n + 3,5 Widerstände aufweist und den zusätzlichen Platzbedarf gegenüber dem 2n-Widerstandsnetzwerk aus 5 weiter verringert, und
11 eine schematische Repräsentation eines anderen alternativen Widerstandsnetzwerks, das insgesamt 1,25n + 5 Widerstände aufweist und den zusätzlichen Platzbedarf gegenüber dem 2n-Widerstandsnetzwerk aus 5 weiter verringert.

DETAILLIERTE BESCHREIBUNG
Es sind ein integriertes Widerstandsnetzwerk mit verringerter Fläche und/oder verbesserter Spannungsauflösung und Verfahren zu seinem Entwurf und Betrieb vorgesehen. Das integrierte Widerstandsnetzwerk und die Verfahren zu seinem Betrieb sind besonders nützlich in oder mit Anwendungen oder Systemen, die als integrierte Schaltung (IC) auf einem einzelnen IC-Chip implementiert sind, wie Referenzspannungsgeneratoren, Spannungsregelschleifen, widerstandsbasierte Temperaturdetektorsysteme und eine als Teil eines Analogblocks verwendete auf einer Widerstandsleiter beruhende Spannungsteilung.
In der folgenden Beschreibung werden für die Zwecke der Erklärung zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Fachleute werden jedoch verstehen, dass die vorliegende Erfindung ohne diese spezifischen Einzelheiten verwirklicht werden kann. In anderen Fällen werden wohlbekannte Strukturen und Techniken nicht detailliert, sondern in Blockdiagrammform dargestellt, um es zu vermeiden, das Verständnis dieser Beschreibung unnötig zu erschweren.
Wenn in der Beschreibung auf „eine einzige Ausführungsform“ oder „eine Ausführungsform“ Bezug genommen wird, bedeutet dies, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die in Zusammenhang mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der Erfindung enthalten ist. Wenn Formulierungen „gemäß einer Ausführungsform“ an verschiedenen Stellen der Beschreibung auftreten, beziehen sie sich nicht notwendigerweise auf dieselbe Ausführungsform. Der hier verwendete Begriff „koppeln“ kann sowohl eine direkte elektrische Verbindung von zwei oder mehr Komponenten oder Elementen als auch eine indirekte Verbindung über eine oder mehrere dazwischen liegende Komponenten umfassen.
Integrierte Widerstände werden typischerweise unter Verwendung eines Volumen- oder Schichtwiderstands eines auf oder in einer Oberfläche des Substrats gebildeten Halbleitermaterials hergestellt und gewöhnlich durch Abscheiden oder Strukturieren eines Dünnfilms oder einer Epitaxieschicht aus einem leitenden oder halbleitenden Material oder durch Diffundieren eines Dotierungsstoffs in die Oberfläche des Substrats hergestellt. 4A ist eine Schnittansicht eines integrierten Widerstands 402, der aus einem auf einer Oberfläche 406 eines Substrats 408 abgeschiedenen Dünnfilm oder einer darauf abgeschiedenen Epitaxieschicht 404 und einem Kontakt 410 gebildet ist. 4B ist eine Schnittansicht einer anderen Ausführungsform des durch ein Diffusionsgebiet 412 in der Oberfläche 406 des Substrats 408 mit dem Kontakt 410 gebildeten integrierten Widerstands. 4C ist eine planare Draufsicht des integrierten Widerstands 402 aus 4A oder 4B. Die strukturierte Schicht 404 oder das Diffusionsgebiet 412 kann zwischen den Kontakten 410 eine im Wesentlichen lineare oder rechteckige Form aufweisen oder zickzackförmig sein, was zu einer größeren effektiven Länge für höhere Widerstandswerte führt, wie in 4C dargestellt ist.
5 ist eine schematische Repräsentation eines integrierten Widerstandsnetzwerks mit mehreren integrierten Widerständen in einer 2n-Anordnung auf einer Oberfläche eines Substrats (nicht dargestellt). Mit Bezug auf 5 sei bemerkt, dass das Widerstandsnetzwerk 500 einen ersten Widerstandspfad, der eine Widerstandsleiter 502 mit einer ersten Anzahl (n) erster integrierter Widerstände 504, die in Reihe zwischen einen oberen Kontakt 506 und einen unteren Kontakt 508 geschaltet sind, aufweist, und einen zweiten Widerstandspfad, der eine zweite Anzahl zweiter integrierter Widerstände 510, die parallel zwischen den oberen Kontakt und den unteren Kontakt geschaltet sind, und eine dritte Anzahl dritter integrierter Widerstände 512, die in Reihe zwischen die zweiten integrierten Widerstände und entweder den oberen oder den unteren Kontakt geschaltet sind, aufweist, umfasst. Im Allgemeinen weist das Widerstandsnetzwerk 500 wie in der dargestellten Ausführungsform ferner einen oder mehrere Kontakte 514 auf, die zwischen benachbarte einzelne erste integrierte Widerstände 504 in der Widerstandsleiter 502 geschaltet sind, um inkrementelle Spannungen bereitzustellen, die geringer sind als eine zwischen dem oberen Kontakt und dem unteren Kontakt angelegte Spannung (V_OBEN-UNTEN).
Die jeweiligen ersten, zweiten und dritten integrierten Widerstände 504, 510, 512 haben ähnliche oder im Wesentlichen gleiche Breiten und Längen, und sie werden unter Verwendung von Prozessen und Materialien hergestellt, die im Wesentlichen den gleichen Schichtwiderstand aufweisen, um Widerstände bereitzustellen, die im Wesentlichen den gleichen Widerstandswert R haben, so dass eine über jedem der ersten integrierten Widerstände 504 in der Widerstandsleiter 502 entwickelte Spannung V_OBEN-UNTEN/n ist. Zusätzlich ergibt sich beim 2n-Widerstandsnetzwerk 500, wie in 5 dargestellt ist, bei dem die erste Anzahl erster integrierter Widerstände 504 n ist, die zweite Anzahl zweiter integrierter Widerstände 510 n-1 ist und die dritte Anzahl dritter integrierter Widerstände 512 1 ist, eine Gesamtzahl der ersten, zweiten und dritten integrierten Widerstände von 2n, während der äquivalente Widerstandswert (R_{ÄQ-OBEN-UNTEN}) über das 2n-Widerstandsnetzwerk vom oberen Kontakt 506 bis zum unteren Kontakt 508 im Wesentlichen jenem eines Widerstandsnetzwerks 302 gleicht, das mehrere integrierte Widerstände 304, die jeweils gleiche Widerstandswerte aufweisen und in einer n × n(n²)-Anordnung angeordnet sind, aufweist, wie in 3 dargestellt ist. Dies liegt daran, dass der Widerstandswert aller Widerstände im n²-Widerstandsnetzwerk 302 ebenso wie die Anzahl der Zeilen 308 und Spalten 306 im n²-Widerstandsnetzwerk gleich ist, der Widerstandswert für jede Zeile R/n ist und der äquivalente Widerstandswert (R_{ÄQ-OBEN-UNTEN}) über das n²-Widerstandsnetzwerk vom oberen Kontakt 3 10a bis zum unteren Kontakt 310n n × R/n oder R ist, wobei R der Widerstandswert jedes Widerstands 304 ist und n die Anzahl der einzelnen Widerstände in jeder Zeile 308 und Spalte 306 ist.
Für ein 2n-Widerstandsnetzwerk 500 in der Art des in 5 dargestellten ist RÄQ-OBEN-UNTEN gleich: $\begin{matrix} n R | | (R + \frac{R}{n - 1}) = \frac{n R (R +^{R} /_{(n - 1)})}{n R (R +^{R} /_{(n - 1)})} \\ = n R \frac{[\frac{(n R - R + R)}{(n - 1)}]}{\frac{(R n^{2} - R n + R n - R + R)}{(n - 1)}} \\ = \frac{R^{2} n^{2}}{R n^{2}} = R \end{matrix}$
wobei R der Widerstandswert von jedem der ersten, zweiten und dritten integrierten Widerstände 504, 510, 512 ist und n die erste Anzahl der ersten integrierten Widerstände in der Widerstandsleiter 502 ist.
Anhand des vorstehend Erwähnten ist zu verstehen, dass die über jeden der ersten integrierten Widerstände in der Widerstandsleiter 502 entwickelte Spannung V_OBEN-_UNTEN/n der über jede Zeile 308 des n²-Widerstandsnetzwerks 302 entwickelten Spannung entspricht. Demgemäß stellt das 2n-Widerstandsnetzwerk 500 im Wesentlichen die gleiche oder äquivalente Spannungsauflösung bereit wie das herkömmliche n²-Widerstandsnetzwerk 302 aus 3, wobei eine erhebliche Verringerung der Anzahl der einzelnen im 2n-Widerstandsnetzwerk 500 erforderlichen Widerstände für jeden Wert n > 3 erzielt wird. Wenn n 10 ist, benötigt das n²-Widerstandsnetzwerk 302 beispielsweise 100 getrennte Widerstände 304, während das 2n-Widerstandsnetzwerk 500 die gleiche Spannungsauflösung mit lediglich 20 einzelnen Widerständen bereitstellt, was eine Verringerung von 80 % darstellt. Überdies nimmt, weil die Anzahl der Widerstände im n²-Widerstandsnetzwerk 302 quadratisch zunimmt, auch die Verringerung der Anzahl der Widerstände für ein 2n-Widerstandsnetzwerk 500 mit der gleichen Spannungsauflösung quadratisch zu. Demgemäß erfordert das n²-Widerstandsnetzwerk 302, wenn n 100 ist, 10000 getrennte Widerstände 304, während das 2n-Widerstandsnetzwerk 500 die gleiche Spannungsauflösung mit lediglich 200 einzelnen Widerständen bereitstellt, was eine Verringerung von 98 % darstellt.
Weil die jeweiligen ersten, zweiten und dritten integrierten Widerstände 504, 510, 512 im Wesentlichen gleiche Breiten und Längen haben und jeweils im Wesentlichen die gleiche Fläche auf einer Oberfläche eines Substrats belegen, auf dem sie hergestellt sind, stellt das 2n-Widerstandsnetzwerk 500 zusätzlich eine erhebliche Verringerung der Flächenbelegung oder des Platzbedarfs auf dem Substrat für das 2n-Widerstandsnetzwerk gegenüber dem herkömmlichen n²-Widerstandsnetzwerk 302 aus 3 bereit, das Widerstände mit im Wesentlichen ähnlicher Größe aufweist und die gleiche Spannungsauflösung bereitstellt. Diese Verringerung der Flächenbelegung wird nun mit Bezug auf in den 6 und 7 dargestellte beispielhafte Ausführungsformen beschrieben.
6 ist ein Blockdiagramm, das eine beispielhafte Ausführungsform der Flächenbelegung eines auf einem Substrat 602 gebildeten herkömmlichen n²-Widerstandsnetzwerks 600 zeigt, das eine Anzahl integrierter Widerstände 604 aufweist, die in einer n × n(n²)-Anordnung mit n Spalten 606 mit n in Reihe geschalteten Widerständen und n Zeilen 608 mit parallel geschalteten Widerständen angeordnet sind, so dass ein Gesamtwiderstandswert von R für das Widerstandsnetzwerk von einem oberen Kontakt 610 bis zu einem unteren Kontakt 612 bereitgestellt ist. Wenn n, wie bei der dargestellten Ausführungsform, gleich zehn ist, ist die Gesamtzahl der einzelnen integrierten Widerstände 604 einhundert und ist die von den integrierten Widerständen belegte Fläche des Substrats 602 n² × A oder 100 × A, wobei A die von einem einzelnen integrierten Widerstand belegte Flächengröße ist.
7 ist ein Blockdiagramm, das die Flächenbelegung auf einem Substrat eines 2n-Widerstandsnetzwerks 700 zeigt, das integrierte Widerstände mit dem gleichen Widerstandswert (R) und gleichen physischen Abmessungen, d. h. der gleichen Länge und der gleichen Breite, aufweist, welche die gleiche Fläche (A) wie die integrierten Widerstände 604 des n²-Widerstandsnetzwerks aus 6 belegen. Wie bei der in 5 dargestellten und beschriebenen Ausführungsform des 2n-Widerstandsnetzwerks 500 weist das Widerstandsnetzwerk 700 eine erste Anzahl (n) erster integrierter Widerstände 702, die in Reihe zwischen einen oberen Kontakt 704 und einen unteren Kontakt 706 geschaltet sind, eine zweite Anzahl (n-1) zweiter integrierter Widerstände 708, die parallel zwischen den oberen Kontakt und den unteren Kontakt geschaltet sind, und dritte integrierte Widerstände 710, die in Reihe zwischen die zweiten integrierten Widerstände und den oberen Kontakt geschaltet sind, auf. Wie zuvor bemerkt, erfordert das 2n-Widerstandsnetzwerk 700, wenn n gleich zehn ist, nur zwanzig einzelne Widerstände 702, um die gleiche Spannungsauflösung bereitzustellen wie das n²-Widerstandsnetzwerk aus 6. Demgemäß beträgt die Flächenbelegung eines von den integrierten Widerständen 702, 708, 710 belegten Substrats 712 2nA oder 20A, was einer Verringerung der Flächenbelegung von 80 % entspricht.
Weil die Anzahl der integrierten Widerstände 604 im n²-Widerstandsnetzwerk 600 und demgemäß die von ihnen belegte Fläche quadratisch zunimmt, nimmt überdies die Verringerung der von den integrierten Widerständen 702, 708, 710 belegten Fläche für das 2n-Widerstandsnetzwerk 700 mit der gleichen Spannungsauflösung auch quadratisch ab. Demgemäß stellt das 2n-Widerstandsnetzwerk 700, wenn n 100 ist und die integrierten Widerstände des n²-Widerstandsnetzwerks 600 eine Fläche von 10000 × A belegen, die gleiche Spannungsauflösung bereit, während es eine Fläche von lediglich 200 × A belegt, was einer Verringerung von 98 % entspricht.
Alternativ kann bei einer anderen Ausführungsform, bei der die einem Widerstandsnetzwerk zugewiesene Fläche auf einem Substrat konstant gehalten wird, d. h. die gleiche Fläche, die für ein n²-Widerstandsnetzwerk erforderlich ist, für ein 2n-Widerstandsnetzwerk verwendet wird, die Anzahl der Widerstände im 2n-Widerstandsnetzwerk erhöht werden, um eine erhöhte Spannungsauflösung bereitzustellen. Beispielsweise kann für ein n²-Widerstandsnetzwerk, bei dem n 10 ist und eine Fläche von 100 × A belegt wird, ein 2n-Widerstandsnetzwerk hergestellt werden, bei dem n gleich 50 ist und auch eine Fläche von 100 × A belegt wird, während die Spannungsauflösung um einen Faktor fünf erhöht wird.
Nun wird mit Bezug auf das Flussdiagramm aus 8 ein Verfahren zum Betrieb eines 2n-Widerstandsnetzwerks zur Erhöhung und/oder Aufrechterhaltung der Spannungsauflösung bei gleichzeitiger Verringerung und/oder Aufrechterhaltung der Fläche oder des Platzbedarfs des Widerstandsnetzwerks auf einer Oberfläche eines Substrats beschrieben. Unter Bezugnahme auf 8 beginnt das Verfahren mit der Bereitstellung eines zwischen einen oberen und einen unteren Kontakt geschalteten spannungserzeugenden Abschnitts des Widerstandsnetzwerks (Schritt 802). Im Allgemeinen weist der spannungserzeugende Abschnitt, wie vorstehend mit Bezug auf 5 beschrieben und dargestellt, eine Widerstandsleiter 502 mit einer ersten Anzahl erster integrierter Widerstände, die in Reihe zwischen den oberen und den unteren Kontakt 506, 508 geschaltet sind, auf, wobei ein oder mehrere zusätzliche Kontakte 514 zwischen benachbarten in Reihe geschalteten Widerständen angeschlossen sind. Ein zusätzlicher Widerstandspfad ist zwischen die oberen und unteren Kontakte parallel zum spannungserzeugenden Abschnitt geschaltet (Schritt 804). Der Strompfad weist im Allgemeinen eine zweite Anzahl parallel geschalteter zweiter integrierter Widerstände 510 und eine dritte Anzahl in Reihe mit der zweiten Anzahl zweiter integrierter Widerstände geschalteter dritter integrierter Widerstände 512 zwischen dem oberen und dem unteren Kontakt 506, 508 auf Als nächstes wird eine Spannung (V_OBEN-UNTEN) zwischen dem oberen und dem unteren Kontakt oder über diese angelegt (Schritt 806) und wird bewirkt, dass ein elektrischer Strom gleichzeitig durch den Strompfad und den spannungserzeugenden Abschnitt fließt (Schritt 808). Schließlich wird eine Spannung über jeden der ersten integrierten Widerstände im spannungserzeugenden Abschnitt (in der Widerstandsleiter 502) entwickelt (Schritt 810). Wie vorstehend mit Bezug auf 5 beschrieben, beträgt die über jeden der ersten integrierten Widerstände entwickelte Spannung V_OBEN-UNTEN/n, wobei V_OBEN-UNTEN eine zwischen dem oberen und dem unteren Kontakt angelegte Spannung ist und n die Anzahl erster integrierter Widerstände im zwischen den oberen und den unteren Kontakt geschalteten spannungserzeugenden Abschnitt ist.
Das integrierte Widerstandsnetzwerk und die Verfahren zu seinem Betrieb sind besonders nützlich in oder mit Anwendungen oder Systemen, die als integrierte Schaltung auf einem einzelnen IC-Chip implementiert sind, wie Referenzspannungsgeneratoren, Spannungsregelschleifen, widerstandsbasierte Temperaturdetektorsysteme und eine als Teil eines Analogblocks verwendete auf einer Widerstandsleiter beruhende Spannungsteilung. Mit Bezug auf das Blockdiagramm aus 9 wird nun ein widerstandsbasiertes Temperaturdetektorsystem, das ein solches 2n-Widerstandsnetzwerk aufweist, beschrieben.
Mit Bezug auf 9 sei bemerkt, dass das Temperaturdetektorsystem 900 eine Anzahl in Reihe geschalteter Widerstände aufweist, die in einer Architektur angeordnet sind, die einem Spannungsteiler ähnelt, sich jedoch in der Hinsicht davon unterscheidet, dass die Widerstände nicht gleichmäßig verteilt sind und statt einer Erzwingung einer Spannung bewirkt wird, dass ein Strom durch die in Reihe geschalteten Widerstände fließt. Der Strom, der von der Stromquelle 902 in die in Reihe geschalteten Widerstände fließt, ist eine Funktion der Temperatur und ändert sich in etwa linear mit Änderungen der Temperatur. Die Temperatur wird durch Vergleichen einer Spannung an verschiedenen Knoten zwischen den in Reihe geschalteten Widerständen mit einer konstanten Referenzspannung (Vref) gemessen. Bei der dargestellten Ausführungsform umfassen die in Reihe geschalteten Widerstände eine erste Anzahl in Reihe geschalteter Widerstände (Rt0 - Rtn) in einem spannungserzeugenden Widerstandsnetzwerk 904 für den hohen Bereich, das über einen ersten Multiplexer 906 mit einem ersten Vergleicher 908 verbunden ist, und eine zweite Anzahl in Reihe geschalteter Widerstände in einem spannungserzeugenden Widerstandsnetzwerk 910 für den niedrigen Bereich, wobei es sich um ein 2N-Widerstandsnetzwerk 912 handelt, das über einen zweiten Multiplexer 914 mit einem zweiten Vergleicher 916 verbunden ist. Mit „hoher Bereich“ ist gemeint, dass das spannungserzeugende Widerstandsnetzwerk 904 für den hohen Bereich in der Lage ist, eine Temperatur innerhalb größerer oder gröberer Inkremente zu erfassen und zu messen als dies bei den kleineren oder feineren Inkrementen des spannungserzeugenden Widerstandsnetzwerks 910 für den niedrigen Bereich der Fall ist.
Im Allgemeinen gilt: $I = A \times T,$
wobei I ein Strom ist, T eine Temperatur des Chips ist und A eine Ableitung des Stroms ist und positiv ist (PTAT, so dass I gleich I_PTAT ist).
Bei einem vollen Temperaturbetriebsbereich ändert sich eine an einem oberen Knoten des spannungserzeugenden Widerstandsnetzwerks 904 für den hohen Bereich gemessene Spannung (V_OBEN) von V_{OBEN_NIEDRIGE_TEMP} = I_{PTAT NIEDRIGE_TEMP} × R_OBEN-UNTEN zu V_{OBEN HOHE_TEMP} = I_{PTAT HOHE_TEMP} × R_OBEN-UNTEN. Demgemäß kann die Temperatur entsprechend Änderungen des V_OBEN-Werts erfasst und gemessen werden, weil die Spannung V_OBEN V_{OBEN (Temp)} = I_{PTAT (Temp)} × R_OBEN-UNTEN ist. Demgemäß kann die Temperatur durch Vergleichen einer Spannung zwischen den Widerständen (Rt0 - Rtn) im spannungserzeugenden Widerstandsnetzwerk 904 für den hohen Bereich und zwischen den Widerständen (R1 - Rn) im spannungserzeugenden Widerstandsnetzwerk 910 für den niedrigen Bereich mit einer konstanten Referenzspannung (Vref) erfasst werden.
Das spannungserzeugende Widerstandsnetzwerk 904 für den hohen Bereich und das spannungserzeugende Widerstandsnetzwerk 910 für den niedrigen Bereich werden so ausgelegt, dass, wenn eine gewisse Temperatur gekreuzt wird, die von einem spezifischen Knoten erzeugte Spannung Vref kreuzt und höher als Vref ist, der erste oder der zweite Vergleicher 908, 916, der mit Vref und über den zugeordneten Multiplexer 906 oder 914 mit dem spannungserzeugenden Widerstandsnetzwerk für den hohen Bereich oder dem spannungserzeugenden Widerstandsnetzwerk für den niedrigen Bereich verbunden ist, angibt, dass eine oder mehrere Spannungen, die vom spezifischen Knoten kommen, Vref gekreuzt hat. Die Temperatur wird dann bestimmt, indem der niedrigste Knoten im spannungserzeugenden Widerstandsnetzwerk 904 für den hohen Bereich und im spannungserzeugenden Widerstandsnetzwerk 910 für den niedrigen Bereich, an dem die verglichene Spannung noch höher als Vref ist, festgehalten wird. Im Allgemeinen haben das spannungserzeugende Widerstandsnetzwerk 904 für den hohen Bereich und das spannungserzeugende Widerstandsnetzwerk 910 für den niedrigen Bereich unterschiedliche Anzahlen in Reihe geschalteter Widerstände und daher unterschiedliche Gesamtwiderstandswerte, sie verwenden jedoch jeweils im Wesentlichen gleich große Widerstände mit einem im Wesentlichen gleichen Widerstandswert R. Das heißt, dass die Widerstandswerte der jeweiligen in 9 dargestellten Widerstände (Rtn bis Rt0) nicht notwendigerweise gleich sind, sondern anhand eines ähnlichen Grundwiderstandswerts R erzeugt werden. Demgemäß hat der Gesamtreihenwiderstandswert des kombinierten spannungserzeugenden Widerstandsnetzwerks für den hohen Bereich und des spannungserzeugenden Widerstandsnetzwerks für den niedrigen Bereich einen Widerstandswert von Rn+1, wenngleich die jeweiligen Widerstände wie dargestellt einen Widerstandswert R haben, wobei das spannungserzeugende Widerstandsnetzwerk für den hohen Bereich einen Widerstandswert von R x m aufweist, m eine beliebige reelle oder natürliche Zahl sein kann, wobei n für Indexierungszwecke verwendet wird, und das spannungserzeugende Widerstandsnetzwerk für den niedrigen Bereich einen Widerstandswert von R aufweist. Bei der in 9 dargestellten Ausführungsform hat das spannungserzeugende Widerstandsnetzwerk 904 für den hohen Bereich eine Temperaturerfassungsauflösung von 25 °C, was bedeutet, dass die Spannung an einem unteren Knoten von Rtn (V_RTn) Vref bei einer um 25 °C höheren Temperatur kreuzt als die Spannung (V_RTn-1), an der ein höherer Knoten von Rtn-1 Vref gekreuzt hat. Das spannungserzeugende Widerstandsnetzwerk 906 für den niedrigen Bereich, welches das 2N-Widerstandsnetzwerk aufweist und einen Gesamtwiderstandswert von RT_n+1 bei einem Teilungsverhältnis von n = 8 hat, ermöglicht die Erzeugung von 8 multiplexierten Spannungen für eine Auflösung von 5 °C. Wie vorstehend erwähnt, würde ein Temperaturdetektor, der ein herkömmliches n²-Widerstandsnetzwerk verwendet, eine Fläche für 64 Widerstände der Größe R für ein spannungserzeugendes Widerstandsnetzwerk für den niedrigen Bereich benötigen, während das spannungserzeugende Widerstandsnetzwerk 910 für den niedrigen Bereich, welches das 2n-Widerstandsnetzwerk aufweist, eine äquivalente Auflösung von 5 °C erreichen kann, während es eine Fläche von lediglich 16 Widerständen der Größe R belegt.
Nun werden mit Bezug auf die 10 und 11 alternative Anordnungen oder Konfigurationen von Widerstandsnetzwerken zur Verringerung der zusätzlich belegten Fläche gegenüber jener eines herkömmlichen n²-Netzwerks bis zu einem sogar noch höheren Grad als er durch das 2n-Widerstandsnetzwerk aus 5 erreicht wird, beschrieben .
Kurz gesagt können die nachstehend beschriebenen alternativen Widerstandsnetzwerke durch die Hinzufügung eines dritten Widerstandspfads parallel zum ersten und zweiten Widerstandspfad im 2n-Widerstandsnetzwerk aus 5 eine weitere Flächenverbesserung gegenüber dem 2n-Widerstandsnetzwerk erzielen, wobei n eine gerade Zahl größer oder gleich 6 ist. Falls die Differenz von n - 2 zu einer durch 4 teilbaren geraden natürlichen Zahl führt, führt ein nachstehend mit Bezug auf 10 beschriebenes erstes alternatives Widerstandsnetzwerk zu einer Gesamtzahl (1,25n + 3,5) von Widerständen gegenüber einem herkömmlichen n²-Netzwerk mit einer gleichen Widerstandsauflösung und einer Fläche des (1,25n + 3,5)Fachen der Fläche eines einzelnen Widerstands. Falls die Differenz von n - 2 nicht zu einer durch 4 teilbaren geraden natürlichen Zahl führt, führt ein nachstehend mit Bezug auf 11 beschriebenes zweites alternatives Widerstandsnetzwerk zu einer Gesamtzahl (1,25n + 5) von Widerständen gegenüber einem herkömmlichen n²-Netzwerk und einer Fläche des (1,25n + 5)Fachen der Fläche eines einzelnen Widerstands.
Nun wird mit Bezug auf 10 ein erstes alternatives Widerstandsnetzwerk beschrieben, bei dem n eine gerade natürliche Zahl größer oder gleich sechs (≥ 6) ist und n - 2 durch 4 teilbar ist. Alle in 10 dargestellten Widerstände R weisen im Wesentlichen äquivalente Widerstandswerte und Abmessungen auf. Das erste alternative Widerstandsnetzwerk 1000 weist einen ersten Widerstandspfad 1002 mit einer eine erste Gruppe von n Widerständen aufweisenden Widerstandsleiter 1004 auf. Ein zweiter Widerstandspfad 1006 ist parallel zum ersten Widerstandspfad geschaltet und weist einen in Reihe mit einem dritten Widerstand 1010 geschalteten zweiten Widerstand 1008 auf und ist in Reihe mit einer vierten Gruppe aus zwei oder mehr parallel geschalteten Widerständen 1012 geschaltet. Die Anzahl parallel geschalteter Widerstände in der vierten Gruppe von Widerständen 1012 ist gleich dem Quotienten (n - 2)/4, der gemäß der dargestellten Ausführungsform zwei ist. Wie vorstehend erwähnt, weist das erste alternative Widerstandsnetzwerk 1000 ferner einen dritten Widerstandspfad 1014 auf, der parallel zum ersten und zum zweiten Widerstandspfad 1002, 1006 geschaltet ist. Der dritte Widerstandspfad 1014 weist einen fünften Widerstand 1016 auf, der in Reihe mit einem sechsten Widerstand 1018 geschaltet ist.
Es sei bemerkt, dass beim in 10 dargestellten ersten alternativen Widerstandsnetzwerk 1000 die erste Gruppe von Widerständen in der Widerstandsleiter 1004 n oder 10 Widerstände aufweist. Die zweite und die dritte Gruppe von Widerständen 1008, 1010 weist jeweils 1 Widerstand auf und jede Gruppe ersetzt verglichen mit einem herkömmlichen n²-Widerstandsnetzwerk (in der Art des in 3 dargestellten) mit einer äquivalenten Auflösung, d. h. einem 10²-Widerstandsnetzwerk, (n/2 - 1) × (n/2 - 1) Widerstände des n²-Widerstandsnetzwerks oder 16 Widerstände bei der dargestellten Ausführungsform. Ähnlich weist die vierte Gruppe von Widerständen 1012 2 Widerstände auf, die (n - 2)/4 oder 8 Widerstände des n²-Widerstandsnetzwerks ersetzen, und weisen die fünfte und die sechste Gruppe von Widerständen 1016, 1018 jeweils einen Widerstand auf und ersetzen (n/2) × (n/2) oder 25 Widerstände des n²-Widerstandsnetzwerks. Die Gesamtzahl der Widerstände im ersten alternativen Widerstandsnetzwerk 1000 kann durch Summieren der Anzahl der Widerstände im ersten Widerstandspfad 1002 oder n, der Anzahl der Widerstände im zweiten Widerstandspfad 1006, die gleich 2 + (n - 2)/4 ist, und der Anzahl der Widerstände im dritten Widerstandspfad 1014 berechnet werden. Demgemäß beträgt die Gesamtzahl der Widerstände gleicher Größe im ersten alternativen Widerstandsnetzwerk 1000 n + 2 + 2 + (n - 2)/4 = 1¼ n + 1¼ + 4 = 1,25 n + 3,5 und kann das erste alternative Widerstandsnetzwerk 1000 als (1,25n + 3,5)-Widerstandsnetzwerk bezeichnet werden. Wenn n = 10 ist, wie in 10 dargestellt ist, ist die Gesamtzahl der Widerstände gleicher Größe bei der ersten Alternative oder beim (1,25n + 3,5)-Widerstandsnetzwerk 1000 16 und ist die für das Netzwerk erforderliche Fläche 16RA, wobei RA die für einen einzelnen Widerstand erforderliche Fläche ist. Dies repräsentiert eine Flächenverringerung von 84 % gegenüber einem herkömmlichen n²-Widerstandsnetzwerk, wobei n = 10 ist, und eine Verringerung der Anzahl der Widerstände und der Fläche um 25 % gegenüber einem 2n-Widerstandsnetzwerk, das 20 Widerstände erfordern würde und eine Fläche von 20RA hätte. Wenn n = 6 ist, würde ein dem in 10 dargestellten ähnliches (1,25n + 3,5)-Widerstandsnetzwerk 11 Widerstände erfordern, was eine Verringerung der Anzahl der Widerstände und der Fläche um 66 % gegenüber einem herkömmlichen n²-Widerstandsnetzwerk und eine Verringerung um 8 % gegenüber einem 2n-Widerstandsnetzwerk darstellt. Wenn n = 50 ist, würde ein dem in 10 dargestellten ähnliches (1,25n + 3,5)-Widerstandsnetzwerk 66 Widerstände erfordern, was eine Verringerung der Anzahl der Widerstände und der Fläche um 97 % gegenüber einem herkömmlichen n²-Widerstandsnetzwerk und eine Verringerung um 34 % gegenüber einem 2n-Widerstandsnetzwerk darstellt.
Nun wird mit Bezug auf 11 ein zweites alternatives Widerstandsnetzwerk beschrieben, bei dem n eine gerade natürliche Zahl größer oder gleich acht (≥ 8) ist und n - 2 nicht durch 4 teilbar ist. Bei der in 11 dargestellten Ausführungsform ist n = 12 und weisen alle Widerstände R im Wesentlichen äquivalente Widerstandswerte und Abmessungen auf. Dieses zweite alternative Widerstandsnetzwerk 1100, und umfasst einen ersten Widerstandspfad 1102 mit einer eine erste Gruppe von n Widerständen aufweisenden Widerstandsleiter 1104, einen mit dem ersten Widerstandspfad parallel geschalteten zweiten Widerstandspfad 1106 und einen parallel zum ersten und zweiten Widerstandspfad geschalteten dritten Widerstandspfad 1108. Wie beim in 10 dargestellten ersten alternativen Widerstandsnetzwerk 1000 weist der zweite Widerstandspfad 1106 einen zweiten Widerstand 1110 auf, der in Reihe mit einem dritten Widerstand 1112 und in Reihe mit einer vierten Gruppe aus zwei oder mehr parallel geschalteten Widerständen 1114 geschaltet ist. Der dritte Widerstandspfad 1108 weist einen fünften Widerstand 1116 auf, der in Reihe mit einem sechsten Widerstand 1118 geschaltet ist. Der zweite Widerstandspfad 1106 unterscheidet sich in der Hinsicht von dem in 10 dargestellten, dass er ferner eine siebte Gruppe 1120 aus zwei in Reihe geschalteten Widerständen parallel zur vierten Gruppe aufweist.
Die Gesamtzahl der Widerstände im zweiten alternativen Widerstandsnetzwerk 1100 kann durch Summieren der Anzahl der Widerstände im ersten Widerstandspfad 1102 oder n, der Anzahl der Widerstände im zweiten Widerstandspfad 1106, die gleich 2 + (n - 4)/4 + 2 ist, und der Anzahl der Widerstände im dritten Widerstandspfad 1108 berechnet werden. Demgemäß ist, wenn n = 12 ist, wie in 12 dargestellt, die Gesamtzahl der Widerstände im zweiten alternativen Widerstandsnetzwerk 1100 n + 2 + 2 + (n - 4)/4 + 2 = 1¼ n - 1 + 6 = 1¼n + 5 und kann das zweite alternative Widerstandsnetzwerk 1100 als (1,25n + 5)-Widerstandsnetzwerk bezeichnet werden.
Wenn n = 12 ist, wie in 11 dargestellt ist, ist die Gesamtzahl der Widerstände gleicher Größe bei der ersten Alternative oder beim (1,25n + 5)-Widerstandsnetzwerk 1100 20 und ist die für das Netzwerk erforderliche Fläche 20RA, wobei RA die für einen einzelnen Widerstand erforderliche Fläche ist. Dies repräsentiert eine Flächenverringerung von 86 % gegenüber einem herkömmlichen n²-Widerstandsnetzwerk, wobei n = 12 ist, und eine Verringerung der Anzahl der Widerstände und der Fläche um 17 % gegenüber einem 2n-Widerstandsnetzwerk, das 24 Widerstände erfordern würde und eine Fläche von 24RA hätte. Wenn n = 8 ist, würde ein jenem aus 11 ähnliches (1,25n + 5)-Widerstandsnetzwerk 15 Widerstände gegenüber 64 für ein herkömmliches n²-Widerstandsnetzwerk und 16 für ein 2n-Widerstandsnetzwerk erfordern. Wenn n = 52 ist, würde ein jenem aus 11 ähnliches (1,25n + 5)-Widerstandsnetzwerk 70 Widerstände gegenüber 2704 für ein herkömmliches n²-Widerstandsnetzwerk und 104 für ein 2n-Widerstandsnetzwerk erfordern. Gemäß Ausführungsformen können alternative Widerstandsnetzwerke 1000 und 1100 in das spannungserzeugende Widerstandsnetzwerk 910 für den niedrigen Bereich aufgenommen werden, wie am besten in 5 dargestellt ist.
Ausführungsformen der vorliegenden Erfindung wurden vorstehend mithilfe von Funktionsblockdiagrammen und schematischen Blockdiagrammen, welche die Implementation spezifizierter Funktionen und Beziehungen davon veranschaulichen, beschrieben. Die Grenzen dieser Funktionsbaublöcke wurden hier für die Zwecke der Beschreibung beliebig definiert. Alternative Grenzen können definiert werden, solange ihre spezifizierten Funktionen und Beziehungen geeignet ausgeführt werden.
Die vorstehende Beschreibung der spezifischen Ausführungsformen wird die allgemeine Natur der Erfindung so vollständig offenbaren, dass Andere durch die Anwendung von Kenntnissen im Rahmen des Fachwissens ohne übermäßiges Experimentieren diese leicht für verschiedene Anwendungen in der Art spezifischer Ausführungsformen modifizieren und/oder anpassen können, ohne vom allgemeinen Konzept der vorliegenden Erfindung abzuweichen. Daher sollen diese Anpassungen und Modifikationen auf der Grundlage der hier vorgestellten Lehren und Anleitungen innerhalb der Bedeutung und des Äquivalenzbereichs der offenbarten Ausführungsformen liegen. Es ist zu verstehen, dass die hier verwendete Phraseologie oder Terminologie der Beschreibung dient und nicht als einschränkend zu verstehen ist, so dass die Terminologie oder Phraseologie der vorliegenden Patentschrift von Fachleuten angesichts der Lehren und Anleitungen zu interpretieren ist.
Es ist zu verstehen, dass der Abschnitt Detaillierte Beschreibung und nicht die Abschnitte Kurzfassung und Zusammenfassung für die Interpretation der Ansprüche verwendet werden sollte. Die Abschnitte Kurzfassung und Zusammenfassung können eine oder mehrere, jedoch nicht alle beispielhaften Ausführungsformen der vorliegenden Erfindung, wie vom Erfinder (von den Erfindern) vorgesehen, darlegen und sollen demgemäß die vorliegende Erfindung und die anliegenden Ansprüche in keiner Weise einschränken.
Die Breite und der Schutzumfang der vorliegenden Erfindung sollen durch keine der vorstehend beschriebenen beispielhaften Ausführungsformen eingeschränkt sein, sondern nur gemäß den folgenden Ansprüchen und ihren Entsprechungen definiert sein.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 17113501 [0001]
US 63/048975 [0001]

Claims

Integriertes Widerstandsnetzwerk, umfassend: - eine Widerstandsleiter, die eine erste Anzahl n in Reihe geschalteter erster integrierter Widerstände zwischen einem oberen Kontakt und einem unteren Kontakt aufweist, wobei ein oder mehrere Kontakte zwischen zwei benachbarten ersten integrierten Widerständen angeschlossen sind, wobei n eine natürliche Zahl ist, - eine zweite Anzahl zweiter integrierter Widerstände, die parallel zwischen den oberen Kontakt und den unteren Kontakt geschaltet sind, und - eine dritte Anzahl dritter integrierter Widerstände, die in Reihe zwischen die zweiten integrierten Widerstände und den oberen Kontakt oder den unteren Kontakt geschaltet sind, - wobei eine über jeden der ersten integrierten Widerstände entwickelte Spannung V_OBEN-UNTEN/n ist und wobei V_OBEN-UNTEN eine zwischen dem oberen Kontakt und dem unteren Kontakt angelegte Spannung ist.
Integriertes Widerstandsnetzwerk nach Anspruch 1, bei dem die ersten, die zweiten und die dritten integrierten Widerstände jeweils im Wesentlichen die gleiche Breite, Länge und einen Widerstandswert von R aufweisen.
Integriertes Widerstandsnetzwerk nach Anspruch 1, bei dem die zweite Anzahl der zweiten integrierten Widerstände n-1 ist, die dritte Anzahl der dritten integrierten Widerstände 1 ist und die Gesamtzahl der ersten, zweiten und dritten integrierten Widerstände 2n ist.
Integriertes Widerstandsnetzwerk nach Anspruch 3, bei dem eine von den ersten, zweiten und dritten integrierten Widerständen belegte Fläche auf einer Oberfläche eines Integrierte-Schaltung(IC)-Chips 2nxA ist, wobei A eine Fläche eines von den ersten, zweiten oder dritten integrierten Widerständen ist.
Integriertes Widerstandsnetzwerk nach Anspruch 4, bei dem die Spannungsauflösung der über jeden der ersten integrierten Widerstände gebildeten Spannung im Wesentlichen gleich jener ist, die über jeden integrierten Widerstand eines insgesamt n² integrierte Widerstände aufweisenden integrierten n²-Widerstandsnetzwerks gebildet wird.
Integriertes Widerstandsnetzwerk nach Anspruch 5, bei dem die Gesamtkapazität des integrierten Widerstandsnetzwerks um einen Faktor 2n/n² relativ gegenüber jener des integrierten n²-Widerstandsnetzwerks verringert ist.
Verfahren zum Auflösen einer Spannung unter Verwendung eines Widerstandsnetzwerks, umfassend: - Bereitstellen eines spannungserzeugenden Abschnitts des Widerstandsnetzwerks, der zwischen einen oberen und einen unteren Kontakt geschaltet ist, wobei der spannungserzeugende Abschnitt eine Widerstandsleiter aufweist, die eine erste Anzahl n in Reihe geschalteter erster integrierter Widerstände zwischen dem oberen Kontakt und dem unteren Kontakt aufweist, wobei ein oder mehrere Kontakte zwischen benachbarten einzelnen integrierten Widerständen angeschlossen sind, - Bereitstellen eines Widerstandspfads, der parallel zum spannungserzeugenden Abschnitt zwischen den oberen Kontakt und den unteren Kontakt geschaltet ist, - Anlegen einer Spannung V_OBEN-UNTEN zwischen dem oberen Kontakt und dem unteren Kontakt, - wobei ein Strom durch den spannungserzeugenden Abschnitt und den Widerstandspfad fließt und - wobei eine Spannung V_OBEN-UNTEN/n über jeden der ersten integrierten Widerstände im spannungserzeugenden Abschnitt entwickelt wird, so dass ein Strom fließt.
Verfahren nach Anspruch 7, bei dem das Bereitstellen des Widerstandspfads Folgendes umfasst: Bereitstellen eines Strompfads, der eine zweite Anzahl zweiter parallel geschalteter integrierter Widerstände und eine dritte Anzahl dritter integrierter Widerstände, die in Reihe mit der zweiten Anzahl zweiter integrierter Widerstände zwischen den oberen Kontakt und den unteren Kontakt geschaltet sind, aufweist, wobei die ersten, die zweiten und die dritten integrierten Widerstände jeweils einen Widerstandswert von R aufweisen.
Verfahren nach Anspruch 8, bei dem die ersten, die zweiten und die dritten integrierten Widerstände jeweils im Wesentlichen die gleiche Breite und die gleiche Länge und einen Widerstandswert von R aufweisen.
Verfahren nach Anspruch 8, bei dem die zweite Anzahl zweiter integrierter Widerstände n-1 ist, die dritte Anzahl dritter integrierter Widerstände 1 ist und die Gesamtzahl der ersten, zweiten und dritten integrierten Widerstände 2n ist.
Verfahren nach Anspruch 10, bei dem eine von den ersten, zweiten und dritten integrierten Widerständen belegte Fläche auf einer Oberfläche eines Integrierte-Schaltung(IC)-Chips 2nxA ist, wobei A eine Fläche eines von den ersten, zweiten oder dritten integrierten Widerständen ist.
Verfahren nach Anspruch 11, bei dem die Spannungsauflösung der über jeden der ersten integrierten Widerstände gebildeten Spannung im Wesentlichen gleich jener ist, die über jeden integrierten Widerstand eines insgesamt n² integrierte Widerstände aufweisenden integrierten n²-Widerstandsnetzwerks gebildet wird.
Verfahren nach Anspruch 12, bei dem die Gesamtkapazität des integrierten Widerstandsnetzwerks um einen Faktor 2n/n² relativ gegenüber jener des integrierten n²-Widerstandsnetzwerks verringert ist.
Temperaturerfassungssystem, umfassend: - eine Stromquelle, die in Reihe mit einem spannungserzeugenden Widerstandsnetzwerk für den niedrigen Bereich geschaltet ist, umfassend: - einen spannungserzeugenden Abschnitt, der eine Widerstandsleiter aufweist, die eine erste Anzahl n in Reihe geschalteter erster integrierter Widerstände zwischen einem oberen Kontakt und einem unteren Kontakt aufweist, wobei ein oder mehrere Kontakte zwischen benachbarten individuellen integrierten Widerständen angeschlossen sind, und - einen Strompfad, der parallel zu dem spannungserzeugenden Abschnitt geschaltet ist, wobei der Strompfad eine zweite Anzahl parallel geschalteter zweiter integrierter Widerstände und eine dritte Anzahl dritter integrierter Widerstände, die in Reihe mit der zweiten Anzahl zweiter integrierter Widerstände zwischen den oberen Kontakt und den unteren Kontakt geschaltet sind, aufweist, - wobei die ersten, zweiten und dritten integrierten Widerstände jeweils einen Widerstandswert von R aufweisen und eine über jeden der ersten integrierten Widerstände im spannungserzeugenden Abschnitt entwickelte Spannung V_OBEN-UNTEN/n ist, wobei V_OBEN-UNTEN eine zwischen dem oberen Kontakt und dem unteren Kontakt angelegte Spannung ist.
System nach Anspruch 14, welches ferner ein spannungserzeugendes Widerstandsnetzwerk für den hohen Bereich umfasst, das in Reihe zwischen die Stromquelle und das spannungserzeugende Widerstandsnetzwerk für den niedrigen Bereich geschaltet ist, wobei das spannungserzeugende Widerstandsnetzwerk für den niedrigen Bereich eine Temperatur mit einer größeren Auflösung als das spannungserzeugende Widerstandsnetzwerk für den hohen Bereich erfassen kann.
System nach Anspruch 14, bei dem die ersten, die zweiten und die dritten integrierten Widerstände jeweils im Wesentlichen die gleiche Breite und die gleiche Länge aufweisen.
System nach Anspruch 16, bei dem die zweite Anzahl zweiter integrierter Widerstände n-1 ist, die dritte Anzahl dritter integrierter Widerstände 1 ist und die Gesamtzahl der ersten, zweiten und dritten integrierten Widerstände 2n ist.
System nach Anspruch 17, bei dem eine von den integrierten Widerständen belegte Fläche auf einer Oberfläche eines Integrierte-Schaltung(IC)-Chips 2nxA ist, wobei A eine Fläche eines der integrierten Widerstände ist.
System nach Anspruch 18, bei dem die Spannungsauflösung der über jeden der integrierten Widerstände in der Widerstandsleiter gebildeten Spannung im Wesentlichen gleich jener ist, die über jeden integrierten Widerstand eines insgesamt n² integrierte Widerstände aufweisenden integrierten n²-Widerstandsnetzwerks gebildet wird.
System nach Anspruch 19, bei dem die Gesamtkapazität des integrierten Widerstandsnetzwerks um einen Faktor 2n/n² relativ gegenüber jener des integrierten n²-Widerstandsnetzwerks verringert ist.