CN104036751B - 移位寄存器 - Google Patents

Abstract

本发明提供一种移位寄存器。移位寄存器包括多数个移位寄存单元。移位寄存单元相互串接。第N级的移位寄存单元包括多数个下拉电路、电容、上拉电路以及输出驱动电路。各下拉电路接收并依据下拉控制信号以拉低驱动端上的驱动信号及输出端上的输出信号的电压准位。上拉电路依据N‑2级的输出信号与起始信号以拉高本级驱动信号的电压准位。输出驱动电路依据驱动信号以拉高输出信号的电压准位。其中，各下拉电路包括电压调整电路以及第一开关，第一开关依据对应的下拉控制信号以导通或断开，电压调整电路用以调整第一开关的第二端的电压准位。

Description

移位寄存器

技术领域

本发明是有关于一种移位寄存器，且特别是有关于一种可降低漏电流并具有回复功能的移位寄存器。

背景技术

在目前液晶显示面板的设计中，栅极驱动器等效上为移位寄存器。其中，移位寄存器的稳压电路透过两组互补的低频信号运作，可减轻其中的开关元件所受的应力(stress)效应。

然而，上述设计中的开关元件可能存在漏电的风险。详细而言，移位寄存器可包括多个相互串接的移位寄存单元。图1绘示出现有移位寄存单元100的电路图，而图2则对应于移位寄存单元100的信号波形图。其中，下拉电路111、112依据第一低频信号LC1、第二低频信号LC2而分别产生下拉控制信号P(n)、K(n)，并藉以控制下拉电路111、112中作为开关的晶体管M1、M2。时序信号HC1用以上拉驱动信号Q(n)。以晶体管M1为例，在周期T中，晶体管M1因下拉控制信号P(n)为低电压准位而为断开状态。此时，由于时序信号HC1为高准位信号，输出驱动电路130将拉高输出信号G(n)的电压准位。驱动信号Q(n)电压准位则透过晶体管M3以依据前级的起始信号ST(n-2)以及输出信号G(n-2)来拉升至高电压准位。换言之，尽管此时的晶体管M1为断开，但上拉的驱动信号Q(n)将使晶体管M1的漏极与源极之间承受到更大的电压差，导致严重的漏电流而影响驱动信号Q(n)的电压准位。

发明内容

本发明提供一种移位寄存器，可改善漏电流严重的问题，藉以维持驱动信号的电压准位，并具有回复(recovery)功能而可减轻应力效应，从而增加移位寄存器的寿命。

本发明提出的移位寄存器包括多数个移位寄存单元，且所述移位寄存单元相互串接。其中，第N级的移位寄存单元包括多数个下拉电路、电容以及输出驱动电路，N为正整数。各下拉电路耦接驱动端及移位寄存单元的输出端，接收并依据下拉控制信号以拉低驱动端上的驱动信号及输出端上的输出信号的电压准位。电容串接在驱动端及输出端间。输出驱动电路耦接驱动端及输出端，并依据驱动信号以拉高输出信号的电压准位。其中，各下拉电路包括电压调整电路以及第一开关。电压调整电路用以提供偏压电压。第一开关具有第一端以及第二端。第一开关的第一端耦接驱动端，而其第二端接收偏压电压，且第一开关依据对应的下拉控制信号以导通或断开。

基于上述，本发明实施例所提出的移位寄存器依据驱动信号或输出信号而对应调整下拉电路中开关上的电压差，可降低移位寄存器发生漏电流现象的问题，藉以维持驱动信号的电压准位，并具有回复功能而可减轻应力效应，从而增加移位寄存器的寿命。

为让本案的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是现有移位寄存单元的电路图。

图2是现有移位寄存单元的信号波形图。

图3是依照本发明一实施例所绘示的移位寄存单元的方块示意图。

图4是依照本发明一实施例所绘示的移位寄存单元的电路图。

图5是依照本发明一实施例所绘示的移位寄存单元的信号波形图。

图6是依照本发明一实施例所绘示的下拉电路的电路图。

图7是依照本发明一实施例所绘示的移位寄存单元的电路图。

图8是依照本发明一实施例所绘示的移位寄存单元的电路图。

其中，附图标记：

100、300、400、700、800：移位寄存单元

111～112、311～312、411～412、611、711～712、811～812：下拉电路

130、330、430、730、830：输出驱动电路

320、420：上拉电路

340、440、740、840：主要下拉电路

421、721、821：起始信号产生电路 422、722、822：上拉开关

451、452：下拉控制信号产生电路 C：电容

G(n)、G(n-2)、G(n+4)：输出信号 G：输出端

HC(n+2)、HC1：时序信号 K(n)、P(n)：下拉控制信号

LC1：第一低频信号 LC2：第二低频信号

M1～M3、M11～M16、M21～M22、M3～M4、M51～M58：晶体管

Q：驱动端 Q(n)：驱动信号

S11～S12、S2～S5：开关

ST(n)、ST(n-2)：起始信号

T1～T6：周期

VA、VB：偏压电压

VSS：参考接地电压

VS1～VS2、VS61～VS82：电压调整电路

具体实施方式

本发明实施例所提出的移位寄存器包括相互串接的多个移位寄存单元。请参照图3，图3是依照本发明一实施例所绘示的第N级的移位寄存单元300的方块图。移位寄存单元300包括下拉电路311、312、电容C、上拉电路320以及输出驱动电路330。其中，各下拉电路311、312耦接驱动端Q及移位寄存单元300的输出端G。下拉电路311、312分别接收并依据下拉控制信号P(n)、K(n)以拉低驱动端Q上的驱动信号Q(n)及输出端G上的输出信号G(n)的电压准位。另外，驱动端Q上的驱动信号Q(n)的电压准位，更可以由第N-2级的移位寄存单元中的输出信号G(n-2)与起始信号ST(n-2)来进行拉升的动作。

电容C串接在驱动端Q及输出端G间。上拉电路320耦接驱动端Q，并依据第N-2级的输出信号G(n-2)与起始信号ST(n-2)以拉高本级的驱动信号Q(n)的电压准位。输出驱动电路330耦接驱动端Q及输出端G，并依据驱动信号Q(n)以拉高输出信号G(n)的电压准位。上拉电路320并产生第N级的起始信号ST(n)。在此，起始信号ST(n)可传送至第N+2级的移位寄存单元，以作为第N+2级的移位寄存单元拉高其驱动信号Q(n+2)的依据。

详细而言，下拉电路311包括电压调整电路VS1以及开关S11，开关S11电性连接电压调整电路VS1。下拉电路312则包括开关S12，开关S12电性连接电压调整电路VS2。以下拉电路311为例，在下拉电路311中，电压调整电路VS1用以提供偏压电压VA，而开关S11的第一端耦接驱动端Q，第二端则接收偏压电压VA。开关S11依据对应的下拉控制信号P(n)而导通或断开，藉以接收电压调整电路VS1所产生的偏压电压VA。相类似的，在下拉电路312中，电压调整电路VS2用以提供偏压电压VB，而开关S12的第一端耦接驱动端Q，第二端则接收偏压电压VB。开关S12依据对应的下拉控制信号K(n)而导通或断开，藉以接收电压调整电路VS2所产生的偏压电压VB。

除此之外，以电压调整电路VS1为范例，电压调整电路VS1可依据驱动信号Q(n)或输出信号G(n)而决定是否提供偏压电压VA。详细而言，在当驱动信号Q(n)或输出信号G(n)的电压值大于预设的临界电压时，电压调整电路VS1会产生偏压电压VA，并提供偏压电压VA至开关S11的第二端，使得开关S11的第二端的电压准位可以相应于抬升的驱动信号Q(n)或输出信号G(n)而抬升。如此一来，开关S11的第一端与第二端间的电压差不会随着驱动信号Q(n)或输出信号G(n)的抬升而改变。以开关S11为晶体管为范例，则其漏极与源极之间的电压差较不易受抬升的驱动信号Q(n)或输出信号G(n)所影响，故可降低移位寄存器发生漏电现象的问题，并维持驱动信号Q(n)的电压准位。

此外，本实施例的移位寄存单元300还可包括主要下拉电路340。主要下拉电路340耦接至驱动端Q，用以下拉驱动信号Q(n)至一固定电压准位。

请参照图4，图4是依照本发明一实施例所绘示的移位寄存单元400的电路图。移位寄存单元400包括下拉电路411、下拉电路412、电容C、由起始信号产生电路421及上拉开关422组成的上拉电路420、输出驱动电路430以及主要下拉电路440。在此以下拉电路411为例，并搭配图5所绘示的信号波形图以详加说明。

下拉电路411可包括电压调整电路VS1、开关S11、S2以及S3。其中，电压调整电路VS1包括晶体管M11，晶体管M11的第一端与其控制端共同耦接至输出端G，而其第二端则耦接至开关S11的第二端，晶体管M11用以依据输出信号G(n)调整开关S11的第二端的偏压电压VA。在周期T1中，输出端G上的输出信号G(n)为高电压准位，且驱动信号Q(n)透过电容C而对应输出信号G(n)的抬升动作而对应被抬升。此时，输出信号G(n)高于临界电压而使晶体管M11导通，故电压调整电路VS1依据输出信号G(n)并将其高电压准位提供至开关S11的第二端以作为偏压电压VA。上述的临界电压可以是晶体管M11的临界电压，或是高于晶体管M11的临界电压的另一预设电压准位，应用本实施例者可依其设计需求来决定使晶体管M11导通并用以提供偏压电压VA的输出信号G(n)的电压准位。

因此，藉由晶体管M11相应于输出信号G(n)的运作，开关S11其第二端的电压准位会根据抬升的输出信号G(n)的电压准位而抬升，而使开关S11其第一端与第二端之间的电压差的变化不易受到驱动信号Q(n)所抬升的电压准位影响，故可改善移位寄存器发生漏电现象的问题，并维持驱动信号Q(n)的电压准位。

另一方面，下拉电路411的电路架构还可以避免特定偏压对于开关S11、S2及S3的长时间操作所造成的临界电压飘移现象。其中，透过开关S2的切换，开关S11可依据第二低频信号LC2是否为致能准位而对应受到正偏压或负偏压电压，藉以避免长时间受到特定偏压的应力效应而造成开关S11的临界电压飘移。同时，开关S2和S3所受到的应力效应亦可以透过连接至第二低频信号LC2而被降低。

以图4中的下拉电路411为例，开关S2的第一端耦接至开关S11的第二端，开关S2的第二端接收第二低频信号LC2，且开关S2的控制端依据第N+2级的时序信号HC(n+2)而导通或断开。开关S3则串接在输出端G以及开关S2的第二端间，且开关S3的控制端依据下拉控制信号P(n)而导通或断开。并请再参照图5的信号波形图，其中，在周期T4结束之前为第一低频信号LC1的作用期间，此时的第一低频信号LC1为被致能的状态，在周期T4结束之后则为第二低频信号LC2的作用期间，而此时的第二低频信号LC2被致能。

在周期T2中，第N+2级的时序信号HC(n+2)为高电压准位，以使开关S2导通，并使开关S11的第二端被拉低至低电压准位。在周期T3中，第N+2级的时序信号HC(n+2)转态为低电压准位，开关S2对应断开。在此同时，输出信号G(n)低于临界电压而关闭晶体管M11，使开关S11的第二端维持为低电压准位。并且，开关S11的控制端接收高电压准位的下拉控制信号P(n)，使开关S11的控制端的电压准位高于其第二端的电压准位，故开关S11可等效地被视为受到正偏压电压。在周期T4中，第N+2级的时序信号HC(n+2)为高电压准位使得开关S2导通，并将开关S11的第二端拉低至低电压准位。此时，开关S11的控制端接收高电压准位的下拉控制信号P(n)，故开关S11其控制端的电压准位高于其第二端的电压准位，而可将开关S11等效视为受到正偏压电压。

当移位寄存单元400切换至第二低频信号LC2的作用期间之后，第二低频信号LC2被致能为高电压准位，而第一低频信号LC1则被禁能而为低电压准位。在周期T5中，第N+2级的时序信号HC(n+2)为高电压准位而使开关S2导通，并将开关S11的第二端拉升至第二低频信号LC2的高电压准位。此时，开关S11的控制端接收低电压准位的下拉控制信号P(n)，故开关S11的控制端的电压准位低于其第二端的电压准位，使得开关S11可在等效上被视为受到负偏压电压。而在周期T6中，第N+2级的时序信号HC(n+2)转态为低电压准位，开关S2对应断开。在此同时，输出信号G(n)维持低于临界电压的电压准位而关闭晶体管M11，使开关S11的第二端维持为高电压准位。因此，开关S11的控制端接收低电压准位的下拉控制信号P(n)，使开关S11等效上可因控制端的电压准位低于其第二端的电压准位而被视为受到负偏压电压。

换言之，藉由本实施例中开关S2的运作，可在第一低频信号LC1与第二低频信号LC2的作用期间分别以正、负偏压电压对开关S11进行操作，藉以回复其临界电压，避免长时间的特定偏压操作而可减轻应力效应造成临界电压飘移。

同时，藉由上述设计，开关S2和S3也可因此而减轻所受的应力效应。如同前述，开关S2可依据第二低频信号LC2和第N+2级的时序信号HC(n+2)之间的电压差而使其所受到的偏压在正偏压或负偏压电压之间切换。同理，开关S3亦可依据第二低频信号LC2和下拉控制信号P(n)之间的电压差而使其所受到的偏压在正偏压或负偏压电压之间切换。因此，藉由对于开关上正、负偏压的切换，本实施例的移位寄存单元400不仅可减轻开关S11因应力效应造成的临界电压漂移的问题，也可同时改善并降低开关S2和S3所受的应力效应。

相类似的，下拉电路412可包括电压调整电路VS2、开关S12、开关S4和开关S5，且其中电压调整电路VS2可包括晶体管M12。在下拉电路412中，藉由晶体管M12相应于输出信号G(n)的运作，开关S12其第二端的电压准位会根据抬升的输出信号G(n)的电压准位而抬升，而使开关S12其第一端与第二端之间的电压差的变化不易受到驱动信号Q(n)所抬升的电压准位影响。另外，开关S4可使开关S12在第一低频信号LC1与第二低频信号LC2的作用期间分别操作于正、负偏压电压，以减轻开关S12的临界电压因应力效应造成的临界电压飘移现象，且开关S4、S5亦可藉由此设计而同时改善其所受的应力效应。本实施例的下拉电路412与下拉电路411具有类似架构，故下拉电路412中各元件的作动细节可参考上述关于下拉电路411的说明。

另外，移位寄存单元400还可包括多数个下拉控制信号产生电路451、452，并分别耦接至下拉电路411、412。下拉控制信号产生电路451、452可分别依据第一低频信号LC1及第二低频信号LC2来分别产生下拉控制信号P(n)及K(n)。以下拉控制信号产生电路451为例，下拉控制信号产生电路451包括晶体管M51～M54。其中，晶体管M51的第一端与控制端共同接收第一低频信号LC1。晶体管M52的第一端耦接至晶体管M51的第一端，晶体管M52的控制端耦接至晶体管M51的第二端，晶体管M52的第二端用以产生对应的下拉控制信号P(n)。

晶体管M53的第一端耦接至晶体管M51的第二端，晶体管M53的第二端耦接至参考接地电压VSS，晶体管M53的控制端接收驱动信号Q(n)。晶体管M54的第一端耦接至晶体管M52的第二端，晶体管M54的第二端耦接至参考接地电压VSS，晶体管M54的控制端接收驱动信号Q(n)。

因此，晶体管M53和M54依据驱动信号Q(n)而决定下拉控制信号P(n)的电压准位。而晶体管M51和M52则依据第一低频信号LC1，并在晶体管M54关闭时于晶体管M52的第二端产生下拉控制信号P(n)。

下拉控制信号产生电路452则包括晶体管M55～M58。相类似的，晶体管M57和M58依据驱动信号Q(n)以决定下拉控制信号K(n)的电压准位，而晶体管M55和M56则依据第二低频信号LC2，并在晶体管M58关闭时于晶体管M56的第二端产生下拉控制信号K(n)。下拉控制信号产生电路452的电路架构与下拉控制信号产生电路451的电路架构类似，故其细节可参照下拉控制信号产生电路451的说明。

上拉电路可用以依据第N-2级的输出信号G(n-2)与起始信号ST(n-2)以拉高本级的驱动信号Q(n)的电压准位。详细来说，上拉电路包括起始信号产生电路421以及上拉开关422。起始信号产生电路421可包括晶体管M21，其第一端接收时序信号HC1，其第二端产生起始信号ST(n)，且其控制端耦接驱动端Q。起始信号产生电路421耦接驱动端Q并接收时序信号HC1，起始信号产生电路421依据驱动信号Q(n)以提供时序信号HC1来产生起始信号ST(n)。

在此，驱动信号Q(n)则可以利用第N-2级的移位寄存单元中的输出信号与起始信号来拉升其电压准位，其中，第N-2级的移位寄存单元中的上拉电路与上拉电路420的电路架构是相同的。

上拉开关422可包括晶体管M22，其第一端接收第N-2级的输出信号G(n-2)，其控制端接收第N-2级的起始信号ST(n-2)，且其第二端耦接至本级的驱动信号Q(n)。而上拉开关422则耦接在第N-2级的输出信号G(n-2)与驱动端间，且上拉开关422依据第N-2级的起始信号ST(n-2)以导通或断开，并藉以拉高本级的驱动信号Q(n)的电压准位。

因此，当驱动信号Q(n)为高电压准位时，起始信号产生电路421导通，并提供时序信号HC1以作为控制上拉开关422的起始信号ST(n)。当时序信号HC1为高电压准位时，上拉开关422导通，并可接收第N-2级的输出信号G(n-2)，而将第本级的移位寄存单元400的驱动端Q上拉至第N-2级的输出信号G(n-2)的电压准位。

驱动电路430可包括晶体管M3，且其第一端接收时序信号HC1，其控制端接收驱动信号Q(n)，而其第二端耦接至输出端G。晶体管M3依据驱动信号Q(n)而导通，并产生输出信号G(n)以驱动后级电路。

主要下拉电路440耦接在驱动端Q以及参考接地电压VSS间，并依据第N+4级的输出信号G(n+4)来拉低驱动信号Q(n)的电压值。主要下拉电路440可包括晶体管M4，其第一端耦接至驱动端Q，其控制端接收第N+4级的输出信号G(n+4)，且其第二端耦接参考接地电压VSS，藉以将驱动信号Q(n)的电压值拉低至参考接地电压VSS。

请参照图6，图6是依照本发明另一实施例所绘示的下拉电路611的电路图。在图6中，下拉电路611包括电压调整电路VS61、开关S11、S2以及S3，与图4的下拉电路411不同的是，图6的下拉电路611中，电压调整电路VS61包括晶体管M12，晶体管M12的第一端耦接至输出端G，其控制端耦接至驱动端Q，且其第二端耦接至开关S11的第二端。因此，利用驱动信号Q(n)与输出信号G(n)的相关性，可使开关S11其第二端的电压准位相应于抬升的驱动信号Q(n)而抬升，故可降低移位寄存单元600发生漏电现象的问题，并维持驱动信号Q(n)的电压准位。

请参照图7，图7是依照本发明另一实施例所绘示的移位寄存单元700的电路图。在图7中，移位寄存单元700包括下拉电路711、下拉电路712、电容C、由起始信号产生电路721及上拉开关722组成的上拉电路、输出驱动电路730以及主要下拉电路740。与图4的移位寄存单元400不同的是，电压调整电路VS71、VS72分别包括晶体管M13、M14，晶体管M13、M14依据驱动信号Q(n)以其第一端接收起始信号ST(n)，且以第二端耦接至开关S11、S12的第二端。由于起始信号ST(n)反应于驱动信号Q(n)，并且透过起始信号ST(n)来控制电压调整电路VS71、VS72的偏压电压产生动作，可以避免输出信号G(n)受到电压调整电路VS71、VS72的干扰，故透过晶体管M13、M14可分别使开关S11、S12其第二端的电压准位相应于抬升的驱动信号Q(n)而抬升，从而降低移位寄存单元700发生漏电现象的问题，并维持驱动信号Q(n)的电压准位。

请参照图8，图8是依照本发明另一实施例所绘示的移位寄存单元800的电路图。在图8中，移位寄存单元800包括下拉电路811、下拉电路812、电容C、起始信号产生电路821以及上拉开关822组成的上拉电路、输出驱动电路830以及主要下拉电路840。与图7的移位寄存单元700不同的是，电压调整电路VS81、VS82分别包括晶体管M15、M16。晶体管M15、M16以其第一端与其控制端共同接收起始信号ST(n)，并以其第二端耦接至开关S11、S12的第二端。类似地，利用电压调整电路VS81、VS82中的晶体管M15、M16，可分别使开关S11、S12其第二端的电压准位相应于抬升的驱动信号Q(n)而抬升，从而降低移位寄存单元800发生漏电现象的问题，并维持驱动信号Q(n)的电压准位。

综上所述，本发明实施例所提出的移位寄存器依据驱动信号而对应调整下拉电路中开关上的电压差，可降低移位寄存器发生漏电现象的问题，藉以维持驱动信号的电压准位，并具有回复功能而可减轻应力效应，从而增加移位寄存器的寿命。

虽然本发明已以实施例公开如上，但其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与修改，故本发明的保护范围当视后附的权利要求书保护范围所界定者为准。

Claims (15)

1.一种移位寄存器，其特征在于，包括：

多数个移位寄存单元，该些移位寄存单元相互串接，其中，第N级的移位寄存单元包括：

多数个下拉电路，各该下拉电路耦接一驱动端及该第N级移位寄存单元的一输出端，并依据一下拉控制信号用以拉低该驱动端上的一驱动信号及该输出端上的一输出信号的电压准位；

一电容，耦接在该驱动端及该输出端之间；以及

一输出驱动电路，耦接该驱动端及该输出端，依据该驱动信号以产生该输出信号，

其中，各该下拉电路包括：

一第一开关，具有一控制端、一第一端以及一第二端，其第一端耦接该驱动端，其控制端用以接收该下拉控制信号；以及

一电压调整电路，耦接于该第一开关的该第二端，用以调整该第一开关的该第二端的电压准位；

其中，N为正整数。

2.如权利要求1所述的移位寄存器，其特征在于，该电压调整电路用以在该驱动信号或该输出信号的电压值大于一临界电压时产生一电压并提供该电压至该第一开关的该第二端。

3.如权利要求1所述的移位寄存器，其特征在于，该电压调整电路包括：

一晶体管，具有一第一端、一第二端以及一控制端，该晶体管的第一端与该晶体管的控制端共同耦接至该输出端，该晶体管的该第二端耦接至该第一开关的该第二端。

4.如权利要求1所述的移位寄存器，其特征在于，该电压调整电路包括：

一晶体管，具有一第一端、一第二端以及一控制端，该晶体管的第一端耦接至该输出端，该晶体管的该控制端耦接至该驱动端，该晶体管的该第二端耦接至该第一开关的该第二端。

5.如权利要求1所述的移位寄存器，其特征在于，还包含一上拉电路，耦接该驱动端，用以依据一第N-2级的输出信号控制该级移位寄存单元的驱动信号，其中该上拉电路包括：

一起始信号产生电路，耦接该驱动端并接收一时序信号，该起始信号产生电路依据该驱动信号以提供该时序信号来产生一起始信号；以及

一上拉开关，耦接在该N-2级移位寄存器的输出端以及该级移位寄存单元的一驱动端之间，该上拉开关依据该N-2级移位寄存器的起始信号以导通或断开，并藉以控制该级移位寄存单元的驱动信号的电压准位。

6.如权利要求5所述的移位寄存器，其特征在于，该起始信号产生电路包括：

一第一晶体管，具有一第一端、一第二端以及一控制端，该第一晶体管的第一端用以接收该时序信号，该第一晶体管的该第二端用以产生该起始信号，该第一晶体管的控制端耦接该驱动端。

7.如权利要求6所述的移位寄存器，其特征在于，该上拉开关包括：

一第二晶体管，具有一第一端、一第二端以及一控制端，该第二晶体管的第一端耦接至该N-2级移位寄存器的输出端，该第二晶体管的该控制端接收该N-2级移位寄存器的起始信号，该第二晶体管的该第二端耦接该级移位寄存单元的驱动端。

8.如权利要求5所述的移位寄存器，其特征在于，该电压调整电路包括：

一晶体管，具有一第一端、一第二端以及一控制端，该晶体管的第一端与该晶体管的控制端共同接收该起始信号，该晶体管的该第二端耦接至该第一开关的该第二端。

9.如权利要求5所述的移位寄存器，其特征在于，该电压调整电路包括：

一晶体管，具有一第一端、一第二端以及一控制端，该晶体管的第一端接收该起始信号，该晶体管的该控制端耦接至该驱动端，该晶体管的该第二端耦接至该第一开关的该第二端。

10.如权利要求1所述的移位寄存器，其特征在于，各该下拉电路还包括：

一第二开关，具有一第一端、一第二端以及一控制端，该第二开关的第一端耦接至该第一开关的该第二端，该第二开关的该第二端接收一低频信号，且该第二开关的该控制端用以接收一第N+2级时序信号；以及

一第三开关，串接在该输出端以及该第二开关的第二端间，该第三开关的一控制端用以接收该下拉控制信号。

11.如权利要求1所述的移位寄存器，其特征在于，各该移位寄存单元还包括：

多数个下拉控制信号产生电路，分别耦接至该些下拉电路之一，各该些下拉控制信号产生电路依据一第一低频信号或一第二低频信号来分别产生该些下拉控制信号。

12.如权利要求11所述的移位寄存器，其特征在于，各该下拉控制信号产生电路包括：

一第三晶体管，具有一第一端、一第二端以及一控制端，该第一端与该控制端共同接收该第一低频信号或该第二低频信号；

一第四晶体管，具有一第一端、一第二端以及一控制端，该第一端耦接至该第三晶体管的该第一端，该第四晶体管的该控制端耦接至该第三晶体管的该第二端，该第四晶体管的第二端用以产生对应的一下拉控制信号；

一第五晶体管，具有一第一端、一第二端以及一控制端，该第一端耦接至该第三晶体管的第二端，该第五晶体管的该第二端耦接至一参考接地端，该第五晶体管的该控制端用以接收该驱动信号；以及

一第六晶体管，具有一第一端、一第二端以及一控制端，该第一端耦接至该第四晶体管的该第二端，该第六晶体管的该第二端耦接至该参考接地端，该第六晶体管的该控制端用以接收该驱动信号。

13.如权利要求1所述的移位寄存器，其特征在于，各该移位寄存单元还包括：

一主要下拉电路，耦接在该驱动端以及一参考接地电压间，依据一第N+4级输出信号来拉低该驱动信号的电压值。

14.如权利要求13所述的移位寄存器，其特征在于，该主要下拉电路包括：

一晶体管，具有一第一端、一第二端以及一控制端，该晶体管的第一端耦接至该驱动端，该晶体管的控制端接收该第N+4级输出信号，该晶体管的第二端耦接该参考接地电压。

15.如权利要求1所述的移位寄存器，其特征在于，该输出驱动电路包括：

一晶体管，具有一第一端、一第二端以及一控制端，该晶体管的第一端接收一时序信号，该晶体管的该控制端接收该驱动信号，该晶体管的该第二端耦接至该输出端以产生该输出信号。