JP2011197981A - Ｉ／ｏ拡張回路 - Google Patents
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Abstract
【課題】 汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させることができるＩ／Ｏ拡張回路を提供する。
【解決手段】 ワンチップマイコン１と汎用シフトレジスタＩＣ２との間で連続出力モードを持つクロック同期方式を用いて、ワンチップマイコン１から汎用シフトレジスタＩＣ２にシリアルデータ、同期クロック、ラッチタイミングの信号を送信し、汎用シフトレジスタＩＣ２では、汎用ロジックＩＣをカスケード接続した構成であり、受信した同期クロック、ラッチタイミングの信号に従って、シリアルデータを複数ビットのパラレルデータに変換するＩ／Ｏ拡張回路である。
【選択図】 図１
【解決手段】 ワンチップマイコン１と汎用シフトレジスタＩＣ２との間で連続出力モードを持つクロック同期方式を用いて、ワンチップマイコン１から汎用シフトレジスタＩＣ２にシリアルデータ、同期クロック、ラッチタイミングの信号を送信し、汎用シフトレジスタＩＣ２では、汎用ロジックＩＣをカスケード接続した構成であり、受信した同期クロック、ラッチタイミングの信号に従って、シリアルデータを複数ビットのパラレルデータに変換するＩ／Ｏ拡張回路である。
【選択図】 図１
Description
本発明は、汎用ロジックＩＣ（Integrated Circuit：集積回路）を使ってＩ／Ｏ（Input/Output：入出力）を拡張するＩ／Ｏ拡張回路に係り、特に、汎用ロジックＩＣのシフトレジスタを用いても高速処理を可能とするＩ／Ｏ拡張回路に関する。
［従来の技術］
多くの制御信号を必要とする組み込みシステム等において、ワンチップマイコンが持つ汎用ポート出力端子だけでは不足となる場合がある。
そのような場合、専用のＩ／Ｏ拡張用ＩＣも存在するが、コスト高になり、入手が困難といった不利な場合がある。
多くの制御信号を必要とする組み込みシステム等において、ワンチップマイコンが持つ汎用ポート出力端子だけでは不足となる場合がある。
そのような場合、専用のＩ／Ｏ拡張用ＩＣも存在するが、コスト高になり、入手が困難といった不利な場合がある。
そこで、汎用ロジックＩＣのシフトレジスタ（例えば、テキサスインストルメント社製のＳＮ７４ＡＨＣ５９５等）を用いれば、機能及びパッケージ互換品が複数存在し、入手が容易でコスト安で有利となる。
［関連技術］
尚、関連する先行技術として、特開平０７−０６４９０３号公報「直列データローディングポート拡張回路」（特許文献１）がある。
特許文献１には、直列データローディングポート拡張回路において、マイクロコンピュータから出力される直列データ信号をクロック信号に従って８ビット単位に並列データに変換するシフトレジスタと、８ビット並列出力をラッチするストレージラッチとを設け、その出力を２つのデコーダに分配し、バイナリコード、データ、クロックに割り当てて被制御装置にロードすることが示されている。
尚、関連する先行技術として、特開平０７−０６４９０３号公報「直列データローディングポート拡張回路」（特許文献１）がある。
特許文献１には、直列データローディングポート拡張回路において、マイクロコンピュータから出力される直列データ信号をクロック信号に従って８ビット単位に並列データに変換するシフトレジスタと、８ビット並列出力をラッチするストレージラッチとを設け、その出力を２つのデコーダに分配し、バイナリコード、データ、クロックに割り当てて被制御装置にロードすることが示されている。
しかしながら、汎用ロジックＩＣのシフトレジスタＩＣを、ワンチップマイコンを使ってＩ／Ｏ拡張する場合、汎用ポート出力からソフト制御で操作することもできるが、動作速度の向上が難しいという問題点があった。
尚、特許文献１では、３つのＩ／Ｏポート入力を３２のポートに拡張する構成であるが、汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させるものとはなっていない。
本発明は上記実情に鑑みて為されたもので、汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させることができるＩ／Ｏ拡張回路を提供することを目的とする。
上記従来例の問題点を解決するための本発明は、Ｉ／Ｏ拡張回路において、連続出力モードを持つクロック同期方式のシリアルインタフェースを備えるワンチップマイコンと、ワンチップマイコンから出力されるシリアルデータを複数ビットのパラレルデータに変換する汎用シフトレジスタＩＣとを備え、ワンチップマイコンが、シリアルデータ、同期クロック、タイミング信号を汎用シフトレジスタＩＣに出力し、汎用シフトレジスタＩＣが、複数ビットのパラレルデータを出力する複数の汎用ロジックＩＣがカスケード接続されており、各汎用ロジックＩＣには同期クロックとタイミング信号が入力され、カスケード接続された一番目の汎用ロジックＩＣにシリアルデータが入力され、各汎用ロジックＩＣが、同期クロックとタイミング信号に従ってシリアルデータをラッチして複数ビットのパラレルデータとして出力すると共に、ラッチのタイミング前に入力されたシリアルデータを後段の汎用ロジックＩＣに出力することを特徴とする。
本発明は、上記Ｉ／Ｏ拡張回路において、汎用ロジックＩＣが、入力されたシリアルデータをラッチする複数のラッチ回路をカスケード接続しており、ラッチのタイミング前に入力されたシリアルデータを出力する端子を備えていることを特徴とする。
本発明は、上記Ｉ／Ｏ拡張回路において、汎用シフトレジスタＩＣにおけるラッチのタイミングが、シリアルデータが汎用ロジックＩＣ内にある状態でラッチが為されることを特徴とする。
本発明によれば、連続出力モードを持つクロック同期方式のシリアルインタフェースを備えるワンチップマイコンと、ワンチップマイコンから出力されるシリアルデータを複数ビットのパラレルデータに変換する汎用シフトレジスタＩＣとを備え、ワンチップマイコンが、シリアルデータ、同期クロック、タイミング信号を汎用シフトレジスタＩＣに出力し、汎用シフトレジスタＩＣが、複数ビットのパラレルデータを出力する複数の汎用ロジックＩＣがカスケード接続されており、各汎用ロジックＩＣには同期クロックとタイミング信号が入力され、カスケード接続された一番目の汎用ロジックＩＣにシリアルデータが入力され、各汎用ロジックＩＣが、同期クロックとタイミング信号に従ってシリアルデータをラッチして複数ビットのパラレルデータとして出力すると共に、ラッチのタイミング前に入力されたシリアルデータを後段の汎用ロジックＩＣに出力するＩ／Ｏ拡張回路としているので、汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させることができる効果がある。
本発明の実施の形態について図面を参照しながら説明する。
［実施の形態の概要］
本発明の実施の形態に係るＩ／Ｏ拡張回路は、連続出力モードを持つクロック同期方式シリアルＩ／Ｆ（Interface）を備えるワンチップマイコンを用いることで、汎用ロジックＩＣのシフトレジスタを利用して高速な処理を実現できると共に、更に、原理的に無制限の拡張を実現できるものである。
［実施の形態の概要］
本発明の実施の形態に係るＩ／Ｏ拡張回路は、連続出力モードを持つクロック同期方式シリアルＩ／Ｆ（Interface）を備えるワンチップマイコンを用いることで、汎用ロジックＩＣのシフトレジスタを利用して高速な処理を実現できると共に、更に、原理的に無制限の拡張を実現できるものである。
クロック同期方式は、クロックに同期した送信用のシリアルデータを当該クロック（同期クロック）と共に送信し、受信側では、受信した同期クロックを用い、クロックの立ち上がりに同期して送信用のシリアルデータを取り込むようになっている。
尚、シリアルデータの送信時は、同期クロックの立ち下りから次の立ち上がりまで出力する。
尚、シリアルデータの送信時は、同期クロックの立ち下りから次の立ち上がりまで出力する。
また、連続出力モードは、送信側で連続的なシリアルデータと、それに対応する同期クロック、タイミング信号を送信すると、受信側で受信した同期クロックとタイミング信号に従って連続的なシリアルデータを連続受信できるモードである。
［Ｉ／Ｏ拡張回路：図１］
本発明の実施の形態に係るＩ／Ｏ拡張回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＩ／Ｏ拡張回路の概略図である。
本発明の実施の形態に係るＩ／Ｏ拡張回路（本回路）は、図１に示すように、ワンチップマイコン１と、汎用シフトレジスタＩＣ２とを有している。
本発明の実施の形態に係るＩ／Ｏ拡張回路について図１を参照しながら説明する。図１は、本発明の実施の形態に係るＩ／Ｏ拡張回路の概略図である。
本発明の実施の形態に係るＩ／Ｏ拡張回路（本回路）は、図１に示すように、ワンチップマイコン１と、汎用シフトレジスタＩＣ２とを有している。
ワンチップマイコン１は、連続送信可能なクロック同期方式のシリアル通信Ｉ／Ｆを備えたプロセッサである。
ワンチップマイコン１は、汎用シフトレジスタＩＣ２に対して同期クロック（ＳＣＫ０：クロック同期シリアルＩ／Ｆクロック出力）、シリアルデータ（ＴＸＤ０：クロック同期シリアルＩ／Ｆデータ出力）、タイミング信号（ＳＲＥＧ＿ＬＥ：汎用ポート出力）、リセット信号（ＲＥＳＥＴ）を出力する。
ワンチップマイコン１は、汎用シフトレジスタＩＣ２に対して同期クロック（ＳＣＫ０：クロック同期シリアルＩ／Ｆクロック出力）、シリアルデータ（ＴＸＤ０：クロック同期シリアルＩ／Ｆデータ出力）、タイミング信号（ＳＲＥＧ＿ＬＥ：汎用ポート出力）、リセット信号（ＲＥＳＥＴ）を出力する。
汎用シフトレジスタＩＣ２は、ワンチップマイコン１からの信号を入力し、後述するように、複数の汎用ロジックＩＣをカスケード接続して複数ｂｉｔに対応するＩ／Ｏ拡張を実現している。
［汎用シフトレジスタＩＣ２の概略：図２］
次に、汎用シフトレジスタＩＣ２の概略について図２を参照しながら説明する。図２は、汎用シフトレジスタＩＣの概略図である。
汎用シフトレジスタＩＣは、図２に示すように、４つの汎用ロジックＩＣ２ａ，２ｂ，２ｃ，２ｄを有している。
次に、汎用シフトレジスタＩＣ２の概略について図２を参照しながら説明する。図２は、汎用シフトレジスタＩＣの概略図である。
汎用シフトレジスタＩＣは、図２に示すように、４つの汎用ロジックＩＣ２ａ，２ｂ，２ｃ，２ｄを有している。
ワンチップマイコン１からの同期クロック（ＳＣＫ０）、タイミング信号（ＳＲＥＧ＿ＬＥ）、リセット信号（ＲＥＳＥＴ）は、各汎用ロジックＩＣ２ａ〜２ｄに入力されるが、シリアルデータ（ＴＸＤ０）は、一番目の汎用ロジックＩＣ２ａに入力され、汎用ロジックＩＣ２ａからの出力の一部は汎用ロジックＩＣ２ｂに入力され、汎用ロジックＩＣ２ｂからの出力の一部は汎用ロジックＩＣ２ｃに入力され、汎用ロジックＩＣ２ｃからの出力の一部は汎用ロジックＩＣ２ｄに入力されるようになっている。
ここで、汎用ロジックＩＣからの出力の一部とは、各汎用ロジックＩＣ内でシリアルデータがラッチされずにスルーして出力されるデータを示している。
また、上記出力の一部以外の汎用ロジックＩＣからの出力は、当該汎用ロジックＩＣでラッチされたデータ（８ｂｉｔデータ）となる。
また、上記出力の一部以外の汎用ロジックＩＣからの出力は、当該汎用ロジックＩＣでラッチされたデータ（８ｂｉｔデータ）となる。
つまり、汎用シフトレジスタＩＣ２は、複数の汎用ロジックＩＣの出力の一部をカスケード接続したものである。
図２では、汎用ロジックＩＣを４つ用いて４フレーム３２ｂｉｔ出力を実現しているが、必要に応じてカスケード接続の汎用ロジックＩＣを任意の数にすることで、任意のフレーム出力を実現できる。
また、８ｂｉｔ単位での出力であるが、シリアルデータの中に使用しないデータを含め、汎用ロジックＩＣから使用しないデータを選択しないようにすれば、８の倍数ではなく、任意のビット数にすることができる。
図２では、汎用ロジックＩＣを４つ用いて４フレーム３２ｂｉｔ出力を実現しているが、必要に応じてカスケード接続の汎用ロジックＩＣを任意の数にすることで、任意のフレーム出力を実現できる。
また、８ｂｉｔ単位での出力であるが、シリアルデータの中に使用しないデータを含め、汎用ロジックＩＣから使用しないデータを選択しないようにすれば、８の倍数ではなく、任意のビット数にすることができる。
［汎用ロジックＩＣ：図３］
次に、汎用シフトレジスタＩＣ２を構成する汎用ロジックＩＣについて図３を参照しながら説明する。図３は、汎用ロジックＩＣの概略図である。尚、図３は、一番目の汎用ロジックＩＣ２ａを示している。
汎用ロジックＩＣ２ａは、図３に示すように、ワンチップマイコン１のタイミング信号（ＳＲＥＧ＿ＬＥ）がＲＣＬＫ端子に、リセット信号（ＲＥＳＥＴ）が反転ＳＲＣＬＲ端子に、同期クロック（ＳＣＫ０）がＳＲＣＬＫ端子に、シリアルデータ（ＴＸＤ０）がＳＥＲ端子に入力される。
次に、汎用シフトレジスタＩＣ２を構成する汎用ロジックＩＣについて図３を参照しながら説明する。図３は、汎用ロジックＩＣの概略図である。尚、図３は、一番目の汎用ロジックＩＣ２ａを示している。
汎用ロジックＩＣ２ａは、図３に示すように、ワンチップマイコン１のタイミング信号（ＳＲＥＧ＿ＬＥ）がＲＣＬＫ端子に、リセット信号（ＲＥＳＥＴ）が反転ＳＲＣＬＲ端子に、同期クロック（ＳＣＫ０）がＳＲＣＬＫ端子に、シリアルデータ（ＴＸＤ０）がＳＥＲ端子に入力される。
また、３．３Ｖの電圧がＶＣＣ端子に印加され、反転ＯＥ端子とＧＮＤ端子が接地されている。
そして、ＱＡ端子からデータＤ３１（ＭＳＢ：Most Significant bit：最上位ビット）が、ＱＢ端子からデータＤ３０が、ＱＣ端子からデータＤ２９が、ＱＤ端子からデータＤ２８が、ＱＥ端子からデータＤ２７が、ＱＦ端子からデータＤ２６が、ＱＧ端子からデータＤ２５が、ＱＨ端子からデータＤ２４が出力され、ＱＨ´端子からの出力が次の段（第２番目）の汎用ロジックＩＣ２ｂのＳＥＲ端子に入力される。
そして、ＱＡ端子からデータＤ３１（ＭＳＢ：Most Significant bit：最上位ビット）が、ＱＢ端子からデータＤ３０が、ＱＣ端子からデータＤ２９が、ＱＤ端子からデータＤ２８が、ＱＥ端子からデータＤ２７が、ＱＦ端子からデータＤ２６が、ＱＧ端子からデータＤ２５が、ＱＨ端子からデータＤ２４が出力され、ＱＨ´端子からの出力が次の段（第２番目）の汎用ロジックＩＣ２ｂのＳＥＲ端子に入力される。
汎用ロジックＩＣの内部構成は、複数のラッチ回路が設けられ、それらラッチ回路がカスケード接続されてシフトレジスタを構成している。
そして、入力されたシリアルデータは、各ラッチ回路をシフトしながら、ラッチタイミングでシリアルデータがラッチされるとＱＡ〜ＱＨ端子で８ｂｉｔデータが出力され、ラッチされなかったシリアルデータは、ＱＨ´端子から次段の汎用ロジックＩＣのＳＥＲ端子に出力される。
そして、入力されたシリアルデータは、各ラッチ回路をシフトしながら、ラッチタイミングでシリアルデータがラッチされるとＱＡ〜ＱＨ端子で８ｂｉｔデータが出力され、ラッチされなかったシリアルデータは、ＱＨ´端子から次段の汎用ロジックＩＣのＳＥＲ端子に出力される。
［汎用ロジックＩＣの動作］
汎用ロジックＩＣは、ＳＲＣＬＫ端子に同期クロック（ＳＣＫ０）が入力されると、当該クロックが基準クロックとなってＩＣ内で動作し、ＳＥＲ端子に入力されるシリアルデータ（ＴＸＤ０）をＲＣＬＫ端子に入力されるタイミング信号（ＳＲＥＧ＿ＬＥ）でラッチし、基準クロックでサンプリングして複数ｂｉｔ（図３では３２ｂｉｔ）のパラレルデータを出力する。
汎用ロジックＩＣは、ＳＲＣＬＫ端子に同期クロック（ＳＣＫ０）が入力されると、当該クロックが基準クロックとなってＩＣ内で動作し、ＳＥＲ端子に入力されるシリアルデータ（ＴＸＤ０）をＲＣＬＫ端子に入力されるタイミング信号（ＳＲＥＧ＿ＬＥ）でラッチし、基準クロックでサンプリングして複数ｂｉｔ（図３では３２ｂｉｔ）のパラレルデータを出力する。
［汎用シフトレジスタ制御タイミング：図４］
汎用シフトレジスタＩＣ２における制御について図４を参照しながら説明する。図４は、シフトレジスタ制御タイミングチャートである。
図４に示すように、同期クロック（ＳＣＫ０）が４バイト（３２ｂｉｔ）連続送信され、その同期クロックに対応するシリアルデータ（ＴＸＤ０）とタイミング信号（ＳＲＥＧ＿ＬＥ）が送信される。
汎用シフトレジスタＩＣ２における制御について図４を参照しながら説明する。図４は、シフトレジスタ制御タイミングチャートである。
図４に示すように、同期クロック（ＳＣＫ０）が４バイト（３２ｂｉｔ）連続送信され、その同期クロックに対応するシリアルデータ（ＴＸＤ０）とタイミング信号（ＳＲＥＧ＿ＬＥ）が送信される。
汎用シフトレジスタＩＣ２における各汎用ロジックＩＣ２ａ〜２ｄに同期クロックとタイミング信号が入力されると共に、汎用ロジックＩＣ２ａにシリアルデータが入力される。
図４では、送信用のシリアルデータは３２ｂｉｔでＬＳＢ（Least Significant bit：最下位ビット）ファーストでＭＳＢラストで送信される。
また、有効データ送信開始前に汎用ポート出力（ＳＲＥＧ＿ＬＥ）を「Ｌ」（Low）に変化させ、データ送出後に「Ｈ」（High）に戻すようにし、「Ｌ」の区間でシリアルデータをラッチするタイミングとするものである。
また、有効データ送信開始前に汎用ポート出力（ＳＲＥＧ＿ＬＥ）を「Ｌ」（Low）に変化させ、データ送出後に「Ｈ」（High）に戻すようにし、「Ｌ」の区間でシリアルデータをラッチするタイミングとするものである。
連続出力モードが可能なクロック同期式シリアルＩ／Ｆを有するワンチップマイコンとしては、例えばルネサスエレクトロニクス社製のH8／300H Tinyシリーズ、H8SX／1600シリーズなどがある。
H8SX／1635シリーズワンチップマイコンを内蔵周辺モジュールクロック２０ＭＨｚで動作させた場合には、最高２．５Ｍｂｉｔ／ｓのビットレートで汎用シフトレジスタＩＣへのシリアルデータ出力が可能となり、更に動作クロックの速いワンチップマイコンを用いれば、汎用シフトレジスタＩＣが動作可能な最高クロック速度（ＳＮ７４ＡＨＣ５９５を電源電圧＋３．３Ｖ、負荷容量５０ｐＦで使用した場合で最高５０ＭＨｚ）に更に近いデータレートでのシリアルデータ出力へと動作速度を高速化することが可能となる。
H8SX／1635シリーズワンチップマイコンを内蔵周辺モジュールクロック２０ＭＨｚで動作させた場合には、最高２．５Ｍｂｉｔ／ｓのビットレートで汎用シフトレジスタＩＣへのシリアルデータ出力が可能となり、更に動作クロックの速いワンチップマイコンを用いれば、汎用シフトレジスタＩＣが動作可能な最高クロック速度（ＳＮ７４ＡＨＣ５９５を電源電圧＋３．３Ｖ、負荷容量５０ｐＦで使用した場合で最高５０ＭＨｚ）に更に近いデータレートでのシリアルデータ出力へと動作速度を高速化することが可能となる。
［実施の形態の効果］
本回路によれば、ワンチップマイコン１と汎用シフトレジスタＩＣ２との間で連続出力モードを持つクロック同期方式を用いて、ワンチップマイコン１から汎用シフトレジスタＩＣ２にシリアルデータ、同期クロック、ラッチタイミングの信号を送信し、汎用シフトレジスタＩＣ２では、汎用ロジックＩＣをカスケード接続した構成であり、受信した同期クロック、ラッチタイミングの信号に従って、シリアルデータを複数ビットに変換するものであり、汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させることができる効果がある。
本回路によれば、ワンチップマイコン１と汎用シフトレジスタＩＣ２との間で連続出力モードを持つクロック同期方式を用いて、ワンチップマイコン１から汎用シフトレジスタＩＣ２にシリアルデータ、同期クロック、ラッチタイミングの信号を送信し、汎用シフトレジスタＩＣ２では、汎用ロジックＩＣをカスケード接続した構成であり、受信した同期クロック、ラッチタイミングの信号に従って、シリアルデータを複数ビットに変換するものであり、汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させることができる効果がある。
本発明は、汎用ロジックＩＣのシフトレジスタを使ってＩ／Ｏポートを拡張すると共に、動作速度を向上させることができるＩ／Ｏ拡張回路に好適である。
１…ワンチップマイコン、 ２…汎用シフトレジスタＩＣ、 ２ａ，２ｂ，３ｃ，２ｄ…汎用ロジックＩＣ
Claims (3)
- 連続出力モードを持つクロック同期方式のシリアルインタフェースを備えるワンチップマイコンと、
前記ワンチップマイコンから出力されるシリアルデータを複数ビットのパラレルデータに変換する汎用シフトレジスタＩＣとを備え、
前記ワンチップマイコンは、シリアルデータ、同期クロック、タイミング信号を前記汎用シフトレジスタＩＣに出力し、
前記汎用シフトレジスタＩＣは、複数ビットのパラレルデータを出力する複数の汎用ロジックＩＣがカスケード接続されており、前記各汎用ロジックＩＣには前記同期クロックと前記タイミング信号が入力され、前記カスケード接続された一番目の汎用ロジックＩＣに前記シリアルデータが入力され、
前記各汎用ロジックＩＣは、前記同期クロックと前記タイミング信号に従って前記シリアルデータをラッチして複数ビットのパラレルデータとして出力すると共に、ラッチのタイミング前に入力されたシリアルデータを後段の汎用ロジックＩＣに出力することを特徴とするＩ／Ｏ拡張回路。 - 汎用ロジックＩＣは、入力されたシリアルデータをラッチする複数のラッチ回路をカスケード接続しており、ラッチのタイミング前に入力されたシリアルデータを出力する端子を備えていることを特徴とする請求項１記載のＩ／Ｏ拡張回路。
- 汎用シフトレジスタＩＣにおけるラッチのタイミングは、シリアルデータが汎用ロジックＩＣ内にある状態でラッチが為されることを特徴とする請求項１又は２記載のＩ／Ｏ拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010063494A JP2011197981A (ja) | 2010-03-19 | 2010-03-19 | Ｉ／ｏ拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010063494A JP2011197981A (ja) | 2010-03-19 | 2010-03-19 | Ｉ／ｏ拡張回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2011197981A true JP2011197981A (ja) | 2011-10-06 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018148338A (ja) * | 2017-03-03 | 2018-09-20 | 株式会社ジャパン・アイディー | クロック同期式シリアルデータ受信回路およびバスシステム |
| CN111983270A (zh) * | 2020-07-30 | 2020-11-24 | 华润赛美科微电子(深圳)有限公司 | 扩展电路、测试仪及测试方法 |
| JP2022066247A (ja) * | 2017-03-03 | 2022-04-28 | 株式会社ジャパン・アイディー | スレーブ側デバイスおよびバスシステム |
-
2010
- 2010-03-19 JP JP2010063494A patent/JP2011197981A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP7057990B2 (ja) | 2017-03-03 | 2022-04-21 | 株式会社ジャパン・アイディー | クロック同期式シリアルデータ受信回路 |
| JP2022066247A (ja) * | 2017-03-03 | 2022-04-28 | 株式会社ジャパン・アイディー | スレーブ側デバイスおよびバスシステム |
| JP7269610B2 (ja) | 2017-03-03 | 2023-05-09 | 株式会社ジャパン・アイディー | スレーブ側デバイス |
| CN111983270A (zh) * | 2020-07-30 | 2020-11-24 | 华润赛美科微电子(深圳)有限公司 | 扩展电路、测试仪及测试方法 |
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