KR100388207B1 - 플래시 메모리 컨트롤러 - Google Patents

플래시 메모리 컨트롤러 Download PDF

Info

Publication number
KR100388207B1
KR100388207B1 KR10-2001-0029099A KR20010029099A KR100388207B1 KR 100388207 B1 KR100388207 B1 KR 100388207B1 KR 20010029099 A KR20010029099 A KR 20010029099A KR 100388207 B1 KR100388207 B1 KR 100388207B1
Authority
KR
South Korea
Prior art keywords
signal
enable signal
type flash
flash memory
address
Prior art date
Application number
KR10-2001-0029099A
Other languages
English (en)
Other versions
KR20020089986A (ko
Inventor
이명섭
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0029099A priority Critical patent/KR100388207B1/ko
Publication of KR20020089986A publication Critical patent/KR20020089986A/ko
Application granted granted Critical
Publication of KR100388207B1 publication Critical patent/KR100388207B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 AND와 NAND형 플래시 메모리 모두를 억세스 할 수 있는 플래시 메모리 컨트롤러를 개시한다. 개시된 본 발명은 AND 타입의 플래시 메모리의 동작을 제어하기 위한 커맨드 신호를 발생하는 AND 플래시 컨트롤부와, NAND 타입의 플래시 메모리의 동작을 제어하기 위한 커맨드 신호를 발생하는 NAND 플래시 컨트롤부와, 데이타 신호를 발생하는 데이타 신호 디코더부와, 상기 AND 타입 플래시 컨트롤부에서 출력되는 신호와 상기 NAND 타입 플래시 컨트롤부에서 출력되는 신호를 수신하여 제어신호에 의해 선택된 신호를 출력하는 멀티플렉서부를 구비한 것을 특징으로 하고, 최근 가장 많이 사용되는 AND 타입과 NAND 타입의 플래시 메모리를 하나의 컨트롤러로 컨트롤할 수 있는 효과가 있다.

Description

플래시 메모리 컨트롤러{FLASH MEMORY CONTROLLER}
본 발명은 플래시 메모리 컨트롤러(flash memory controller)에 관한 것으로, 보다 구체적으로는 AND 타입(type)의 플래시 메모리 컨트롤러에 NAND 타입의 플래시 메모리 컨트롤러를 결합시킨 하나의 컨트롤러에의해 AND 및 NAND 타입의 플래시 메모리를 각각 컨트롤할 수 있도록한 플래시 메모리 컨트롤러에 관한 것이다.
일반적으로, 플래시 메모리 컨트롤러는 플래시 메모리의 데이타를 리드(read) 또는 라이트(write)하기 위해 인가되는 커맨드 신호(command signal)를 제어하는 회로이다. 플래시 메모리 컨트롤러는 메모리 셀의 구조에 따라 여러가지로 나눌수 있는데, 그 중에서 AND 타입 플래시 메모리 컨트롤러와 NAND 타입 플래시 메모리 컨트롤러가 가장많이 사용되고 있다.
도 1a는 종래 기술에 따른 AND 타입 플래시 메모리 컨트롤러의 블럭 구성도와 도 1b는 종래 기술에 따른 NAND 타입 플래시 메모리 컨트롤러의 블럭 구성도이다.
AND 타입 플래시 메모리 컨트롤러(10)는 도 1a에 도시된 바와 같이, 디코딩된 칩 인에이블 신호(CE[15:0])를 발생하는 칩 인에이블 신호 디코더부(11)와 커맨드 데이타 인에이블 신호(CDE)를 발생하는 커맨드 데이타 인에이블 신호(CDE) 발생부(12)와, 라이트 인에이블 신호(WE)를 발생하는 라이트 인에이블 신호(WE) 블럭부(13), 출력 인에이블 신호(OE)를 발생하는 출력 인에이블 신호 발생부(14)와, 시리얼 클럭 신호(SC)를 발생하는 시리얼 클럭 신호 발생부(15), 리세트신호(RES)를 발생하는 리세트(RES) 신호 발생부(16)와, 디코딩된 데이타 신호(Data[7:0])를 발생하는 데이타 신호(Data) 디코더부(17)로 구성된다.
NAND 타입 플래시 메모리 컨트롤러(20)는 도 1b에 도시된 바와 같이, 디코딩된 칩 인에이블(chip enable) 신호(CE[15:0])를 발생하는 칩 인에이블 신호 디코더(decoder)부(21)와 커맨드 래치(command latch) 인에이블 신호(CLE)를 발생하는 커맨드 래치 인에이블 신호(CLE) 발생부(22), 어드레스 래치 인에이블 신호(ALE)를 발생하는 어드레스 래치 인에이블 신호(ALE) 발생부(23), 리드 인에이블 신호(RE)를 발생하는 리드 인에이블 신호 발생부(24), 라이트 인에이블 신호(WE)를 발생하는 라이트 인에이블 신호(WE) 발생부(25), 라이트 프로텍트 신호(WP)를 발생하는 라이트 프로텍트 신호(WP) 발생부(26), 데이타 신호(Data[7:0])를 발생하는 데이타 신호 디코더부(27)로 구성된다.
상기와 같은 AND 타입 플래시 메모리 컨트롤러(10)와 NAND 타입 플래시 메모리 컨트롤러(20)는 플래시 메모리의 타입에따라 각각의 컨트롤러가 사용되어 메모리 상에 있는 데이타를 리드하거나 라이트하는 커맨드 신호를 인가한다.
그런데, 상기 구성을 갖는 종래의 AND 타입 플래시 메모리 컨트롤러(10)와 NAND 타입의 플래시 메모리(20)는 서로 다른 커맨드 신호를 가지고 있으므로, 각각의 컨트롤러는 동일한 타입의 플래시 메모리에만 사용되고, 다른 타입의 플래시 메모리를 억세스 하는 것을 불가능하였다.
또한, 동일한 커맨드 신호라 할지라도 플래시 메모리의 종류에 따라 다르게동작될 수 있다. 즉, AND 타입의 플래시 메모리에서 데이타를 리드하는 커맨드 신호는 NAND 타입의 플래시 메모리에서는 데이타를 라이트 하는 커맨드 신호로 사용되므로, 플래시 메모리에 맞는 컨트롤러를 사용해야만 했다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 AND 타입의 플래시 메모리 컨트롤러에 NAND 타입의 플래시 메모리 컨트롤러를 결합한 한개의 컨트롤러에의해, AND 및 NAND 타입의 플래시 메모리를 모두 제어할 수 있는 플래시 메모리 컨트롤러를 제공하는데 그 목적이 있다.
도 1a는 종래 기술에 따른 앤드(AND) 타입 플래시 메모리 컨트롤러의 블럭 구성도.
도 1b는 종래 기술에 따른 낸드(NAND) 타입 플래시 메모리 컨트롤러의 블럭 구성도.
도 2는 본 발명에 따른 플래시 메모리 컨트롤러의 블럭 구성도.
* 도면의 주요 부분에대한 부호의 설명 *
11: CE 신호 디코더부 12: CDE 신호 발생부
13: OE 신호 발생부 14: WE 신호 발생부
15: SC 신호 발생부 16: RES 및 WP 신호 발생부
21: CLE 신호 발생부 23: ALE 신호 발생부
24: RE 신호 발생부 25: WE 신호 발생부
30: 데이타 신호 디코더부 31: 제 1 선택부
32: 제 2 선택부 33: 제 3 선택부
34: 제 4 선택부 100: AND 플래시 컨트롤러부
200: NAND 플래시 컨트롤부 300: 멀티플렉서부
상기와 같은 목적을 달성하기 위한, 본 발명은, AND 타입의 플래시 메모리의 동작을 제어하기 위한 커맨드 신호를 발생하는 AND 플래시 컨트롤부와, NAND 타입의 플래시 메모리의 동작을 제어하기 위한 커맨드 신호를 발생하는 NAND 플래시 컨트롤부와, 데이타 신호를 발생하는 데이타 신호 디코더부와, 상기 AND 타입 플래시 컨트롤부에서 출력되는 신호와 상기 NAND 타입 플래시 컨트롤부에서 출력되는 신호를 수신하여 제어신호에 의해 선택된 신호를 출력하는 멀티플렉서부를 구비한 것을 특징으로 한다.
여기서, 상기 AND 타입 플래시 컨트롤부는 제 1 어드레스 신호와 데이타 신호를 수신하여, 칩 인에이블 신호를 발생하는 칩 인에이블 신호 디코더부와; 제 2 어드레스 신호를 수신하여, 커맨드 데이타 인에이블 신호를 발생하는 커맨드 데이타 인에이블 신호 발생부와; 제 3 어드레스 신호를 수신하여, 출력 인에이블 신호를 발생하는 아우풋 인에이블 신호 발생부와; 제 4 어드레스 신호를 수신하여 라이트 인에이블 신호를 발생하는 라이트 인에입ㄹ 신호 발생부와; 시리얼 인에이블 신호를 수신하여 시리얼 클럭을 발생하는 시리얼 신호 발생부와; 제 5 어드레스 신호를 수신하여 리세트 신호와 라이트 프로텍트 신호를 발생하는 리세트및 라이트 프로텍트 신호 발생부로 구성되어 있고, 상기 NAND 타입 플래시 컨트롤부는 제 2 어드레스 신호를 수신하여 커맨트 래치 인에이블 신호를 발생하는 커맨드 인에이블 신호 발생부와; 제 6 어드레스 신호를 수신하여 어드레스 래치 인에이블 신호를 발생하는 어드레스 래치 인에이블 신호 발생부와; 제 3 어드레스 신호와 시리얼 클럭 신호 및 출력 인에이블 신호를 수신하여 리드 인에이블 신호를 발생하는 리드 인에이블 신호 발생부와; 제 4 어드레스 신호와 시리얼 클럭 신호 및 라이트 인에이블 신호를 수신하여 라이트 인에이블 신호를 발생하는 라이트 인에이블 신호 발생부로 구성되며, 상기 멀티플렉서부는 커맨드 데이타 인에이블 신호와 커맨드 래치 인에이블 신호를 수신하여 제어 신호에 의하여 선택적으로 출력시키는 제 1선택부와; 아우풋 인에이블 신호와 리드 인에이블 신호를 수신하여 제어 신호에 의하여 선택적으로 출력시키는 제 2 선택부와; AND 타입의 플래시 컨트롤부와 NAND 타입의 플래시 컨트롤부의 라이트 인에이블 신호를 수신하여 제어 신호에의하여 선택적으로 출력시키는 제 3 선택부와; 시리얼 클럭 신호와 어드레스 래치 인에이블 신호를 수신하여 제어신호에 의하여 선택적으로 출력시키는 제 4 선택부로 구성된 것을 특징으로 한다.
본 발명에 의하면, AND 타입 플래시 메모리 컨트롤러를 기본으로 NAND 타입 플래수 메모리 컨트롤러를 추가하고, 각각의 블럭에서 나오는 출력 신호를 블럭들로 묶어 플래시 메모리 셀랙터 신호에의하여 선택적으로 신호를 출력하도록하여, 서로 다른 타입의 플래시 메모리인 경우에도 하나의 컨트롤러로 사용할 수 있을뿐아니라, 컨트롤러의 핀수도 줄일수 있는 잇점이 있다.
(실시예)
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
도 2는 본 발명에 따른 플래시 메모리 컨트롤러의 블럭 구성도로서, 도시한 바와 같이, AND 타입의 플래시 메모리 컨트롤러부(100)와, NAND 타입의 플래시 메모리 컨트롤러부(200)와, 상기 AND 타입의 플래시 메모리 컨트롤러부(100)와 상기 NAND 타입의 플래시 메모리 컨트롤러부(200)의 출력 신호를 입력하여 제어신호(F-SELECT SIGNAL)에의해 선택하여 출력하는 멀티플렉서부(300)를 구비한다. 상기 AND 타입의 플래시 메모리 컨트롤러 칩 인에이블 신호(CE)를 발생하는 칩 인에이블 신호 디코더부(11)와, 커맨드 데이타 인에이블 신호(CDE)를 발생하는 커맨드 데이타 인에이블 신호(CDE) 발생부(12)와, 출력 인에이블 신호(OE)를 발생하는 출력 인에이블 신호 발생부(14)와, 라이트 인에이블 출력 신호를 라이트 인에이블 블럭부(13)와, 시리얼 클럭 신호를 발생하는 시리얼 클럭 신호 발생부(15), 리세트 신호(RES)와 라이트 프로텍트 신호(WP)를 발생하는 리세트(RES) 및 라이트 프로텍트 신호(WP) 발생부(16)로 구성된다.
상기 NAND 타입의 플래시 메모리 컨트롤러부(200)는 커맨드 래치 인에이블 신호(CLE)를 발생하는 커맨드 래치 인에이블 신호(CLE) 발생부(21)와, 어드레스 래치 인에이블 신호(ALE)를 발생하는 어드레스 래치 인에이블 신호(ALE) 발생부(23)와, 리드 인에이블 신호를 발생하는 리드 인에이블 신호 발생부(24)와, 라이트 인에이블 신호(WE)를 발생하는 라이트 인에이블 신호 발생부(25)로 구성된다.
그리고, 본 발명의 플래시 메모리 컨트롤러는 데이타 신호(Data[7:0])를 발생하는 데이타 신호 발생부(30)를 구비한다.
상기 멀티플렉서부는 커맨드 데이타 인에이블 신호와 커맨드 래치 인에이블 신호를 수신하여 제어 신호(F-SEL)에 의하여 선택적으로 출력시키는 제 1선택부와; 아우풋 인에이블 신호와 리드 인에이블 신호를 수신하여 제어 신호에 의하여 선택적으로 출력시키는 제 2 선택부와; AND 타입의 플래시 컨트롤부와 NAND 타입의 플래시 컨트롤부의 라이트 인에이블 신호를 수신하여 제어 신호에의하여 선택적으로 출력시키는 제 3 선택부와; 시리얼 클럭 신호와 어드레스 래치 인에이블 신호를 수신하여 제어신호에 의하여 선택적으로 출력시키는 제 4 선택부로 구성된다.
상기와 같은 구성을 갖는 플래시 메모리 컨트롤러는 다음과 같이 동작한다. 상기 AND 타입의 플래시 메모리 컨트롤러(100)의 칩 인에이블 신호 디코더부(11)는 제 1 어드레스 신호(ADDR<16>)와 데이타<3:0> 신호를 수신하여 칩 인에이블 신호CE[15:0]를 발생한다. 상기 커맨드 데이타 인에이블 신호 발생부(12)는 제 2 어드레스 신호(ADDR<6>)를 수신하여 커맨드 데이타 인에이블 신호를 발생하고, 출력 신호 발생부(14)는 제 3 어드레스 신호(ADDR<8>)를 수신하여 출력 인에이블 신호를 발생한다. 상기 라이트 인에이블 신호 발생부(13)는 제 4 어드레스 신호(ADDR<9>)를 수신하여 라이트 인에이블 신호를 발생하고, 상기 시리얼 클러 신호 발생부(15)는 시리얼 인에이블 신호를 수신하여 시리얼 클럭 신호를 발생하며,상기 리세트 및 라이트 프로텍트 신호 발생부(16)는 제 5 어드레스 신호(ADDR<7>)를 수신하여 리세트 및 라이트 프로텍트 신호를 발생한다.
상기 NAND 타입의 플래시 메모리 컨트롤러의 커맨드 래치 인에이블 신호 발생부(21)는 제 2 어드레스 신호(ADDR<6>)를 수신하여 커맨드 래치 인에이블 신호를 발생하고, 상기 어드레스 래치 인에이블 신호 발생부(23)은 제 6 어드레스 신호(ADDR0<5>)를 수신하여 어드레스 래치 인에이블 신호를 발생한다. 상기 라이트 인에이블 신호 발생부는 제 3 어드레스 신호(ADDR<8>)와 시리얼 클럭 신호 및 출력 인에이블 신호를 수신하여 라이트 인에이르 신호를 발생하고, 상기 라이트 인에이블 신호 발생부는 제 4 어드레스(ADDR<9>) 신호와 시리얼 클럭 신호 및 라이트 인에이블 신호를 수신하여 라이트 인에이블 신호를 발생한다.
또한, 상기 데이타 신호 디코더부(30)는 데이타 신호[7:0]을 발생한다.
상기 멀티프렉서부(300)의 제 1 선택부(31)는 커맨드 데이타 인에이블 신호와 커맨드 래치 인에이블 신호를 수신하여 제어신호에의하여 선택된 신호가 출력시키고, 상기 제 2 선택부(32)는 출력 인에이블 신호와 리드 데이타 신호를 수신하여 제어 신호에의하여 선택된 신호가 출력시킨다. 그리고, 상기 제 3 선택부(33)는 AND 타입의 플래시 메모리 컨트롤러와 NAND 타입의 플래시 메모리 컨트롤러의 라이트 인에이블 신호를 수신하고, 제어신호에 의하여 선택된 신호가 출력되고, 제 4 선택부(34)는 시리얼 클럭 신호와 어드레스 래치 인에이블 신호를 수신하여 제어신호에 의하여 선택된 신호가 출력된다.
즉 AND 타입의 플래시 메모리인 경우에는 AND 타입의 컨트롤러 신호만 출력하고 NAND 타입의 플래시 메모리인 경우에는 NAND 타입의 컨트롤러 신호만 출력하여, 서로 다른 타입의 플래시 메모리인 경우에도 컨트롤러로 사용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리 컨트롤러에 의하며, AND 타입의 플래시 메모리 컨트롤러에 NAND 타입의 플래시 메모리 컨트롤러를 추가하여, 플래시 메모리 셀랙트 신호에 의하여 각각의 서로 다른 타입의 플래시 메모리에 맞는 커맨드 신호를 출력할수 있어 원하는 플래시 메모리의 데이타를 억세스 할수 있는 효과가 있다.
아울러, AND 타입의 플래시 메모리 컨트롤러와 NAND 타입의 플래시 메모리 컨트롤러의 출력 신호를 블럭들로 묶어 핀수가 줄어드는 잇점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구 범위에 속하는 것으로 보아야 할것이다.

Claims (4)

  1. AND 타입의 플래시 메모리의 동작을 제어하기 위한 커맨드 신호를 발생하는 AND 플래시 컨트롤부와,
    NAND 타입의 플래시 메모리의 동작을 제어하기 위한 커맨드 신호를 발생하는 NAND 플래시 컨트롤부와,
    데이타 신호를 발생하는 데이타 신호 디코더부와,
    상기 AND 타입 플래시 컨트롤부에서 출력되는 신호와 상기 NAND 타입 플래시 컨트롤부에서 출력되는 신호를 수신하여 제어신호에 의해 선택된 신호를 출력하는 멀티플렉서부를 구비한 것을 특징으로 하는 플래시 메모리 컨트롤러.
  2. 제 1항에 있어서, 상기 AND 타입 플래시 컨트롤부는 제 1 어드레스 신호와 데이타 신호를 수신하여, 칩 인에이블 신호를 발생하는 칩 인에이블 신호 디코더부와; 제 2 어드레스 신호를 수신하여, 커맨드 데이타 인에이블 신호를 발생하는 커맨드 데이타 인에이블 신호 발생부와; 제 3 어드레스 신호를 수신하여, 출력 인에이블 신호를 발생하는 출력 인에이블 신호 발생부와; 제 4 어드레스 신호를 수신하여 라이트 인에이블 신호를 발생하는 라이트 인에이블 신호 발생부와; 시리얼 인에이블 신호를 수신하여 시리얼 클럭을 발생하는 시리얼 신호 발생부와; 제 5 어드레스 신호를 수신하여 리세트 신호와 라이트 프로텍트 신호를 발생하는 리세트및 라이트 프로텍트 신호 발생부로 구성된 것을 특징으로 하는 플래시 메모리 컨트롤러.
  3. 제 1항에 있어서, 상기 NAND 타입 플래시 컨트롤부는 제 2 어드레스 신호를 수신하여 커맨트 래치 인에이블 신호를 발생하는 커맨드 인에이블 신호 발생부와; 제 6 어드레스 신호를 수신하여 어드레스 래치 인에이블 신호를 발생하는 어드레스 래치 인에이블 신호 발생부와; 제 3 어드레스 신호와 시리얼 클럭 신호 및 출력 인에이블 신호를 수신하여 리드 인에이블 신호를 발생하는 리드 인에이블 신호 발생부와; 제 4 어드레스 신호와 시리얼 클럭 신호 및 라이트 인에이블 신호를 수신하여 라이트 인에이블 신호를 발생하는 라이트 인에이블 신호 발생부로 구성된 것을 특징으로 하는 플래시 메모리 컨트롤러.
  4. 제 1항에 있어서, 상기 멀티플렉서부는 커맨드 데이타 인에이블 신호와 커맨드 래치 인에이블 신호를 수신하여 제어 신호에 의하여 선택적으로 출력시키는 제 1선택부와; 아웃풋 인에이블 신호와 리드 인에이블 신호를 수신하여 제어 신호에 의하여 선택적으로 출력시키는 제 2 선택부와; AND 타입의 플래시 컨트롤부와 NAND 타입의 플래시 컨트롤부의 라이트 인에이블 신호를 수신하여 제어 신호에의하여 선택적으로 출력시키는 제 3 선택부와; 시리얼 클럭 신호와 어드레스 래치 인에이블 신호를 수신하여 제어신호에 의하여 선택적으로 출력시키는 제 4 선택부로 구성된 것을 특징으로 하는 플래시 메모리 컨트롤러.
KR10-2001-0029099A 2001-05-25 2001-05-25 플래시 메모리 컨트롤러 KR100388207B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0029099A KR100388207B1 (ko) 2001-05-25 2001-05-25 플래시 메모리 컨트롤러

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0029099A KR100388207B1 (ko) 2001-05-25 2001-05-25 플래시 메모리 컨트롤러

Publications (2)

Publication Number Publication Date
KR20020089986A KR20020089986A (ko) 2002-11-30
KR100388207B1 true KR100388207B1 (ko) 2003-06-19

Family

ID=27706541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0029099A KR100388207B1 (ko) 2001-05-25 2001-05-25 플래시 메모리 컨트롤러

Country Status (1)

Country Link
KR (1) KR100388207B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756804A (ja) * 1993-08-18 1995-03-03 Toshiba Emi Ltd データ記録再生装置
JPH1139245A (ja) * 1997-07-15 1999-02-12 Toshiba Corp 半導体デバイス制御装置および半導体デバイス制御方法
JP2000003305A (ja) * 1998-06-16 2000-01-07 Mitsubishi Electric Corp フラッシュメモリ及びフラッシュメモリを搭載するシステム
KR20000026010A (ko) * 1998-10-16 2000-05-06 김영환 플래시 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756804A (ja) * 1993-08-18 1995-03-03 Toshiba Emi Ltd データ記録再生装置
JPH1139245A (ja) * 1997-07-15 1999-02-12 Toshiba Corp 半導体デバイス制御装置および半導体デバイス制御方法
JP2000003305A (ja) * 1998-06-16 2000-01-07 Mitsubishi Electric Corp フラッシュメモリ及びフラッシュメモリを搭載するシステム
KR20000026010A (ko) * 1998-10-16 2000-05-06 김영환 플래시 메모리 장치

Also Published As

Publication number Publication date
KR20020089986A (ko) 2002-11-30

Similar Documents

Publication Publication Date Title
US7227777B2 (en) Mode selection in a flash memory device
US6327175B1 (en) Method and apparatus for controlling a memory array with a programmable register
US20040236898A1 (en) Synchronous semiconductor storage device module and its control method, information device
US20060023554A1 (en) Nonvolatile memory apparatus
JP2001052479A (ja) メモリ装置
KR100449401B1 (ko) 반도체 기억 장치
KR100564598B1 (ko) 동기식 플래쉬 메모리장치 및 이를 동작시키는 방법
EP1274090B1 (en) Non-volatile semiconductor memory device and information apparatus
JP3725270B2 (ja) 半導体装置
KR100388207B1 (ko) 플래시 메모리 컨트롤러
KR20030085046A (ko) 동기 비휘발성 메모리 소자용 독립 비동기 부트 블록
US6611462B2 (en) Semiconductor integrated circuit
KR20030038320A (ko) 반도체 메모리
EP0508829B1 (en) IC card
JP3642420B2 (ja) 半導体装置
JPH07191905A (ja) 情報処理装置
JPH1153338A (ja) 半導体集積回路およびその半導体集積回路における外部バスモード選択方法
KR100903694B1 (ko) 반도체 장치 및 데이터 써넣기 방법
KR100331782B1 (ko) 멀티라이트동작이가능한반도체메모리장치
KR100288417B1 (ko) 동기형 반도체 기억 장치
KR910006792B1 (ko) 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로
KR100261557B1 (ko) 로칼시스템
JP3251265B2 (ja) メモリ出力制御回路
KR20000026569A (ko) 평가 칩의 램 확장 컨트롤 회로
KR19980028186A (ko) 반도체 메모리 장치의 버스트 카운터 제어방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130327

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140305

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee