JPH1027485A - 不揮発性メモリ装置および不揮発性メモリ装置のためのデータ伝送方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリ装置および不揮発性メモリ装
置のためのデータ伝送方法を提供する。 【解決手段】 不揮発性メモリ装置は、メモリのデータ
および他の情報を出力パッドに伝送するための内部バス
（３）、タイマ（８）、ならびに内部バスへのアクセス
をイネーブルおよびディスエーブルするためのイネーブ
ル／ディスエーブル回路（５）を含む。タイマは、内部
バスを制御して、通常のメモリデータ読出サイクルにお
いて内部バスが不活性期間にあるときに、局部補助ライ
ンから来るメモリ装置の情報信号を内部バス上で伝送で
きるようにする。タイマは、イネーブル／ディスエーブ
ル手段を制御して、情報信号の、もしくはメモリからの
またはメモリへのデータの、内部バスへのアクセスを許
可／否定する。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、メモリから来るデータ、経
路の配線に関するコード、構成データ、内部点の情報等
を含むデータストリームを転送する、特に不揮発性メモ
リのための、時分割内部バスに関する。より特定的には
この発明は、メモリ装置の情報の流れをよりよく管理す
ることを可能とする、メモリの特定的なアーキテクチャ
に関する。

【０００２】

【先行技術の考察】たとえばＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、およびフラッシュメモリのような不揮発性メモリで
は、装置の一方の側に配置されたＩ／Ｏパッドへと向か
うデータの読出／書込のための経路を有するメモリマト
リックスを含み、一方、入力（アドレス）パッドは装置
の面積を最適化するために異なった位置に、たとえば反
対側に配置されている、アーキテクチャが通常公知であ
る。

【０００３】これらの入力（アドレス）パッドはメモリ
のさまざまなプロセスを刺激し、これに対しＩ／Ｏパッ
ドは出力にデータを集め、またはメモリに書込まれるべ
きデータを与える。

【０００４】おそらくはＩ／Ｏ端子から非常に離れた場
所にある回路部分に関し、（たとえばテストまたはトラ
ブルシューティングのために）メモリの内部状況を、メ
モリ装置の外へと伝送する必要がしばしばある。

【０００５】読出／書込経路を再構成し、特定的な動作
モードを提供することもまた必要である。

【０００６】典型的に互いに反対側に配置される構成要
素間の距離が相当あるため、「専用」伝送はどのような
形であれ占有面積を増大させ、メモリ装置の管理をより
複雑にする。

【０００７】したがって、所望の信号を得るために、メ
モリの一方の側から他方へと延びる長い接続線が必要で
ある。各接続線は回路の機能性に不可欠な機能を果たし
てはいるものの、やはり面積の消費を伴い、信頼性の問
題を生み出し兼ねない。

【０００８】実際、メモリ装置が大きくなるほど、前記
接続線は長くなくてはならず、面積の占有、管理の複雑
さ、および誤動作の可能性の問題を伴う。

【０００９】したがってこの発明の目標は、装置の面積
を減ずるために、メモリ装置の一方の側のパッドと他方
の側のパッドとの間に結合される接続線の数を減ずるこ
とである。

【００１０】この目標の範囲内で、この発明の１つの目
的は、本来的に存在しかつ不可欠である内部伝送資源を
最適に利用することである。

【００１１】この発明の別の目的は、小型かつ柔軟なデ
ータ伝送システムを提供することである。

【００１２】この発明の別の目的は、メモリ装置の機能
モードを標準化しかつその潜在能力を高めることであ
る。

【００１３】この発明の別の目的は、非常に信頼性の高
い、かつ競合可能なコストで比較的容易に提供できる、
メモリ装置のアーキテクチャを提供することである。

【００１４】この目標、これらの目的、およびこの後明
らかとなるであろうその他のものは、以下の特徴を有す
る不揮発性メモリ装置によって達成される。すなわち、
前記メモリのデータおよび他の情報を出力パッドへと伝
送するための内部バス、タイマ手段、および前記バスへ
のアクセスをイネーブル／ディスエーブルするための手
段を含むメモリ装置であって、前記タイマ手段は、メモ
リのデータ読出の通常サイクルにおいて前記バスが不活
性期間にあるときに、局部補助ラインから来るメモリ装
置の情報信号を前記内部バスへと経路付け変更するため
に前記内部バスのタイミングを定め、前記タイマ手段
は、前記イネーブル／ディスエーブル手段を駆動して、
前記情報信号による、またはメモリからのもしくはメモ
リへのデータによる、前記内部バスへのアクセスを許可
／否定する、不揮発性メモリ装置である。

【００１５】この発明の一実施例は、不揮発性メモリ装
置へと向けられる。この不揮発性メモリ装置は、前記メ
モリ装置のデータおよび他の情報を出力パッドへと伝送
するための内部バス、タイマ、ならびにバスへのアクセ
スをイネーブルおよびディスエーブルするための手段を
含む。タイマは内部バスを制御して、メモリ装置のデー
タの読出の通常サイクルにおいて前記内部バスが不活性
期間にあるときに、局部補助ラインから来るメモリ装置
の情報信号を前記内部バスへと経路付け変更する。タイ
マはイネーブルおよびディスエーブル手段を制御して、
第１の動作モードにおいては情報信号による内部バスへ
のアクセスを許可しかつデータによる内部バスへのアク
セスを否定し、前記タイマはイネーブルおよびディスエ
ーブル手段を制御して、第２の動作モードにおいてはデ
ータによる内部バスへのアクセスを許可しかつ情報信号
による内部バスへのアクセスを否定する。

【００１６】この発明の別の実施例は、タイマ、時分割
内部バス、ならびに、装置の情報信号およびメモリデー
タによる内部バスへのアクセスを制御するイネーブル／
ディスエーブル回路を有する、不揮発性メモリ装置のた
めのデータ伝送方法に向けられる。この方法は、タイマ
への入力においてアドレス変化信号を検出するステッ
プ、メモリデータを正しく読出かつ捕らえるための信号
をタイマを利用してプリセットするステップ、メモリの
読出サイクル中、メモリデータが適正な読出のための準
備ができていない第１のステップにおいては、メモリデ
ータの内部バスへのアクセスを阻止するステップ、読出
サイクルの第１のステップ中に情報信号を内部バス上で
伝送するステップ、前記情報信号の伝送後、読出サイク
ルの第２のステップ中には情報信号の内部バスへのアク
セスを阻止するステップ、ならびに読出サイクルのその
ステップ中に前記メモリデータを内部バス上で伝送する
ステップを含む。

【００１７】この発明の別の実施例は、以下のものを有
するメモリに向けられる。すなわち、メモリデータを記
憶するメモリモジュール、メモリに書込まれるべきメモ
リデータを受取りかつメモリから読出されるメモリデー
タを与える入出力ポート、入出力ポートに結合された内
部バス、少なくとも１つの情報信号を含む少なくとも１
つの補助入力ライン、ならびに、第１の動作モードにお
いては入力バスが補助入力ラインへと結合されて情報信
号を受取り、第２の動作モードにおいては入力バスがメ
モリモジュールに結合されて入力バスおよびメモリモジ
ュール間でメモリデータを伝送するように、メモリが少
なくとも第１の動作モードおよび第２の動作モードのう
ち１つで動作するように制御する制御回路を有する、メ
モリである。

【００１８】この発明の別の実施例は、以下のものを含
むメモリへと向けられる。すなわち、メモリデータを記
憶するメモリモジュール、メモリへと書込まれるべきメ
モリデータを受取りかつメモリから読出されるメモリデ
ータを与える入出力ポート、入出力ポートに結合された
内部バス、少なくとも１つの情報信号を含む少なくとも
１つの補助入力ライン、ならびに、第１の動作モードに
おいては入力バスが補助入力ラインに結合されて情報信
号を受取り、かつ第２の動作モードにおいては入力バス
がメモリモジュールに結合されて入力バスとメモリモジ
ュールとの間でメモリデータを伝送するように、メモリ
を少なくとも第１の動作モードおよび第２の動作モード
のうちの１つで動作するように制御するための手段を含
む、メモリである。

【００１９】この発明の別の実施例は、入力バス、記憶
モジュール、および補助入力ラインを有するメモリ内で
データを転送する方法へと向けられる。この方法は、補
助入力ラインを入力バスへと結合するステップ、データ
を補助入力ラインから入力バスへと転送するステップ、
入力バスをメモリモジュールへと結合するステップ、お
よびデータを入力バスとメモリモジュールとの間で転送
するステップを含む。

【００２０】

【詳細な説明】図を参照して、この発明に従ったデータ
バスのアーキテクチャは以下のとおりである。

【００２１】図１は、この発明の一実施例に従ったメモ
リのアーキテクチャを示したものである。ここで参照番
号１および２は不揮発性メモリを構成するハーフ・マト
リックスを表わす。参照番号３は内部バスであって、こ
れは、メモリのハーフ・マトリックスから、内部バス３
に接続された出力バッファ４へとデータを伝送する。今
後内部バスは、その基本的かつ置換不可能な機能を指摘
するためにデータバスと呼ぶ。

【００２２】出力バッファ４の数は、メモリのハーフ・
マトリックス１および２のビットの数に等しく、この場
合各ハーフ・マトリックスにつき８である。

【００２３】参照番号５は、イネーブル／ディスエーブ
ル構造を表わし、これは、３状態形回路によって有利に
提供され、かつ、メモリのハーフ・マトリックス内に存
在するセンスアンプ（図示せず）とデータバス３との間
に接続される。

【００２４】前記３状態構造５の数は、データバス３内
に存在するラインの数に等しい。参照番号５′は同様の
３状態構造を表わすが、これはしかし外部ソースのデー
タバス３との通信のイネーブル／ディスエーブル専用で
ある。

【００２５】異なったソースから来る、システムの情報
を搬送するデータラインが、図１に参照番号７で示され
る。これらのデータラインは局部的（ローカル）であ
る。すなわち、それらは局部回路またはメモリマトリッ
クスの入力（アドレス）パッドに配置され、メモリハー
フ・マトリックス１および２に沿って延びてはいない。
前記データラインは必ずしもバスとは限らない。

【００２６】データ記憶手段は、たとえばラッチ型回路
６により便宜的に設けられているが、これは、データバ
ス３に接続され、ライン７から来る情報データを得るた
めに、ライン７と類似のデータライン７′とデータバス
３との間のインタフェースとして作用する。これらのラ
インはこの場合やはりローカルである。すなわち、それ
らはメモリマトリックスの出力側に限られる。

【００２７】メモリ手段６はたとえばフリップフロップ
によっても実現可能である。図１に示されるラッチ６の
数は、データバス３のラインの数に等しいが、ラッチの
数はスペースの占有を最適化するためにより少なくても
よい。

【００２８】タイマ８は、２進構造によって有利に構成
されるが、これは、３状態構造５、ラッチ６の充電、お
よび出力バッファ４のイネーブルの管理のために備えら
れる。

【００２９】タイマ８は信号ＰＣ（プリチャージ）およ
び信号ＥＱ（等化）を生成する。図１はまた、データラ
イン９、１０および１１を示すが、これらはそれぞれメ
モリ内に通常存在する信号の伝送専用である。ライン９
は信号ＲＭ（読出モード）専用、ライン１０は信号ＰＣ
（プリチャージ）専用、ライン１１は信号ＥＱ（等化）
専用である。

【００３０】信号ＥＱはデータバス３上に送られるべき
データを捕らえる。信号ＲＭは、メモリマトリックスか
らデータバス３上に届くデータのダウンロードのための
ステップの開始を示し、信号ＰＣは、読出回路のプリチ
ャージに加えて、読出動作に関連する、ラッチ６に記憶
されるべきデータをサンプリングする。信号ＲＭは３状
態構造５への入力を構成する。

【００３１】再びタイマ手段８を参照して、メモリの読
出サイクルを制御するための付加的な信号が示される。
すなわち、信号ＡＴＤ（アドレス変化検出、これは通常
メモリ内に存在する）、信号ＲＥＡＤ、および信号ＳＥ
ＮＤである。

【００３２】信号ＳＥＮＤは、バースト信号ＡＴＤと相
関関係にあるタイミング信号である。

【００３３】タイマ８は、信号ＲＥＡＤ（メモリの読出
要求）および信号ＡＴＤｎを受取り、信号ＲＭおよび信
号ＳＥＮＤが信号ＰＣおよび信号ＥＱとともに生成され
る。

【００３４】より詳細には、信号ＲＥＡＤおよび信号Ａ
ＴＤｎは、信号ＥＱとともに、インバータ３７によって
反転され、ＮＡＮＤゲート３５の入力に送られ、その出
力は、インバータ３６を通過して信号ＲＭを生成する。

【００３５】信号ＲＥＡＤおよび信号ＰＣは、インバー
タ３８によって反転され、ＮＡＮＤゲート３９を通過し
て、そこから信号ＳＥＮＤが生成される。

【００３６】特定的には、信号ＲＭ、ＥＱ、およびＰＣ
は、それら自身の専用ラインを有してメモリの出力側へ
と伝搬するのに対し、信号ＳＥＮＤはデータライン７上
に存在するデータとともに３状態構造５′（この場合、
各ハーフ・マトリックスにつき１つ）に送られ、データ
バス３上で伝搬する。

【００３７】図２を参照して、ここではＤＡＴＡ−ＩＮ
と称される、システム情報に関するデータおよび信号Ｓ
ＥＮＤを受取り、データバス３上にデータを生成する、
３状態構造５′の一例が示される。

【００３８】前記従来的構造は、Ｐ型トランジスタ１２
および１３、それぞれがＰ型トランジスタおよびＮ型ト
ランジスタによって形成された２パストランジスタ１５
および１６、Ｎ型トランジスタ１４および１８、ならび
にインバータ１７を含み、これらは図に示されるように
接続される。

【００３９】図４（Ａ）および（Ｂ）は、３状態回路５
および５′の別の例を示す。図３は、データバス３によ
って送られる、システムデータに関する信号ＤＡＴＡを
受取る、ラッチ回路６を示す。３状態回路６′はラッチ
回路６の入力に接続される。ラッチ回路６′は、データ
バス３から届く信号ＤＡＴＡ、およびプリチャージ信号
ＰＣを受取り、かつ、信号ＤＡＴＡを適宜ラッチ回路６
へと提供する。

【００４０】３状態回路６′は、＋５Ｖの電源電圧Ｖ_DD
に接続されたドレイン端子と、インバータ２０を介して
適切に反転された信号ＰＣを受取るゲート端子と、Ｐ型
トランジスタ２１のドレイン端子に接続されたソース端
子とを有するＰ型トランジスタを含む。Ｐ型トランジス
タ２１のソース端子は、Ｎ型トランジスタ２２のドレイ
ン端子へと接続される。

【００４１】トランジスタ２１および２２のゲート端子
には、信号ＤＡＴＡが供給される。トランジスタ２２の
ソース端子は、トランジスタ２３のドレイン端子に接続
され、トランジスタ２３のゲート端子には、信号ＰＣが
供給され、そのソース端子は、接地される。

【００４２】上述の３状態構造６′によって与えられる
信号（ＤＡＴＡ）は、ラッチ回路６へと送られるが、こ
れは、２つのＰ型トランジスタ２４および２５、ならび
に２つのＮ型トランジスタ２６および２７からなる。回
路６からの出力信号はライン７′へと送られる。

【００４３】図５は、従来型のアーキテクチャを有する
不揮発性メモリのための通常読出サイクルにおけるさま
ざまな信号のタイミングチャートであり、一方図６は、
この発明に従ったアーキテクチャを有し、データバス３
の時分割管理を伴う、不揮発性メモリのための読出サイ
クルにおけるさまざまな信号のタイミングチャートであ
る。これら２つの図は、この発明に従った不揮発性メモ
リの動作を記載する際に、詳細に説明される。

【００４４】上の図を参照して、この発明に従った、時
分割データバスを有する不揮発性メモリ装置の動作は以
下のとおりである。

【００４５】この発明に従ったメモリ装置の動作をより
よく理解するには、従来のメモリ装置の通常の読出サイ
クルを説明する必要がある。この点に関して最良の説明
を提供する図が、図５および図６である。

【００４６】メモリの通常の読出サイクルには、以下の
３つの基本的なインタバルがある。すなわち、−アドレ
スの変化を認識することにより読出を活性化するための
第１のインタバル、これは制御パルスＡＴＤ（反転され
た信号ＡＴＤ、すなわちＡＴＤｎが図５に示される）に
よって行なわれる。

【００４７】−伝搬および、その作業点において読出動
作により影響を受けるノードをプリセットするための第
２のインタバル、これは、データの正しい読出のために
必須の２つの信号、すなわちＰＣおよびＥＱをセットす
ることによりなされる。

【００４８】−更新データを評価、キャプチャリング、
および出力パッドへ送るための第３のインタバル。

【００４９】これらの３つのインタバルのうち、実際の
データ伝送のためにデータバス３を唯一必要とするのが
第３のインタバルである。メモリの読出サイクルを実行
するには、３つの信号ＡＴＤ、ＰＣ、およびＥＱが必須
である。

【００５０】図５は、従来のメモリ装置の信号のタイミ
ングチャートであり、これは、前記３つの信号のタイミ
ングを、アドレスＡＤＤの変化の結果として示す。した
がって、パルス化信号ＡＴＤｎによって示されるＡＤＤ
の変動により、信号ＰＣおよび信号ＥＱがセットされ
る。

【００５１】図に示されるように、信号ＤＡＴＡを伝送
するデータバス３は、参照番号３０を付されたあるタイ
ムスライスでのみ使用され、一方３１で示された他のタ
イムスライスでは、それは使用されないままである。

【００５２】バス３に対して外部的であるデータライン
上の信号の伝送は、データバスの動作と並行して行なわ
れる。これらのラインは、システムの状態に関する情報
を提供する信号を、メモリの一方の側から他方の側へと
伝送する。伝送される信号はたとえば、 −冗長メッセージ（ＲＥＤ） −冗長とされた出力のためのリスクランブリングコード
（ＲＯＣ、冗長排除コード） −バイト識別子 −製造者コード（ＭＣ） −特殊な動作モード（ベリファイ） −たとえばＤＭＡ（ダイレクトメモリアクセス）のよう
なテスト手順、である。図５の参照符号ＩＳＴＲおよび
ＣＯＮＦはそれぞれ、メモリデータのための指示信号お
よび構成信号を包括的に示す。

【００５３】これより、上の補助ラインによって伝送さ
れる信号に関して、信号ＲＯＣ、ＣＯＮＦ、およびＩＳ
ＴＲについて述べる。これらは、前記信号をメモリ装置
の一方の側から他方の側へと搬送する。

【００５４】図１で示された、メモリ装置の一方の側に
ある補助ライン７および他方の側にある７′を定義する
ために使われた「ローカル」という用語とは対照的に、
前記補助（すなわちデータバス３に付加的な）ライン
は、従来のメモリ装置においてはグローバルと定義付け
ることができる。

【００５５】図６は、図５に示された信号の、この発明
に従ったメモリ装置の場合のタイミングのチャートであ
る。

【００５６】この発明に従ったメモリ装置において、デ
ータバス３は、それが通常不活性である期間３１中に信
号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲを伝送するのにそ
のバスを使えるように、通常の読出サイクル中適切にタ
イミングを定められるので、メモリ装置の入力側を出力
側に接続する補助ラインを有する必要がなくなる。

【００５７】データバス３は、タイマ８によって、メモ
リ装置内に通常存在するタイミング信号ＡＴＤ、ＰＣ、
およびＥＱを利用することにより、信号ＲＯＣ、ＣＯＮ
Ｆ、およびＩＳＴＲを伝送するのに使用される。

【００５８】信号ＡＴＤは、メモリの読出サイクルの開
始時点において、以下の効果を有する。すなわち： −信号ＰＣおよびＥＱをプリセットする（このステップ
は上述のインタバルの第２に対応する）； −データバス３の不活性期間中、すなわち、メモリマト
リックスのデータを確実に読出して前記バスによって伝
送することが可能になる前に、そのデータバスを利用す
ることができるように、メモリマトリックス（特定的に
はセンスアンプ、図示せず）をデータバス３に接続する
構造５を３状態モードにセットし、バスコントロールを
不活性化する； −ライン７から来る信号ＣＯＮＦ、ＩＳＴＲ、およびＲ
ＯＣを入力に受取るイネーブル構造５′を３状態モード
に保持する、という効果である。前記構造５′は、前記
信号をメモリ装置の他方の側に配置された対応するライ
ン７′に伝送する、データバス３をほぼ制御する。

【００５９】タイムインタバル３１はしたがって、デー
タバス３上で信号ＲＯＣ、ＣＯＮＦ、およびＩＳＴＲを
伝送するのに使用される。

【００６０】信号ＰＣは読出動作によって影響を受ける
ノードをプリチャージするという通常の機能に加えて、
データバス３上に存在するデータをサンプリングして、
ラッチ６における充電時間を決定する。信号ＰＣはま
た、３状態構造５′を高インピーダンスにプリセットし
て、参照番号３０を付されたインタバル中にメモリマト
リックス１および２から来るデータを伝送するためにデ
ータバス３を開放する。

【００６１】タイマ８の動作の詳細は以下のとおりであ
る。信号ＡＴＤｎにバースト変化が生じて前記信号がハ
イからローになると、信号ＰＣおよび信号ＥＱがローか
らハイへと切換わる。同様に、前記信号のスイッチング
に遅れて、信号ＳＥＮＤがローからハイへと切換わり、
信号ＲＥＡＤもまたさらに遅れてローからハイへと切換
わる。

【００６２】信号ＳＥＮＤのスイッチングによって、信
号ＲＯＣ＋ＣＯＮＦ＋ＩＳＴＲを搬送する局部ラインと
データバス３との間の接続がイネーブルされ、メモリの
読出サイクルの第１のステップ中に前記信号がデータバ
ス３上で伝送される。

【００６３】このため３状態形のイネーブル構造５′
は、この場合例示のためにＲＯＣ、ＩＳＴＲ、およびＣ
ＯＮＦで示される情報信号、ならびに信号ＡＴＤ（この
場合ＡＴＤｎ）に関連するタイミング信号ＳＥＮＤを、
入力に受取る。

【００６４】信号ＳＥＮＤがローであるとき、したがっ
てＡＴＤｎがハイでＰＣおよびＥＱがローであるとき、
トランジスタ１２はオン、トランジスタ１８はオン、パ
ストランジスタ１５および１６はオフ、ならびにトラン
ジスタ１３および１４はオフとなる。したがって、構造
５′は高インピーダンスになり、局部バス７と内部バス
３との間の接続は中断される。

【００６５】図２で、３状態構造に入るデータはＤＡＴ
Ａ−ＩＮの符号を付されているが、これは、前記構造が
３状態構造５′および３状態構造５と類似しているため
である。したがって、前者では、ＤＡＴＡ−ＩＮは、情
報信号ＲＯＣ、ＩＳＴＲ、およびＣＯＮＦを表わし、一
方後者では、メモリマトリックスから来るデータを表わ
し、図５および図６中ではＤＡＴＡと示される。３状態
構造５では、信号ＳＥＮＤを受取るのではなく、信号Ｒ
Ｍ（読出モード）を受取る。信号ＲＭはマトリックスの
データをデータバス３上にダウンロードするためのステ
ップを指定する。

【００６６】したがって、ＳＥＮＤがローである場合、
データバス３へのアクセスは、情報信号ＲＯＣ、ＣＯＮ
Ｆ、およびＩＳＴＲには否定され、許可されるのは明ら
かにメモリマトリックス１および２のデータＤＡＴＡで
あって、これはインタバル３０中に伝送される。したが
ってこの場合信号ＲＭはハイであり、そのためメモリマ
トリックスから来るデータがデータバス３上を伝搬する
（図６のインタバル３０）。

【００６７】反対に、ＡＴＤｎがハイからローへのバー
スト変化を有するたびに、信号ＳＥＮＤがローからハイ
へと切換わると、信号ＰＣおよびＥＱがハイになり、以
下の動作が３状態構造５′で行なわれる。すなわち、ト
ランジスタ１２および１８がオフになり、トランジスタ
１５および１６がオンになり、２つのトランジスタの１
つ１３または１４がそれぞれ「１」または「０」のデー
タアイテムに従ってオンになる。そこで、前記データバ
スが不活性（図６のインタバル３１）であるときに、構
造５′によって、入力にあるデータ、すなわち、信号Ｒ
ＯＣ、ＣＯＮＦ、およびＩＳＴＲのデータバス３への移
行がイネーブルされる。

【００６８】データバス３でメモリマトリックス１およ
び２とインタフェースする、類似した３状態構造５は、
実際、高インピーダンスである。これは、入力の信号Ｒ
Ｍがロー（すなわち、マトリックスデータ読出モードが
まだ規定されていない）だからである。

【００６９】上述の３状態構造５および５′において
は、入力信号の反転が行なわれる。すなわち、もしハイ
のＤＡＴＡ−ＩＮ（これは、記載されたように、ある場
合にはＤＡＴＡに対応し、また他の場合にはＲＯＣ＋Ｃ
ＯＮＦ＋ＩＳＴＲに対応する）が入力に発生すると、ロ
ーのＤＡＴＡが出力に、データバス３上に現れる。逆も
また同様である。

【００７０】この反転はもちろん、この発明に従ったメ
モリ装置の実現に不可欠なものではないが、ここでは便
宜上実施のために使用されている。もし反転が不要であ
れば、３状態構造５および５′は、当業者に理解される
ように、反転を防ぐよう修正されてもよい。

【００７１】信号ＰＣは、データバス３上に存在するデ
ータをサンプリングして、ラッチ６内におけるその充電
時間を決定する。したがって、もしＰＣがハイである場
合、ラッチに入力される信号ＤＡＴＡが前記ラッチを構
成し、さもなければ、もしＰＣがローである場合は、信
号ＤＡＴＡはラッチにとっては「透明」である。第１の
場合には、データはライン７′に送るためにラッチ６内
で充電され、一方第２の場合にはそれらは無視される。

【００７２】実際に、この発明に従った時分割バスを有
するメモリ装置が、意図される目標を完全に達成するこ
とがわかっている。なぜならこれは、読出サイクル中の
適切なタイミングによって、多数の内部機能のために同
じデータバス３を使用するからである。

【００７３】このようにして、メモリマトリックスから
来るデータと情報データとの両方を同じバス上で転送す
ることが実際に可能となる。タイミングを使用して、デ
ータバス３が不活性であるタイムインタバルを利用して
前記データを伝送し、その後メモリデータの伝送のため
にバスを開放するのである。

【００７４】これにより、情報データを転送するのにメ
モリの一方の側から他方の側へと延びる長い接続線を使
用することが避けられ、結果として信頼性、面積の占
有、および検査作業に関して利点がもたらされる。

【００７５】データバスを時間決めするのに使用される
信号は、信号ＡＴＤ、ＰＣ、およびＥＱであり、これら
はメモリの通常の読出サイクルにおいて必須のものであ
って、したがって装置内に常に存在する。

【００７６】結果としてもたらされるのが、非常にコン
パクトかつ柔軟であってデータバス３を最大限に利用す
る、伝送システムである。

【００７７】このように着想された装置は、多数の修正
および変形がなされ得るが、それらすべてはこの発明の
概念の範囲内である。

【００７８】したがって、たとえばデータライン７およ
び７′は、上述の構成のいかなる詳細も修正することな
く、補助データバスとして構成されてもよい。

【００７９】情報信号は、ラッチ６内に記憶されるのに
加えて、ラッチ６がデータバス３に接続されているた
め、出力バッファ４へと送られてもよい。

【００８０】データバス３を構成するラインもまた、ラ
インを複数のグループにグループ分けして、データバス
に多数の意味レベルを割当てるように使用されてもよ
い。換言すれば、複数のグループを１つの製品として組
合せることにより、バスのラインの一部分を使用して同
じ組合せの意味を修正することが可能となり、これによ
り、デコーディング方法を用いて、第１のグループの誘
導によって第２のグループの各々の特定的な構成に、異
なった選択または活性化を割当てることが可能となる。

【００８１】データバスからいくつかのラインを取り去
ることによって生じる不利は、他のラインに割当てるこ
とのできる意味レベルをかなり拡張することができると
いう可能性によって大いに埋め合わせられる。

【００８２】最後に、すべての詳細はさらに、他の技術
的に等価のエレメントと置換が可能である。

【００８３】実際に、用いられる材料は、それらが特定
的な使用と両立できる限り、同様に寸法もまた、当該技
術要件および技術水準に従っていかなるものでもよい。

【００８４】この発明の少なくとも１つの具体的な実施
例を説明したので、さまざまな代替、修正および改善
が、当業者には容易に思い浮かぶであろう。そのような
代替、修正および改善は、この発明の精神および範囲内
とする。したがって、上記の説明は例示でしかなく、限
定を意図するものでない。この発明は、前掲の請求の範
囲に定義されるように、およびその等価物のみに限定さ
れる。

【図面の簡単な説明】

【図１】この発明に従ったメモリ装置のアーキテクチャ
の模式図である。

【図２】図１に示されたアーキテクチャに使用される３
状態バッファの回路の実施例を示す図である。

【図３】図１に示されたアーキテクチャに使用される３
状態バッファを有するラッチ回路の回路実施例を示す図
である。

【図４】多重装置および３状態バッファの実施例を示す
図であって、（Ａ）は図２に示された回路と同じ機能を
有する多重装置の実施例を示す図であって、（Ｂ）は図
２に示されたものと等価の、３状態バッファの別の実施
例を示す図である。

【図５】従来のアーキテクチャを有するメモリ装置の、
信号のタイミングのチャート図である。

【図６】この発明に従ったメモリ装置の、信号のタイミ
ングのチャート図である。

【符号の説明】

１ ハーフ・マトリックス ２ ハーフ・マトリックス ３ 内部バス ４ 出力バッファ ５ イネーブル／ディスエーブル構造 ８ タイマ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイジ・パスクッチ イタリア、（プロビンス・オブ・ミラ ノ）、20099 セスト・サン・ジョバンニ、 ビア・フェッラーラ、26 (72)発明者 アントニオ・バルチェッラ イタリア、（プロビンス・オブ・ベルガ モ）、24069 トレスコア・バルネアリオ、 ビア・パルティジャーニ、30 (72)発明者 パオロ・ロランディ イタリア、（プロビンス・オブ・パビ ア）、27058 ボゲヘラ、ビア・ジ・パリ ーニ、１ (72)発明者 マルコ・フォンタナ イタリア、20158 ミラノ、ビア・コッレ ーニョ、19

Claims (20)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリ装置であって、 前記メモリ装置のデータおよび他の情報を出力パッドに
   伝送するための内部バスと、 タイマと、 前記バスへのアクセスをイネーブルおよびディスエーブ
   ルするための手段とを含み、 前記タイマは前記内部バスを制御して、前記内部バスが
   メモリ装置のデータ読出の通常サイクルにおいて不活性
   期間にあるときに、局部補助ラインから来るメモリ装置
   の情報信号を前記内部バスへと経路付け変更し、前記タ
   イマは前記イネーブルおよびディスエーブル手段を制御
   して、第１の動作モードにおいては前記情報信号による
   前記内部バスへのアクセスを許可しかつデータによる内
   部バスへのアクセスを否定し、前記タイマは前記イネー
   ブルおよびディスエーブル手段を制御して、第２の動作
   モードにおいては前記データによる前記内部バスへのア
   クセスを許可しかつ情報信号による内部バスへのアクセ
   スを否定する、不揮発性メモリ装置。
2. 【請求項２】 第１の動作モードにおいて前記情報信号
   を記憶するための記憶手段をさらに含む、請求項１に記
   載の不揮発性メモリ装置。
3. 【請求項３】 前記タイマは前記メモリ装置のアドレス
   変化検出信号を受取る第１の入力、および前記メモリ装
   置の読出を要求するための信号を受取る第２の入力を有
   する、請求項１に記載の不揮発性メモリ装置。
4. 【請求項４】 前記イネーブルおよびディスエーブル手
   段は、前記情報信号による前記内部バスへのアクセスを
   制御するための第１の制御手段、およびデータによる前
   記内部バスへのアクセスを制御するための第２の制御手
   段を含む、請求項１に記載の不揮発性メモリ装置。
5. 【請求項５】 前記タイマは、前記メモリのデータを正
   しく読出かつ捕らえるために、前記情報信号によるバス
   へのアクセスを許可するよう前記第１の制御手段に信号
   を送るためのタイミング信号、およびデータによる内部
   バスへのアクセスを許可するよう前記第２の制御手段に
   信号を送るための読出モード信号を含む信号を生成する
   ように適合される、請求項４に記載の不揮発性メモリ装
   置。
6. 【請求項６】 前記第１の制御手段は、情報信号を受取
   る第１の入力および前記タイマによって生成されたタイ
   ミング信号を受取る第２の入力を有する、請求項５に記
   載の不揮発性メモリ装置。
7. 【請求項７】 前記第２の制御手段は、メモリデータを
   受取る第１の入力および前記タイマによって生成された
   読出モード信号を受取る第２の入力を有する、請求項５
   に記載の不揮発性メモリ装置。
8. 【請求項８】 前記記憶手段は、前記内部バスと局部出
   力補助ラインとの間に結合される、請求項２に記載の不
   揮発性メモリ装置。
9. 【請求項９】 バスへのアクセスをイネーブルおよびデ
   ィスエーブルする前記手段は３状態回路を含む、請求項
   １に記載の不揮発性メモリ装置。
10. 【請求項１０】 前記記憶手段において情報信号の記憶
    をイネーブルおよびディスエーブルするための手段をさ
    らに含む、請求項２に記載の不揮発性メモリ装置。
11. 【請求項１１】 前記記憶手段はラッチ回路を含む、請
    求項２に記載の不揮発性メモリ装置。
12. 【請求項１２】 前記記憶手段は少なくとも１つのフリ
    ップフロップ回路を含む、請求項２に記載の不揮発性メ
    モリ装置。
13. 【請求項１３】 前記内部バスは多数のバスラインを有
    し、前記記憶手段は多数の記憶エレメントを含み、その
    記憶エレメントの数は前記内部バスのバスラインの数に
    等しい、請求項２に記載の不揮発性メモリ装置。
14. 【請求項１４】 前記内部バスは多数のバスラインを有
    し、第２の制御手段は多数の制御回路を含み、その制御
    回路の数は前記内部バスのバスラインの数に等しい、請
    求項９に記載の不揮発性メモリ装置。
15. 【請求項１５】 前記局部補助ラインおよび前記局部補
    助出力ラインは前記メモリ装置の対向する両側に配置さ
    れ、前記局部補助ラインと前記局部補助出力ラインとの
    間のデータの伝送は前記内部バスを通して排他的に行な
    われる、請求項８に記載の不揮発性メモリ装置。
16. 【請求項１６】 前記局部補助ラインは局部補助バスを
    形成する、請求項１に記載の不揮発性メモリ装置。
17. 【請求項１７】 前記内部バスは前記情報信号を前記出
    力パッドへと伝送するよう適合される、請求項１に記載
    の不揮発性メモリ装置。
18. 【請求項１８】 タイマ、時分割内部バス、ならびにメ
    モリデータおよび前記装置の情報信号による内部バスへ
    のアクセスを制御するイネーブル／ディスエーブル回路
    を有する不揮発性メモリ装置のためのデータ伝送方法で
    あって、前記方法は、 前記タイマへの入力でアドレス変化信号を検出するステ
    ップ、 前記タイマを利用して、メモリデータを正しく読出かつ
    捕らえるために信号をプリセットするステップ、 前記メモリの読出サイクルの、メモリデータが正しい読
    出のための準備ができていない第１のステップの間、前
    記メモリデータの内部バスへのアクセスを阻止するステ
    ップ、 読出サイクルの第１のステップの間、前記情報信号を内
    部バス上で伝送するステップ、 前記情報信号の伝送後、読出サイクルの第２のステップ
    の間、前記情報信号の内部バスへのアクセスを阻止する
    ステップ、ならびに、 読出サイクルの第２のステップの間、前記メモリデータ
    を内部バス上で伝送するステップを含む、方法。
19. 【請求項１９】 前記内部バス上で伝送された前記情報
    信号を記憶装置内に記憶するステップをさらに含む、請
    求項１８に記載の方法。
20. 【請求項２０】 メモリ装置の読出サイクルの間、前記
    内部バス上の情報信号の伝送およびメモリデータの伝送
    が、異なった時間に、互いに排他的な態様で行なわれ
    る、請求項１８に記載の方法。