KR0146186B1 - 멀티 칩 패키지 추진시 집적 회로 테스트 장치 - Google Patents

멀티 칩 패키지 추진시 집적 회로 테스트 장치 Download PDF

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Abstract

본 발명은 멀티 칩 패키지 추진시 집적 회로 테스트 장치에 관한 것으로, 데이타 버스 패드의 방향과 모드(리드 또는 라이트)를 결정하여 출력하는 모드 선택 회로와, 제어 신호에 따라 어드레스와 라이트 인에이블 신호, 리드 인에이블 신호를 그대로 출력하거나 또는 하이 임피던스 상태로 만드는 버퍼 회로와, 제어 신호에 따라 메모리 제품의 데이타 버스 출력을 제어하는 조합 회로로 구성되었으며, 멀티 칩 패키지 테스트시 테스트 타임을 줄이고 칩 테스트상의 제어를 용이하게 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치에 관한 것이다.

Description

멀티 칩 패키지 추진시 집적 회로 테스트 장치
제1도는 종래 기술의 멀티 칩 패키지 블럭(Multi Chip Package Block)의 리드 프레임 패드( Lead Frame PAD)도이고,
제2도는 본 발명의 실시예에 따른 멀티 칩 패키지 블럭의 리드 프레임 패드도이다.
본 발명은 멀티 칩 패키지(Multi Chip Package) 추진지 집적 회로(Integrated Circuit)테스트 장치에 관한 것으로서, 더 상세히 말하자면 논메모리(Non Memory)제품과 메모리(Memory)제품에 대한 멀티 칩 패키지 추진시 테스트할 때 있게 되는 테스트 타임의 증가와 테스트시 제어등의 문제점을 해결하기 위한 멀티 칩 패키지 추진시 집적 회로 테스트 장치에 관한 것이다.
종래의 기술은 한 시스템을 구현하려면 논메모리 제품과 메모리 제품(DRAM, SRAM등)이 한 PCB(Printed Circuit Board)기판에 공존하도록 되어 있다. 그러나 현재 기술 발전의 추이는 간단한 기판과 최소형의 PCB 기판을 만들기 위해 여러 기능의 칩(Chip)을 원칩(One Chip)화 시키는 방향으로 개발 진행 중에 있다.
이러한 발전 요구에 따라 등장한 것이 멀티 칩 패키지 기술이다. 멀티 칩 패키지 기술이란 2개 이상의 칩을 1개의 패키지 리드 프레임 패드에 부착하여 원칩화하는 기술을 말한다.
이하, 첨부된 도면을 참조로 하여 종래의 논메모리 제품과 메모리 제품에 대한 멀티 칩 패키지 블럭의 리드 프레임 패드의 구성과 테스트 방법에 대해 설명하기로 한다.
제1도는 종래 기술의 멀티 칩 패키지 블럭의 리드 프레임 패드도이다.
제1도에 도시되어 있듯이, 종래의 논메모리 제품과 메모리 제품에 대한 멀티 칩 패키지 블럭의 리드 프레임 패드의 구성은 논메모리 제품(10) 및 메모리 제품(20)과; 상기 두 제품을 공통으로 연결하여 논메모리 제품(10)과 메모리 제품(20)간에 데이타를 양방향(Bidirection)으로 전송해 주는 공통 데이타 버스(DATA Bus)와; 상기 두 제품을 공통으로 연결하여 논메모리 제품(10)에서 메모리 제품(20) 쪽으로 번지를 전송해 주는 단방향 공통 어드레스 버스(Address Bus)와; 상기 두 제품을 공통으로 연결하여 논메모리 제품(10)에서 메모리 제품(20)의 데이타를 읽어낼 수 있도록 하는 인에이블 신호를 전송해 주는 단방향 공통 리드 인에이블 신호선(Read Enable SIG)과; 상기 두 제품을 공통으로 연결하여 논메모리 제품(10)에서 메모리 제품(20)으로 데이타를 쓸 수 있도록 하는 인에이블 신호를 전송해 주는 단방향 공통 라이트 인에이블 신호선(Write Enable SIG)으로 이루어져 있다.
일반적으로 논메모리 제품(10)과 메모리 제품(20)이 PCB 기판상에 따로 분리된 단품 집적 회로일 때는 각각의 집적 회로를 테스트할 때 특별한 문제가 없다.
그러나 멀티 칩 패키지 기술을 추진시에는 기존에 이미 완료된 코어(core)를 가지고 집적 회로를 개발하는 관계로 멀티 칩 패키지 집적 회로 테스트시 많은 문제를 내재하고 있다.
즉, 기존에 이미 완료된 코어를 가지고 멀티 칩 패키지를 추진시 공통 라인을 사용할 경우는 논메모리 제품(10)의 데이타 버스(DATA BUS)방향이 입력으로 사용되면 메모리 제품(20)의 데이타 버스(DATA BUS) 방향은 출력으로, 논메모리 제품(10)의 데이타 버스(DATA BUS)방향이 출력으로 사용하면 메모리 제품(20)의 데이타 버스(DATA BUS)방향은 입력으로 사용하여야 한다.
그렇게 하지 않으면 논메모리 제품(10)과 메모리 제품(20) 상호간에 데이타 버스(DATA BUS)출력이 부딪혀 멀티 칩 패키지 테스트시에 문제를 일으키게 되기 때문이다.
또한 멀티 칩 패키지 테스트를 할 때 논메모리 제품(10)의 테스트시는 메모리 제품(20)의 테스트는 실행치 않고, 반대로 메모리 제품(20)의 테스트시는 논메모리 제품(10)의 테스트는 실행치 않는 기능별 테스트를 원칙으로 한다.
그러므로 멀티 칩 패키지 테스트시 이렇게 두 개의 칩을 위와 같은 방법으로 테스트하게 되면 테스트 타임의 증가와 칩 테스트상의 제어등이 어려워지는 많은 문제점이 있게 된다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 멀티 칩 패키지 테스트시 테스트 타임을 줄이고 칩 테스트상의 제어를 용이하게 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 멀티 칩 패키지 추진지 집적 회로 테스트 장치의 구성은, 논메모리 제품의 데이타 버스로부터 데이타와 라이트 인에이블 신호, 리드 인에이블 신호를 입력받고 제1테스트 패드로부터 제어 신호를 입력받아 데이타 버스 패드의 방향과 모드(리드 또는 라이트)를 결정하여 출력하는 모드 선택 회로와; 상기 논메모리 제품의 어드레스 버스로부터 어드레스와 라이트 인에이블 신호, 리드 인에이블 신호를 입력받고 제1테스트 패드로부터 제어 신호를 입력받아 제어 신호에 따라 어드레스와 라이트 인에이블 신호, 리드 인에이블 신호를 그대로 출력하거나 또는 하이 임피던스 상태로 만드는 버퍼 회로와; 상기 버퍼 회로의 출력들을 입력으로 받고 제2테스트 패드로부터 제어 신호를 입력받아 제어 신호에 따라 메모리 제품의 데이타 버스 출력을 제어하는 조합회로로 이루어져 있다.
상기한 모드 선택 회로의 구성은, 라이트 인에이블 신호와 리드 인에이블 신호를 각각 입력으로 받아 인버팅(반전)하여 출력하는 인버터 수단과; 상기 인버터 수단의 출력을 각각 하나의 입력으로 받고 제1테스트 패드로부터 제어 신호를 공통 입력으로 받아 논리곱을 수행하여 출력하는 논리곱 수단과; 상기 논리곱 수단의 출력을 각각 입력으로 받아 시간 지연을 하여 출력하는 지연 회로와; 상기 지연 회로의 출력을 각각 제어 신호 입력으로 받고 제어 신호에 따라 논메모리 제품으로부터 나온 데이타를 그대로 데이타 버스 패드로 출력하거나 하이 임피던스 상태로 만드는 제1삼상태 버퍼와; 데이타 버스 패드(Data Bus PAD)로부터 입력된 데이타를 그대로 출력하거나 하이 임피던스 상태로 만드는 제2삼상태 버퍼로 이루어져 있다.
상기한 버퍼 회로의 구성은, 제1테스트 패드로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품으로부터 입력받은 어드레스를 그대로 출력하거나 하이 임피던스 상태로 만드는 제3삼상태 버퍼와; 제1테스트 패드로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품으로부터 입력받은 라이트 인에이블 신호를 그대로 출력하거나 하이 임피던스 상태로 만드는 제4삼상태 버퍼와; 제1테스트 패드로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품으로부터 입력받은 리드 인에이블 신호를 그대로 출력하거나 하이 임피던스 상태로 만드는 제5삼상태 버퍼로 이루어진다.
상기한 조합 회로의 구성은, 상기 버퍼 회로의 삼상태 버퍼의 출력을 각각 입력으로 받고 제2테스트 패드로부터 제어 신호를 공통 입력으로 받아 논리합을 수행하여 출력하는 논리합 수단으로 이루어져 있다.
단, 조합 회로에서 어드레스 버스가 연결된 논리합 수단의 하나의 입력부에는 지연 회로가 포함된다.
이하, 본 발명이 속하는 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 멀티 칩 패키지 블럭의 리드 프레임 패드도이다.
제2도에 도시되어 있듯이 멀티 칩 패키지 블럭의 리드 프레임 패드의 구성은, 논메모리 제품(30), 메모리 제품(40)과; 상기 두 제품을 테스트하기 위해 두 제품 사이에서 각 버스선과 신호선으로 연결된 멀티 칩 패키지 테스트 장치(50)로 이루어져 있다.
상기한 멀티 칩 패키지 테스트 장치(50)의 구성은, 논메모리 제품(30)의 데이타 버스(DATA BUS)로부터 데이타와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 입력받고 테스트 패드(TEST_PAD1)로부터 제어 신호를 입력받아 각 신호에 따라 데이타 버스의 방향과 모드(리드 또는 라이트)를 결정하여 출력하는 모드 선택 회로(51)와; 상기 논메모리 제품(30)으로부터 어드레스와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 입력받고 테스트 패드(TEST_PAD1)로부터 제어 신호를 입력받아 제어 신호에 따라 어드레스와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 그대로 출력하거나 또는 하이 임피던스(High Impedance)상태로 만드는 버퍼 회로(52)와; 상기 버퍼 회로(52)의 출력을 입력으로 받고 테스트 패드(TEST_PAD2)로부터 제어 신호를 입력받아 제어 신호에 따라 메모리 제품(40)의 데이타 버스 출력을 제어하는 조합 회로(53)로 이루어져 있다.
상기한 모드 선택 회로(51)의 구성은, 라이트 인에이블 신호(Write Enable SIG)와 리드 인에이블 신호(Read Enable SIG)를 각각 입력으로 받아 인버텅(반전)하여 출력하는 인버터 회로(511, 512)와; 상기 인버터 회로(511, 512)의 출력을 각각 하나의 입력으로 받고 테스트 패드(TEST_PAD1)로부터 제어 신호를 공통 입력으로 받아 논리곱을 수행하여 출력하는 AND 게이트(513, 514)와; 상기 AND 게이트(513, 514)의 출력을 입력으로 받아 시간 지연을 하여 출력하는 지연 회로(515, 516)와; 상기 지연 회로(515, 516)의 출력을 각각 제어 신호 입력으로 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 데이타를 그대로 데이타 버스 패드(Data Bus Pad)로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(517)와, 데이타 버스 패드(Data Bus PAD)로부터 입력된 데이타를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(518)로 이루어져 있다.
상기한 버퍼 회로(52)의 구성은, 테스트 패드(TEST_PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 입력받은 어드레스를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(521)와; 테스트 패드(TEST_PAD)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 입력받은 라이트 인에이블 신호(Write Enable SIG)를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(522)와; 테스트 패드(TEST_PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)로부터 입력받은 리드 인에이블 신호(Read Enable SIG)를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(523)로 이루어진다.
상기한 조합 회로(53)의 구성은, 상기 버퍼 회로의 삼상태 버퍼(521, 522, 523)의 출력을 각각 하나의 입력으로 받고 테스트 패드(TEST_PAD2)로부터 제어 신호를 공통 입력으로 받아 논리합을 수행하여 출력하는 OR 게이트(541, 532, 533)로 이루어져 있다.
단, 조합 회로(53)에서 어드레스 버스가 연결된 OR 게이트(531)의 하나의 입력부에는 지연 회로(534)가 포함된다.
또한 상기한 지연 회로(515, 516, 534)는 모스 커패시턴스(MOS Capacitanc e)나 졍션 커패시턴스(Junction Capacitance)등의 지연 소자로 구성된다.
상기와 같이 이루어져 있는 멀티 칩 패키지 추진시 집적 회로 테스트 장치의 동작은 다음과 같다.
논메모리 제품(30)과 메모리 제품(40)의 멀티 칩 패키지를 테스트할 때 논메모리 제품(30)의 테스트시는 메모리 제품(40)의 테스트는 실행치 않고, 반대로 메모리 제품(40)의 테스트시는 논메모리 제품(30)의 테스트는 실행치 않아야 하기 때문에 멀티 칩 패키지 추진시 집적 회로 테스트 장치를 실현하기 위해서는 각 제품의 실행을 제어하는 제어 신호를 출력하는 테스트 패드(TEAT_PAD1, TEST_PAD2)가 필요하다.
그러면 테스트 순서에 따라 먼저 논메모리 제품(30)을 테스트하기 위해서는 각 테스트 패드(TEST_PAD1, TEST_PAD2)에 제어 신호로서 모두 '하이'신호를 인가한다. 그러면 테스트(TEST_PAD1)의 '하이'신호에 의해서 버퍼 회로(52)의 삼상태 버퍼(521, 522, 523)가 온(ON)되는데, 여기서 삼상태버퍼는 제어 신호에 따라 제어 신호가 '하이'이면 소자가 도통되어 입력값을 그대로 출력하는 버퍼 역할을, 제어 신호가 '로우'이면 입력값이 무엇이든 상관없이 하이 임피던스 상태로 소자가 끊어진 상태가 되게 하는 기능을 갖는 회로도이다.
따라서 제어 신호에 의해 버퍼 회로(52)의 삼상태 버퍼(521, 522, 523)가 온(ON)되면 어드레스 버스(ADDRESS BUS), 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)가 각각 어드레스 버스 패드(Address Bus PAD), 라이트 인에이블 버스 패드(Write Enable Bus PAD), 리드 인에이블 버스 패드(Read Enable Bus PAD)로 출력되어 테스트가 가능하다.
또한 상기 제어 신호에 의해, 모드 선택 회로(51)의 AND 게이트(513, 514) 하나의 입력에 각각 '하이'신호가 입력되므로 라이트 인에이블 신호(Write Enable SIG)가 '로우'일 때는, '로우'신호가 모드 선택 회로(51)의 인버터(511)를 통하므로 AND 게이트(513)의 출력은 '하이'가 되어 삼상태 버퍼(517)를 도통시켜 데이타 버스 패드(Data Bus PAD)로 데이타를 출력한다.
또한 리드 인에이블 신호(Read Enable SIG)가 '로우'일 때 역시 '로우'신호가 모드 선택 회로(51)의 인버터(512)를 통하므로 AND 게이트(514)의 출력은 '하이'가 되어 삼상태 버퍼(518)를 도통시켜 데이타 버스 패드(Data Bus PAD)로부터 데이타를 입력받는다.
따라서 테스트 패드(TEST_PAD1)로부터의 제어 신호와 리드 인에이블 신호(REad Enable SIG)의 조합에 의한 AND 게인트(513, 514)의 출력으로 삼상태 버퍼(517, 518)를 제어함으로 데이타 버스 패드(Data Bus PAD)로 데이타가 출력되거나 입력되도록 제어한다.
그리고 상기 모드 선택 회로(51)에 사용된 지연 회로(515, 516)는 테스트 로직(TEst Logic) 첨가시 발생할 수 있는 타이밍 문제를 고려하여 모스 커패시턴스나 졍선 커패시턴스 등의 지연(Delay)소자를 붙여 시간지연 기능을 갖도록 했다.
이상의 결과를 통해 논메모리 제품(30)을 테스트할 때는 데이타 버스 패드(Data Bus PAD)는 입출력을 동일하게 사용할 수 있는 양방향성(Bidirection)이고 리드 인에이블 버스 패드(Read Enable Bus PAD), 라이트 인에이블 버스 패드(Write Enable Bus PAD), 어드레스 버스 패드(Address Bus PAD)는 출력 패드로 사용한다.
논메모리 제품(30)을 테스트할 때 테스트 패드(TEST_PAD2)에 '하이'신호를 입력하는 이유는 조합 회로(53)의 OR 게이트(531, 532, 533)의 출력을 '하이'로 하여 메모리 제품(40)의 라이트 인에이블 단자와 리드 인에이블 단자를 디세이블(Disable)시킴으로 데이타 버스(DATA BUS) 출력이 데이타 버스 패드(Data Bus PAD)로 출력을 하지 못하도록 하는 목적이다.
만약 상기 조합 회로(53)의 기능이 없으면 논메모리 제품(30)과 메모리 제품(40)의 데이타 버스(DATA BUS) 출력이 부딪혀 멀티 칩 패키지 테스트시 문제를 일으키게 된다.
이제 메모리 제품(40)을 테스트하기 위해서는 각 테스트 패드(TEST_PAD1, TEST_PAD2)에 제어 신호로서 모두 '로우'신호를 인가한다. 그러면 제어 신호에 의해 상기 모드 선택 회로(51)와 버퍼 회로(52)에 있는 모든 삼상태 버퍼(517, 518, 521, 522, 523)의 출력이 하이 임피던스가 되어 논메모리 제품(30)의 모든 출력 신호들이 차단되므로 데이타 버스 패드(Data Bus PAD), 리드 인에이블 버스 패드(Read Enable Bus PAD), 라이트 인에이블 버스 패드(Write Enable Bus PAD), 어드레스 버스 패드(Address Bus PAD)는 메모리 제품(40)의 출력을 위해서만 사용할 수 있게 된다.
그러면 데이타 버스 패드(Data Bus PAD), 리드 인에이블 버스 패드(Read Enable Bus PAD), 라이트 인에이블 버스 패드(Write Enable Bus PAD), 어드레스 버스 패드(Address Bus PAD)등의 신호를 이용하여 실제 메모리 제품(40)을 테스트할 수 있다. 여기서 데이타 버스 패드(Data Bus PAD)는 양방향성(Bidirection)이고, 리드 인에이블 버스 패드(Read Enable Bus PAD), 라이트 인에이블 버스 패드(Write Enable Bus PAD), 어드레스 버스 패드(Address Bus PAD)는 입력 패드의 기능이 된다.
그리고 테스트가 아닌 정상적인 동작시에는 테스트 패드(TEST_PAD1)를 '하이'로, 다른 테스트 패드(TEST_PAD2)를 '로우'로 하면 정상 동작이 가능하며, 상기 조합 회로(53)내의 지연 회로(534)는 정상 동작시 멀티 칩 패키지 추진시 집적 회로 테스트 장치에 의해 발생될 수 있는 어드레스 타이밍 문제를 보상하기 위한 것이다.
따라서, 상기와 같이 동작하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치의 효과는 멀티 칩 패키지 테스트시 두 개의 칩을 테스트하는데서 오게 되는 테스트 타임의 증가와 제어상의 어려움을 극복하고 테스트 타임을 줄이고 칩 테스트상의 제어를 용이하게 하도록 한 것이다.

Claims (9)

  1. 논메모리 제품(30)의 데이타 버스(DATA BUS)로부터 데이타와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 입력받고 테스트 패드(TEST_PAD1)로부터 제어 신호를 입력받아 데이타 버스 버스패드(Data Bus PAD)의 방향과 모드(리드 또는 라이트)를 결정하여 출력하는 모드 선택 회로(51)와; 상기 논메모리 제품(30)으로부터 어드레스와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 입력받고 테스트 패드(TEST_PAD1)로부터 제어 신호를 입력받아 제어 신호에 따라 어드레스와 라이트 인에이블 신호(Write Enable SIG), 리드 인에이블 신호(Read Enable SIG)를 그대로 출력하거나 또는 하이 임피던스 상태로 만드는 버퍼 회로(52)와; 상기 버퍼 회로(52)의 출력들을 입력으로 받고 테스트 패드(TEST_PAD2)로부터 제어 신호를 입력받아 제어 신호에 따라 메모리 제품의 데이타 버스 출력을 제어하는 조합 회로(53)로 이루어지는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  2. 제1항에 있어서, 상기한 모드 선택 회로(51)는, 라이트 인에이블 신호(Write Enable SIG)와 리드 인에이블 신호(Read Enable SIG)를 각각 입력으로 받아 인버팅(반전)하여 출력하는 인버터 수단(511, 512)과; 상기 인버터 수단(511, 512)의 출력을 각각 입력으로 받고 테스트 패드(TEST_PAD1)로부터 제어 신호를 공통 입력으로 받아 논리곱을 수행하여 출력하는 논리곱 수단(513, 514)과; 상기 논리곱 수단(513, 514)의 출력을 입력으로 받아 시간 지연을 하여 출력하는 지연 회로(515, 516)와; 상기 지연 회로(515, 516)의 출력을 각각 제어 신호 입력으로 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 데이타를 그대로 데이타 버스 패드(Data Bus PAD)로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(517)와, 데이타 버스 패드(Data Bus PAD)로부터 입력된 데이타를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(518)로 이루어지는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  3. 제1항에 있어서, 상기한 버퍼 회로(52)의 구성은, 테스트 패드(TEST_PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 어드레스를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(521)와; 상기 테스트 패드(TEST_PAD 1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 라이트 인에이블 신호(Write Enable SIG)를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(522)와; 테스트 패드(TEST_PAD1)로부터 제어 신호 입력을 받고 제어 신호에 따라 논메모리 제품(30)으로부터 나온 리드 인에이블 신호(Read Enable SIG)를 그대로 출력하거나 하이 임피던스 상태로 만드는 삼상태 버퍼(523)로 이루어지는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  4. 제1항에 있어서, 상기한 조합 회로(53)의 구성은, 상기 버퍼 회로의 삼상태 버퍼(521, 522, 523)의 출력을 각각 하나의 입력으로 받고 테스트 패드(TEST_PAD2)로부터 제어 신호를 공통 입력으로 받아 논리합을 수행하여 출력하는 논리합 수단(531, 532, 533)로 이루어져 있고 그중 어드레스 버스가 연결된 논리합 수단(531)의 하나의 입력부에는 지연 회로(534)가 포함되는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  5. 제1항에 있어서, 상기한 테스트 패드(TEST_PAD1, TEST_PAD2)는 논메모리 제품(30)과 메모리 제품(40)을 서로 분리하여 테스트할 수 있도록 선택하는 기능을 갖는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  6. 제1항에 있어서, 상기한 삼상태 버퍼(517, 518, 521, 522, 523)는 메모리 제품(40)을 테스트할 때 논메모리 제품(30)의 신호를 차단하는 기능을 갖는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  7. 제1항에 있어서, 상기한 지연 회로(515, 516, 534)는 멀티 칩 패키지 추진시 또는 정상 동작시에 멀티 칩 패키지 테스트 회로(50)에 의해 발생할 수 있는 타이밍 문제를 보상하는 기능을 갖는 것으로 모스 커패시턴스나 졍션 커패시턴스로 구성되는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  8. 제2항에 있어서, 상기한 논리곱 수단(513, 514)는 논메모리 제품(30)을 테스트할 때 데이타 버스(DATA BUS) 신호의 방향을 제어하는 기능을 갖는 것으로서 AND 게이트로 구성되는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
  9. 제4항에 있어서, 상기한 논리합 수단(531, 542, 533)는 논메모리 제품(30)을 테스트할 때 메모리 제품(40)의 데이타 버스(DATA BUS) 출력이 데이타 버스 패드(Data Bus PAD)로 출력을 하지 못하도록 하는 기능을 갖는 것으로서 OR 게이트로 구성되는 것을 특징으로 하는 멀티 칩 패키지 추진시 집적 회로 테스트 장치.
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* Cited by examiner, † Cited by third party
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KR100496862B1 (ko) * 2002-10-01 2005-06-22 삼성전자주식회사 멀티칩패키지의 테스트 장치 및 방법
KR100512159B1 (ko) * 1997-11-25 2006-05-16 삼성전자주식회사 반도체 메모리 장치의 패드 레이 아웃

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