JPH0214349A - インターフェイス手段を有する集積回路 - Google Patents

インターフェイス手段を有する集積回路

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JPH0214349A
JPH0214349A JP1061971A JP6197189A JPH0214349A JP H0214349 A JPH0214349 A JP H0214349A JP 1061971 A JP1061971 A JP 1061971A JP 6197189 A JP6197189 A JP 6197189A JP H0214349 A JPH0214349 A JP H0214349A
Authority
JP
Japan
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signal
type
gate
input
microprocessor
Prior art date
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Pending
Application number
JP1061971A
Other languages
English (en)
Inventor
Philip Freidin
フィリップ・フライディン
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Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
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Publication date
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Pending legal-status Critical Current

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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/20—Pc systems
    • G05B2219/22—Pc multi processor system
    • G05B2219/2207—Microcontroller combined with state sequencer

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  • General Physics & Mathematics (AREA)
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  • Executing Machine-Instructions (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明はディジタルインターフェイス回路に関し、よ
り詳細には、インターフェイスに存在する外部マイクロ
プロセッサの形式を自動的に検出し、そのインターフェ
イスを、２つの形式のどちらのマイクロプロセッサにも
適合するように変更するインターフェイス回路に関する
。
発明の背景 周辺回路への、マイクロプロセッサの接続は、共通の必
要条件である。マイクロプロセッサは、インターフェイ
スにおいて、周辺回路に対し様々な読出／書込タイミン
グ信号を用いるので、カスタム化されたインターフェイ
ス回路が必要とされてきた。典型的な装置はインテル・
コーポレーション（Ｉｎｔｅｌ　　Ｃｏｒｐｏｒａｔｉ
ｏｎ）に・よって製造されるマイクロプロセッサであり
、これは読出ストローブおよび書込ストローブを用い、
一方、モトローラゆコーポレーション（Ｍｏｔ。
ｒｏｌａ　　Ｃｏｒｐｏｒａｔｉｏｎ）によって製造さ
れるマイクロプロセッサはデータストローブおよび読出
／書込標識を用いる。
したがって、周辺装置は２つの標準の一方と直接互換性
がある。他の標準を用いるマイクロプロセッサに接続さ
れるために、付加的回路が必要がある。この装置の制約
の１つの解決法は、モトローラ・コーポレーションのＭ
Ｃ１４６８１８の一部に用いられるモトローラ「モテル
Ｊ（Ｍｏｔｅｌ）インターフェイスである。モテル（Ｍ
ｏｔｅｌ）インターフェイスはどちらのマイクロプロセ
ッサ形式でもその部分に接続できるようにする。
しかしながら、このインターフェイスは別個のタイミン
グ信号を含む３ワイヤ相互接続を必要とする。
こうして、先行技術はディスクリートおよび／またはカ
スタム集積回路を用いてきたが、これらは、そのタイミ
ング信号が常に利用可能ではないために、変化するニー
ズを満たす柔軟性を欠いている。
発明の概要 この発明によれば、インテル形式のマイクロプロセッサ
であっても、モトローラ形式のマイクロプロセッサであ
っても、２つのワイヤによって接続されることを可能と
するインターフェイス回路が提供される。別個のタイミ
ング信号がインターフェイス回路によって必要とはされ
ない。回路は、いずれの形式のマイクロプロセッサが接
続されるかを自動的に検出し、マイクロプロセッサに適
応するためにインターフェイスを変更する。
「形式」フリップフロップが初めに第１の形式のマイク
ロプロセッサに対して設定され、インターフェイスは読
出／書込ストローブを期待するように適切に変更される
。第２の形式のマイクロプロセッサによって書込サイク
ルが行なわれる際、「形式」フリップフロップが切換わ
り、データストローブと読出／書込標識信号を期待する
ようにインターフェイスを変更する。
好ましい実施例の説明 第１図は１つをなす図であり、第１（ａ）図は、この発
明の汎用インターフェイスを用いた、装置１２への、形
式Ｉマイクロプロセッサ１０の相互接続を図示する。第
１（ｂ）図は、形式■マイクロプロセッサ１４の、装置
１２への相互接続を図示する。第１（ａ）図に見られる
ように、形式Ｉマイクロプロセッサ１０は、信号ライン
１６上を装置１２の第１の端子１７へ伝導される読出（
ＲＤ）信号と、信号ライン１８上を装置１２の第２の端
子１９へ伝導される書込（ＷＲ）信号とを用いる。当業
者によって理解されるように、別個のデータバス（図示
されていない）が、マイクロプロセッサ１０と装置１２
の間でデータ信号を伝導するために用いられる。
こうして、第１（ａ）図に示された相互接続によって、
う・イン１８上におけるＷＲ倍信号主張（ａｓｓｅｒｔ
ｉｏｎ）の際にはマイクロプロセッサ１０から装置１２
へ、また、ライン１６上におけるＲＤ倍信号主張の際に
は装置１２からマイクロプロセッサ１０へ、データがデ
ータバス上を転送されることが可能となる。
第１（ｂ）図に示された相互接続の場合には、形式■マ
イクロプロセッサ１４は、信号ライン２０上を装置１２
の第１の端子１７へ伝導されるブタストローブ（■］）
信号と、信号ライン２２上を装置１２の第２の端子１９
へ伝導される読出／書込（Ｒ／Ｗ）信号とを用いる。第
１（ａ）図に図示される状況において、別個のデータバ
ス（図示されていない）が、マイクロプロセッサ１４と
装置１２の間で、データ信号を伝導する。Ｄｇ倍信号主
張の際にデータはマイクロプロセッサ１４と装置１２の
間を転送されるが、その方向はＲ／Ｗ信号のレベルによ
って設定され、第１のレベルでは転送はマイクロプロセ
ッサ１４から装置１２に対してであり、第２のレベルで
は転送は装置１２からマイクロプロセッサ１４に対して
である。
次に、第２図を参照しながら、この発明に従ったインタ
ーフェイス回路２４の論理図を説明する。
第１のＮＡＮＤゲート２６は、第１の補にされた入力端
子において、装置１２の端子１７に与えられた信号を受
取る。この信号は、それぞれ、形式Ｉかまたは形式■の
マイクロプロセッサのどちらが用いられるかによってπ
１信号かまたは■１信号である。端子１７に与えられた
信号もまたＡＮＤゲート２８とＡＮＤゲート３４の第１
の補にされた入力端子に伝導される。装置１２の端子１
９に与えられた信号も同様に、ＮＡＮＤゲート２６の補
にされた入力およびＡＮＤゲート２８の真の入力、およ
びＡＮＤゲート３２の第１の補にされた人力およびＡＮ
Ｄゲート３４の第２の補にされた入力へ伝導される。こ
の信号は、それぞれ、形式■かまたは形式■のマイクロ
プロセッサのどちらが用いられるかによってＷπ信号で
あるかまたはＲ／Ｗ信号である。
マイクロプロセッサによって発生されたチップ＆択（Ｃ
Ｓ）　信号にｔ、ＮＡＮＤ’７’−）２６＜７）ｍ３の
補にされた人力、ＡＮＤゲート２８の第２の補にされた
人力、ＡＮＤゲート３２の第２の補にされた入力、およ
びＡＮＤゲート３４の第３の補にされた入力へ伝導され
る。マイクロプロセッサによって発生されたＲＥＳＥＴ
信号もまた、ＮＡＮＤゲート２６の第１の真の人力およ
びＮＡＮＤゲート３６の第１の真の入力へ伝導される。
ＮＡＮＤゲート２６によって発生された信号は、ＮＡＮ
Ｄゲート３８の第１の真の入力へ伝導される。ＮＡＮＤ
ゲート３６によって発生された信号はＮＡＮＤゲート３
８の第２の真の入力へ伝導され、ＮＡＮＤゲート３８に
よって発生された信号はＮＡＮＤゲート３６の第２の真
の入力へ伝導される。
ＮＡＮＤゲート３６によって発生された信号もまたＡＮ
Ｄゲート３４の第４の補にされた入力へ伝導される。ま
た、ＮＡＮＤゲート３８によって発生された信号はＡＮ
Ｄゲート３２の第３の補にされた入力に伝導される。
ＡＮＤゲート２８によって発生された信号は読出（ＲＤ
）信号であり、それは、データバス上においてデータを
マイクロプロセッサへ転送するために装置１２によって
内部で用いられる。ＡＮＤゲート３２および３４によっ
て発生された信号はＯＲゲート４２の入力端子に与えら
れる。ＯＲゲート４２はそれから書込（ＷＲ）信号を発
生し、それはデータを、データバス上においてマイクロ
プロセッサから転送するために、装置１２によって内部
で用いられる。
次に、第３図のタイミング図を参照しながら、この発明
のインターフェイス回路２４の動作を説明する。第３図
は１つをなす図で、第３（ａ）図において、形式Ｉかま
たは形式■かのマイクロプロセッサのどちらかによる読
出動作を、また第３（ｂ）図においては、形式Ｉかまた
は形式■かのマイクロプロセッサのどちらかによる書込
動作を図示する。ＲＥＳＥＴ信号が最初に回路２４に与
えられ、それによって、ＮＡＮＤゲート３６がＨＩＧＨ
信号を発生し、したがってＮＡＮＤゲート３８がＬＯＷ
信号を発生する。したがって、交差結合されたＮＡＮＤ
ゲート３６はＨＩＧＨ信号を発生し続ける。ＮＡＮＤゲ
ート３６および３８は、装置１２に接続されたマイクロ
プロセッサの形式をモニタするフリップフロップを含む
。したがって、形式フリップフロップは、リセットの際
、最初に形式Ｉに設定される。
形式■マイクロプロセッサは、第３（ｂ）図の上部に図
示された書込シーケンスを用いる。端子１７に与えられ
たＲＤ信号６０はｒＨＩＧＨＪ６２になる。その後、端
子１９に与えられたＷ１信号６４はｒＬＯＷＪ６６にな
る。実際、もし、形式Ｉマイクロプロセッサが、端子１
７および１９において接続されていれば、形式フリップ
フロップは、形式Ｉの設定のままであり、なぜなら、Ｎ
ＡＮＤゲート２６によるＨＩＧＨＲＤ倍信号受取りが、
ＬＯＷ　　ＷＲ倍信号後に受取ってさえ、その出力をＨ
ＩＧＨに維持するからである。ＬＯＷ　　ＷＲ倍信号印
加の間中、１）信号がＨＩＧＨに維持されるので、形式
フリップフロップは状態を変えない。
しかしながら、もし、形式■マイクロプロセッサが端子
１７および１９において装置１２に接続されていれば、
それは第３（ｂ）図の下部に図示される書込シーケンス
を用いる。■信号７２がＬＯＷ７４になる前に、端子１
７に与えられたＲ／Ｖ信号６８はＬＯＷ７０になる。し
たがって、ＮＡＮＤゲート２６はＬＯＷ出力を発生し、
形式フリップフロップが形式を■の状態に変えることを
引き起こすが、これは、ＮＡＮＤゲート３８に与えられ
た入力信号の１つが今回はＬＯＷであるからである。形
式フリップフロップは、リセットが起こるまで形式ｌの
状態に戻らない。
形式フリップフロップが一旦適切に設定されると、ＡＮ
Ｄゲート２８とＯＲゲート４２によって発生されたＲＤ
およびＷＲ倍信号、それぞれ、次のように発生される。
形式Ｉの読出動作は第３（ａ）図の上部に示される。Ｗ
Ｒ信号７６は、最初、ＨＩＧＨ信号になる。形式フリッ
プフロップは、形式Ｉの状態に設定されているので、Ａ
ＮＤゲート３４は不能化される。したがって、ＷＲ倍信
号、ＡＮＤゲート２８の真の入力およびゲート３２の補
にされた入力へ伝導される。ＲＤ信号８０をＬＯＷ８２
にする際、ゲート２８の補にされた入力におけるその受
取りにより、それが、ＨＩＧＨ，すなわちＨＩＧＨＲＤ
倍信号発生することを引き起こす、。ＨＩＧＨＷＲ倍信
号ＡＮＤゲート３２の補にされた入力に与えられるため
、ＡＮＤゲート３２はＬＯＷを発生し続ける。したがっ
て、両方の信号はＯＲゲート４２によって受取られ、Ｌ
ＯＷのままであり、ＷＲ倍信号発生されない。
しかしながら、形式フリップフロップが形式Ｈの状態に
設定された場合、ＡＮＤゲート３４は可脂化され、ＡＮ
Ｄゲート３２は不能化される。したがって、第３（ａ）
図の下部に図示された形式■の読出は次のように行なわ
れる。Ｒ／Ｗ信号８４は最初にＨＩＧＨ８６になる。こ
の信号はＡＮＤゲート２８の真の入力およびＡＮＤゲー
ト３４の補にされた入力へ伝導される。したがって、ゲ
ート３４は不能化される。ＤＳ信号８８はその後にＬＯ
Ｗ９０になる。このＬＯＷはＡＮＤゲート２８の補にさ
れた入力に加えられ、したがって、それはＨＩＧＨＲＤ
倍信号あるＨＩＧＨ信号を発生する。
形式Ｉの読出動作に関して説明されたのと同様の態様で
、ＯＲゲート４２への両方の人力信号は、第３（ａ）図
に図示された読出の間中ＬＯＷに保たれ、したがって、
ＯＲゲート４２によって発生されたＷＲ倍信号ＬＯＷに
維持される。
第３（ｂ）図に図示された形式Ｉおよび形式■の書込は
、先に説明された読出動作と同様に達成されるため、さ
らには説明しない。形式Ｉまたは形式■のどちらの動作
においても、ＯＲゲート４２によって発生されたＷＲ倍
信号ＨＩＧＨとなり、一方、ＡＮＤゲート２８によって
発生されたＲＤ倍信号ＬＯＷに維持される。
【図面の簡単な説明】
第１図は形式Ｉあるいは形式Ｈのいずれかのマイクロプ
ロセッサをこの発明の汎用インターフェイス回路を介し
て回路へ接続するのを図示する。 第２図は、この発明に従う汎用インターフェイス回路の
論理図である。 第３図は、第２図の汎用インターフェイス回路の動作を
図示するタイミング図である。 図において１０は形式Ｉマイクロプロセッサであり、１
４は形式■マイクロプロセッサであり、２６．３８．３
６はＮＡＮＤゲートであり、２８．３２．３４はＡＮＤ
ゲートであり、４２はＯＲゲートである。 特許出願人　アドバンスト・マイクロ・ディバイシズ・
インコーホレーテッド

Claims (5)

    【特許請求の範囲】
  1. （１）第１のおよび第２のタイミング信号を発生する少
    なくとも第１の（１０）および第２の（１４）形式のマ
    イクロプロセッサに接続を提供する集積回路（１２）で
    あって、前記第１のおよび第２のタイミング信号に応答
    して、前記集積回路に前記のどの形式のマイクロプロセ
    ッサが接続されているかを検出し、かつ、そこから読出
    データおよび書込データ信号を発生する、インターフェ
    イス手段を有する集積回路。
  2. （２）前記インターフェイス手段は、 前記第１のおよび第２のタイミング信号に応答して、前
    記集積回路に接続されたマイクロプロセッサを示す第１
    のおよび第２のタイプ信号を発生する検出手段（２６、
    ３６、３８）と、 前記第１のおよび第２のタイミング信号と前記第１のお
    よび第２のタイプ信号に応答して前記読出データおよび
    前記書込データ信号を発生する論理手段（２８、３２、
    ３４、４２）を含む、請求項１に記載のインターフェイ
    ス手段を有する集積回路。
  3. （３）前記検出手段はリセット信号にさらに応答し、前
    記検出手段は、 第１の補にされた入力において前記第１のタイミング信
    号を受取り、第２の補にされた入力において前記第２の
    タイミング信号を受取り、かつ第１の真の入力において
    、出力端子においてそこから第３のタイミング信号を発
    生する前記リセット信号を受取るＮＡＮＤゲート（２６
    ）と、 前記第３のタイミング信号および前記リセット信号に応
    答して、前記第１のおよび第２のタイプ信号を発生する
    フリップフロップ手段（３６、３８）とを含む、請求項
    ２に記載のインターフェイス手段を有する集積回路。
  4. （４）この集積回路において、フリップフロップ手段は
    、 第１の入力において前記リセット信号を受取り、第２の
    入力端子を有し、かつ、出力端子において前記第２のタ
    イプ信号を発生する第２のＮＡＮＤゲート（３６）と、 第１の入力において前記第３のタイミング信号を受取り
    、かつ、前記第２のＮＡＮＤゲート出力端子に接続され
    た第２の入力端子を有し、かつ、そこから出力端子にお
    いて前記第１のタイプ信号を発生するが、前記出力端子
    は、前記第２のＮＡＮＤゲートの前記第２の入力端子に
    接続される第３のＮＡＮＤゲート（３８）とを含む、請
    求項３に記載のインターフェイス手段を有する集積回路
    。
  5. （５）前記論理手段は、 真の入力において前記第２のタイミング信号を受取り、
    補にされた入力において前記第１のタイミング信号を受
    取り、そこから前記読出データ信号を発生する第１のＡ
    ＮＤゲート（２８）と、第１の補にされた入力において
    前記第１のタイプ信号を受取り、第２の補にされた入力
    において前記第２のタイミング信号を受取り、かつ、そ
    こから出力信号を発生する第２のＡＮＤゲート（３２）
    と、 第１の補にされた入力において前記第２のタイプ信号を
    受取り、第２の補にされた入力において前記第１のタイ
    ミング信号を受取り、第３の入力において前記第２のタ
    イミング信号を受取り、かつ、そこから出力信号を発生
    する第３のＡＮＤゲート（３４）を含み、さらに、 前記第２のおよび第３のＡＮＤゲートによって発生され
    た前記出力信号を受取り、そこから前記書込データ信号
    を発生する第１のＯＲゲート（４２）とを含む、請求項
    ２に記載のインターフェイス手段を有する集積回路。
JP1061971A 1988-03-14 1989-03-13 インターフェイス手段を有する集積回路 Pending JPH0214349A (ja)

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Application Number Priority Date Filing Date Title
US167,598 1988-03-14
US07/167,598 US4967346A (en) 1988-03-14 1988-03-14 Universal microprocessor interface circuit

Publications (1)

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JPH0214349A true JPH0214349A (ja) 1990-01-18

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ID=22608013

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JP1061971A Pending JPH0214349A (ja) 1988-03-14 1989-03-13 インターフェイス手段を有する集積回路

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US (1) US4967346A (ja)
EP (2) EP0333318A3 (ja)
JP (1) JPH0214349A (ja)
AT (1) ATE153458T1 (ja)
DE (1) DE68928052D1 (ja)

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