JPH0351306B2 - - Google Patents

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JPH0351306B2
JPH0351306B2 JP59209236A JP20923684A JPH0351306B2 JP H0351306 B2 JPH0351306 B2 JP H0351306B2 JP 59209236 A JP59209236 A JP 59209236A JP 20923684 A JP20923684 A JP 20923684A JP H0351306 B2 JPH0351306 B2 JP H0351306B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体チツプの上に半導体チツプを搭
載してなるChip on Chipの半導体装置に係り、
チツプ単体で、または両方のチツプを結線した後
の試験ができるようにした構成に関する。
大規模集積回路（LSI）の高機能化、高集積化
により、近年各種機能の回路を同一LSI内に構成
する場合が多くなつてきた。例えばCMOSと
TTL、またはアナログとCMOSのデイジタル、
さらにインタフエイス回路を設けてCMOSと
ECL等の構成を有するLSIの要求に対し、同一チ
ツプ内に構成することは困難である。無理をして
強行しても製造工程上、またその歩留りの上から
も極めて不利である。
従つて回路機能別に独立のチツプを用いれば、
それぞれに最適なプロセスが適用でき、各機能毎
の特徴が生かせることになり、そのため２チツプ
よりなる、所謂Chip on ChipのLSIが検討され
るようになつた。
この場合LSIは、各チツプ単独で、および両チ
ツプ結線後の試験ができるような回路構成である
ことが望まれる。
〔従来の技術と発明が解決しようとする問題点〕
入力端子に入力バツフアとして、相補型金属−
酸化物−半導体（CMOS）構造のインバータが
接続される場合が多いが、この場合は片方のチツ
プ、例えば第１のチツプを単独で試験する際に、
入力がフローテイングになると、インバータと電
源端子（VDD）と接地端子（VSS）間に電流が流
れ、内部回路に論理的不定状態を伝播し、試験が
できなくなる。
またCMOSは基本的に電流を流さないため、
DC電流は1μA以下であるが、テスタに接続しな
いフローテイングの入力端子が増えると、過大電
流が流れて内部回路を破壊することがある。
また片方のチツプ、例えば第１のチツプを単独
で試験する際に、第２のチツプが結線されていな
いため、この第１のチツプが正常に動作している
かどうかは分からない。即ち第１のチツプの出力
信号が正常に出ているかどうかは不明である。
つぎにこれらの問題を解決するため第１のチツ
プにデータ選択回路を設け、第１のチツプ単独で
試験する際に、第１のチツプの出力信号を選択す
るためその制御端子の電位を固定してしまうと、
両チツプを結線後試験をする際には第２のチツプ
からの選択信号を第１のチツプの制御端子に伝え
ることはできなかつた。
〔問題点を解決するための手段〕
上記問題点の解決は、 (1) ２個の半導体チツプが結線されてなり、第２
のチツプへ送る第１のチツプの出力信号を出す
出力端子と、第２チツプよりくる第１チツプの
入力信号を受ける入力端子と、該出力信号と該
入力信号を選択するデータ選択回路とを第１の
チツプに設け、第１のチツプ単独時は、第１の
チツプの出力信号を選択して第１のチツプに戻
すことにより第１のチツプの出力信号を試験で
きるようにし、また両チツプ結線時は第１チツ
プの入力信号を選択してデータ選択回路の出力
より内部に送るようにした本発明による半導体
装置、 (2) ２個の半導体チツプが結線されてなり、第２
のチツプへ送る第１のチツプの出力信号を出す
出力端子と、第２チツプよりくる第１チツプの
入力信号を受ける入力端子と、該出力信号と該
入力信号を選択するデータ選択回路とを第１の
チツプに設け、第１のチツプ単独時は、第１の
チツプの出力信号を選択して第１のチツプに戻
すことにより第１のチツプの出力信号を試験で
きるようにし、また両チツプ結線時は第１チツ
プの入力信号を選択してデータ選択回路の出力
より内部に送るようにし、つぎに第１のチツプ
の該データ選択回路の制御端子と電源電位また
は接地電位間にインピーダンスを挿入して該制
御端子の電位を固定し、かつ該制御端子に接続
する出力端子と、該出力端子に出力を接続した
前記インピーダンスより低い出力インピーダン
スを有するドライバとを第２にチツプに設け、
第２のチツプよりの選択信号を第１のチツプに
伝えられるようにした本発明による半導体装
置、 により達成される。
〔作用〕
入力端子にCMOSインバータの代わりにデー
タ選択回路を接続し、その制御端子に外部より制
御信号を与えて、チツプ単独の場合にはデータ選
択回路はこのチツプの出力信号を選んでチツプ内
に戻してダミー回路（接続される他方のチツプの
回路に相当する）に入れ、出力信号が正常に出て
いるかどうかを試験することができ、またこの場
合入力端子が開放になつても論理的に不定状態を
発生しない。
つぎにチツプ単独の場合に、データ選択回路が
入力信号を選ぶため制御端子にプルアツプまたは
プルダウン抵抗を入れてその電位に固定してしま
つても、両チツプ結線時において前記プルアツプ
またはプルダウン抵抗より低い出力インピーダン
スを有する駆動力の大きいドライバで駆動するこ
とにより選択信号のレベルを変え、データ選択回
路が入力信号を選べるようにしたものである。
〔実施例〕
第１図は第１の発明によるChip on Chip LSI
の試験回路図である、 図において、２点鎖線より右側は第１のチツ
プ、左側は第２のチツプを示す。
第１のチツプの入力端子をI1、出力端子をO1、
制御端子をC1、データ選択回路をS1とし、第２
のチツプのそれらをI2，O2，C2，S2とする。
各チツプのデータ選択回路は入力信号Ｉまたは
出力信号Ｏを選択する。ここでＩ，Ｏ，Ｃは端子
記号と同時に入力信号、出力信号、制御信号を表
す。
１チツプ時は、各チツプの制御信号Ｃをハイレ
ベル“Ｈ”にすると、データ選択回路Ｓは出力信
号Ｏを選択して出力し、これをダミー回路に入れ
て試験することにより、両チツプを結線しなくと
も各チツプの出力信号Ｏが正常に出ているかどう
かが分かる。
両チツプ結線時は、各チツプの制御信号Ｃをロ
ウレベル“Ｌ”にすると、データ選択回路Ｓは入
力信号Ｉを選択して出力する。
第２図は第２の発明によるChip on Chip LSI
の第１図に追加する部分を示す試験回路図であ
る。
図において、各チツプの制御端子ＣとVDD間に
挿入するインピーダンスとして、MΩ程度の高抵
抗のプルアツプ抵抗Ｒを挿入する。
またはＲの代わりにゲート幅／ゲート長（Ｗ／
Ｌ）の小さい電界効果トランジスタ（FET）を
用いてもよい。
２チツプ結線時は、相手のチツプに設けられ
た、Ｒより低い出力インピーダンスをもつドライ
バＤで駆動することにより、相手のチツプよりの
制御信号を、各チツプの制御端子Ｃに伝えること
ができる。即ち、プルアツプ抵抗Ｒにより“Ｈ”
に固定された各チツプの制御端子Ｃを、駆動力の
大きいドライバＤにより“Ｌ”にして、入力信号
Ｉを内部に伝える。
プルアツプ抵抗Ｒは拡散抵抗、多結晶珪素層を
用いた抵抗等が用いられるが、いまＲの代わりに
FETを用いＷ／Ｌの値を、 プルアツプFET：W1／L1＝５／50、 ドライバＤのFET：W2／L2＝50／5. とすれば、FETのβ値（伝達コンダクタンスｇn
の電圧に依存しない因子）はＷ／Ｌに比例するの
で、ドライバＤのFETのβ値はプルアツプFET
のそれの100倍となり、十分駆動ができることに
なる。
第３図は本発明によるLSIに用いるデータ選択
回路の他の例を示す回路図である。
この回路はトランスフアゲートを用いたスイツ
チによりデータ選択を行う。
図において、ｐチヤネルFETとｎチヤネル
FETを並列に接続してスイツチを構成し、FET
のゲートに制御信号Ｃによりスイツチの開閉を行
う。
このデータ選択回路の出力Ｓには、制御信号Ｃ
が“Ｈ”の場合は出力信号Ｏが選ばれ、制御信号
Ｃが“Ｌ”の場合は入力信号Ｉが選ばれる。
第４図は本発明によるLSIをパツケージに組込
んだ断面図である。
図において、パツケージ８の上に第１のチツプ
１を搭載し、その上に第２のチツプ４をフエイス
アツプに載せ、パツド（ボンデイングするための
接続端子）３，５をワイヤ６でボンデイングして
両チツプを結線する。つぎに第１のチツプ１の周
辺のパツド２とパツケージ８にメタライズされた
内部リード９とをワイヤ７でボンデイングする。
内部リード９はパツケージの外部リード１０に接
続されている。１１はパツケージの蓋を示す。
実施例では両チツプの結線をボンデイングで行
つたが、バンプ（導電層の隆起部）、ビームリー
ドで行つてもよい。
〔発明の効果〕
以上説明したように本発明によれば、１チツプ
時は、両チツプを結線しなくとも、このチツプの
出力信号が正常に出ているかどうかが試験でき
る。また入力端子がフローテイングになつても、
内部回路に論理的不定状態を伝播しない。
また両チツプ結線時は、相手のチツプよりの入
力信号を各チツプに伝えることができる。
【図面の簡単な説明】
第１図は第１の発明によるChip on Chip LSI
の試験回路図、第２図は第１の発明によるChip
on Chip LSIの第１図に追加する部分を示す試験
回路図、第３図は本発明によるLSIに用いるデー
タ選択回路の他の例を示す回路図、第４図は本発
明によるLSIをパツケージに組込んだ断面図であ
る。 図において、Ｉは入力端子、または入力信号、
Ｏは出力端子、または出力信号、Ｃは制御端子、
または制御信号、Ｓはデータ選択回路、（以上の
記号に対する添字はチツプ番号を示す）、Ｒはプ
ルアツプ抵抗、１は第１のチツプ、２，３，５は
パツド、４は第２のチツプ、６，７はワイヤ、８
はパツケージ、９は内部リード、１０は外部リー
ド、１１は蓋を示す。

Claims (1)

  1. 【特許請求の範囲】 １ ２個の半導体チツプが結線されてなり、第２
    のチツプへ送る第１のチツプの出力信号を出す出
    力端子と、第２チツプよりくる第１チツプの入力
    信号を受ける入力端子と、該出力信号と該入力信
    号を選択するデータ選択回路とを第１のチツプに
    設け、第１のチツプ単独時は、第１のチツプの出
    力信号を選択して第１のチツプに戻すことにより
    第１のチツプの出力信号を試験できるようにし、
    また両チツプ結線時は第１チツプの入力信号を選
    択してデータ選択回路の出力より内部に送るよう
    にしたことを特徴とする半導体装置。 ２ ２個の半導体チツプが結線されてなり、第２
    のチツプへ送る第１のチツプの出力信号を出す出
    力端子と、第２チツプよりくる第１チツプの入力
    信号を受ける入力端子と、該出力信号と該入力信
    号を選択するデータ選択回路とを第１のチツプに
    設け、第１のチツプ単独時は、第１のチツプの出
    力信号を選択して第１のチツプに戻すことにより
    第１のチツプの出力信号を試験できるようにし、
    また両チツプ結線時は第１チツプの入力信号を選
    択してデータ選択回路の出力より内部に送るよう
    にし、つぎに第１のチツプの該データ選択回路の
    制御端子と電源電位または接地電位間にインピー
    ダンスを挿入して該制御端子の電位を固定し、か
    つ該制御端子に接続する出力端子と、該出力端子
    に出力を接続した前記インピーダンスより低い出
    力インピーダンスを有するドライバとを第２のチ
    ツプに設け、第２のチツプよりの選択信号を第１
    のチツプに伝えられるようにしたことを特徴とす
    る半導体装置。
JP59209236A 1984-10-05 1984-10-05 半導体装置 Granted JPS6188538A (ja)

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EP85112588A EP0180776B1 (en) 1984-10-05 1985-10-04 Chip-on-chip semiconductor device
DE8585112588T DE3585309D1 (de) 1984-10-05 1985-10-04 "chip-on-chip" halbleitergeraet.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605687B2 (ja) * 1986-04-17 1997-04-30 三菱電機株式会社 半導体装置
US4825098A (en) * 1986-12-17 1989-04-25 Fujitsu Limited Bidirectional semiconductor device having only one one-directional device
JPH06105757B2 (ja) * 1987-02-13 1994-12-21 富士通株式会社 マスタ・スライス型半導体集積回路
US4761567A (en) * 1987-05-20 1988-08-02 Advanced Micro Devices, Inc. Clock scheme for VLSI systems
KR910003593B1 (ko) * 1987-12-30 1991-06-07 삼성전자 주식회사 고집적도 메모리용 모드 선택회로
US4866309A (en) * 1988-07-18 1989-09-12 Western Digital Corporation Multiplexed bus architecture for configuration sensing
US5162675A (en) * 1989-04-14 1992-11-10 Digital Communications Associates, Inc. Dual personal computer architecture peripheral adapter board and circuit
JP2839547B2 (ja) * 1989-05-02 1998-12-16 株式会社東芝 半導体集積回路装置
NL8902964A (nl) * 1989-12-01 1991-07-01 Philips Nv Op substraat geintegreerd teststelsel.
US5079442A (en) * 1990-03-28 1992-01-07 Advanced Micro Devices, Inc. Apparatus adaptable for use as a replacement output driver in a signal generating circuit
US5128723A (en) * 1991-05-06 1992-07-07 Xerox Corporation Scavengeless development system having toner deposited on a doner roller from a toner mover
CA2067599A1 (en) * 1991-06-10 1992-12-11 Bruce Alan Smith Personal computer with riser connector for alternate master
US5714802A (en) * 1991-06-18 1998-02-03 Micron Technology, Inc. High-density electronic module
JP2665285B2 (ja) * 1991-09-12 1997-10-22 三菱電機株式会社 半導体集積回路
JP3036233B2 (ja) * 1992-06-22 2000-04-24 松下電器産業株式会社 半導体装置およびその製造方法
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5686843A (en) * 1995-06-30 1997-11-11 International Business Machines Corporation Methods and apparatus for burn-in stressing and simultaneous testing of semiconductor device chips in a multichip module
US5550496A (en) * 1995-07-31 1996-08-27 Hewlett-Packard Company High speed I/O circuit having a small voltage swing and low power dissipation for high I/O count applications
US5625631A (en) * 1996-04-26 1997-04-29 International Business Machines Corporation Pass through mode for multi-chip-module die
US5923090A (en) * 1997-05-19 1999-07-13 International Business Machines Corporation Microelectronic package and fabrication thereof
US5900777A (en) * 1998-05-04 1999-05-04 International Business Machines Corporation Method for interconnecting CMOS chip types
JP3495281B2 (ja) * 1999-02-04 2004-02-09 ローム株式会社 半導体装置
JP2000227457A (ja) * 1999-02-05 2000-08-15 Rohm Co Ltd 半導体装置
JP3754221B2 (ja) * 1999-03-05 2006-03-08 ローム株式会社 マルチチップ型半導体装置
US6456101B2 (en) 1999-04-07 2002-09-24 Agere Systems Guardian Corp. Chip-on-chip testing using BIST
KR100335481B1 (ko) 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
US6559531B1 (en) 1999-10-14 2003-05-06 Sun Microsystems, Inc. Face to face chips
JP3831593B2 (ja) * 2000-09-21 2006-10-11 三洋電機株式会社 マルチチップモジュール
US7262492B2 (en) * 2004-09-28 2007-08-28 Intel Corporation Semiconducting device that includes wirebonds
DE102005008322B4 (de) * 2005-02-23 2017-05-24 Infineon Technologies Ag Signalübertragungsanordnung und Signalübertragungsverfahren
US8146046B2 (en) * 2006-03-23 2012-03-27 International Business Machines Corporation Structures for semiconductor structures with error detection and correction
US7526698B2 (en) * 2006-03-23 2009-04-28 International Business Machines Corporation Error detection and correction in semiconductor structures
KR100915822B1 (ko) * 2007-12-11 2009-09-07 주식회사 하이닉스반도체 바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법
KR20120118538A (ko) * 2011-04-19 2012-10-29 삼성전자주식회사 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055754A (en) * 1975-12-22 1977-10-25 Chesley Gilman D Memory device and method of testing the same
US4071902A (en) * 1976-06-30 1978-01-31 International Business Machines Corporation Reduced overhead for clock testing in a level system scan design (LSSD) system
US4103182A (en) * 1976-09-01 1978-07-25 Hewlett-Packard Company Programmable transfer gate array
US4350906A (en) * 1978-06-23 1982-09-21 Rca Corporation Circuit with dual-purpose terminal
JPS57208154A (en) * 1981-06-17 1982-12-21 Nec Corp Semiconductor device
US4446390A (en) * 1981-12-28 1984-05-01 Motorola, Inc. Low leakage CMOS analog switch circuit
JPS58115372A (ja) * 1981-12-29 1983-07-09 Fujitsu Ltd 半導体装置試験回路
JPS58154254A (ja) * 1982-03-10 1983-09-13 Hitachi Ltd 半導体装置
US4509008A (en) * 1982-04-20 1985-04-02 International Business Machines Corporation Method of concurrently testing each of a plurality of interconnected integrated circuit chips
US4558447A (en) * 1983-02-28 1985-12-10 International Business Machines Corporation Self-testing facilities of off-chip drivers for processor and the like
JPS6094756A (ja) * 1983-10-29 1985-05-27 Toshiba Corp 半導体装置
US4612499A (en) * 1983-11-07 1986-09-16 Texas Instruments Incorporated Test input demultiplexing circuit

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