JPH04229317A - 集積回路で使用される入出力論理モジュール - Google Patents

集積回路で使用される入出力論理モジュール

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JPH04229317A
JPH04229317A JP3131975A JP13197591A JPH04229317A JP H04229317 A JPH04229317 A JP H04229317A JP 3131975 A JP3131975 A JP 3131975A JP 13197591 A JP13197591 A JP 13197591A JP H04229317 A JPH04229317 A JP H04229317A
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JP
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input
output
integrated circuit
buffer
signal
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JP3131975A
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English (en)
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Douglas C Galbraith
ダグラス・シー・ガルブレイス
Jonathan W Greene
ジヨナサン・ダブリユ・グリーン
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Microsemi SoC Corp
Original Assignee
Actel Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル電子回路に関
する。本発明はとりわけ集積回路に入出力インタフェー
ス機能を提供するための、特にユーザ構成可能集積回路
に入出力インタフェース機能を提供するための回路に関
する。
【０００２】
【従来の技術】集積回路に入出力インタフェース機能を
提供するための回路は従来技術で知られている。このよ
うな回路の例としては、Ｈａｒｖｅｙ等による米国特許
第４，７１７，９１２号に開示されている回路が含まれ
る。更には、Ｘｉｌｉｎｘ製プログラマブルデバイスの
Ｘ３０００ファミリは、レジスタ出力又は直接出力とス
ルーレート制御とを有することが知られている。
【０００３】
【課題を解決するための手段】集積回路に入出力インタ
フェース機能を提供するための入出力モジュール回路は
、集積回路のＩ／Ｏパッドに電気的に接続されている入
力セクション及び出力セクションを含んでいる。入力セ
クションは外界からＣＭＯＳ互換性レベルへの論理信号
の翻訳のための入力バッファ／レベルシフタを含んでい
る。入力バッファは制御入力に適用される制御信号によ
り高インピーダンス状態に置かれ得る。入力バッファ／
レベルシフタの出力は２入力マルチプレクサの第１のデ
ータ入力に接続されている。２入力マルチプレクサの出
力は内部バス及び２入力マルチプレクサの第２のデータ
入力に接続されている。２入力マルチプレクサのセレク
ト入力は制御信号に、好ましくは入力バッファ／レベル
シフタを使用可能とするために使用される同一の制御信
号に接続されている。この相互接続により、２入力マル
チプレクサはデータラッチとして使用され得る。セレク
ト入力が低いと、出力が入力（第１のデータ入力）に追
随し、セレクト入力が高いと、出力状態が第２のデータ
入力を通じてフィードバックされ、このようにしてラッ
チされる。制御信号は他の信号の論理結合から得られ得
る。
【０００４】本発明の入出力モジュールセクションの出
力セクションは、内部データバスに接続されている第１
の入力及び第２のデータ入力にフィードバックされる出
力を有する２入力マルチプレクサを含んでいる。そのセ
レクト入力は制御信号から駆動される。２入力マルチプ
レクサの出力はＨＣＴバッファの入力にも接続されてい
る。ＨＣＴバッファの出力は集積回路のＩ／Ｏパッドに
接続されている。このパッドは、入力セクションが接続
されているパッドと同一のパッドであり得る。
【０００５】ＨＣＴバッファのスルー入力は遅い又は速
い立上がり時間を可能とする信号から駆動される。ＨＣ
Ｔバッファのイネーブル入力は他の論理信号から得られ
得るイネーブル信号から駆動される。
【０００６】
【実施例】本発明の好ましい入出力モジュール１０を示
している図１を参照すると、モジュール１０が入出力パ
ッド１２に関連し、全ての信号がこのパッド１２を通じ
て、入出力モジュール１２を含んでいる集積回路を通過
することが認められ得る。
【０００７】入出力モジュール１２の入力部分は、入力
１６と、出力１８と、イネーブル入力２０とを有する入
力バッファ１４を含んでいる。入力バッファ１４のイネ
ーブル入力２０により、入力バッファ１４の出力は従来
技術でよく知られているように高インピーダンス状態に
置かれ得る。入力バッファ１４は、入出力パッド１２の
駆動のために使用される論理ファミリと、入出力モジュ
ール１２で使用される論理ファミリとの間の論理レベル
を翻訳するためのレベルシフティングバッファであり得
、好ましい実施例ではＣＭＯＳである。
【０００８】入力バッファ１４の出力１８は入力側２入
力マルチプレクサ２４の第１のデータ入力２２に接続さ
れている。入力側２入力マルチプレクサ２４は、その出
力２８に接続されている第２のデータ入力２６と、セレ
クト入力３０とを有する。入力側２入力マルチプレクサ
２４のセレクト入力３０は、従来技術でよく知られてい
るようにレベルシフティングバッファであり得る入力バ
ッファ１４のイネーブル入力２０に接続されている。入
力側２入力マルチプレクサ２４の出力２８は出力ノード
３２に接続されており、このノードは、入出力論理モジ
ュール１０が一部となっている集積回路の内部バスであ
り得る。
【０００９】当業者には周知の如く、入力側２入力マル
チプレクサ２４は、セレクト入力３０の論理レベルが低
い第１の状態ではパススルーデバイスとして作用し且つ
セレクト入力３０が高い第２の状態では出力２８を入力
２６を通じてフィードバックさせることによりラッチと
して作用するラッチとして構成されている。
【００１０】入力側２入力マルチプレクサ２４のセレク
ト入力３０及び入力バッファ１４のイネーブル入力２０
は、信号ＧＩＮにより駆動される非反転入力（ｎｏｎ−
ｉｎｖｅｒｔｅｄｉｎｐｕｔ）３８及び信号ＩＮＥＮに
より駆動される反転入力４０とを有するＯＲゲートとし
て示されているゲート３６の出力３４により駆動される
。
【００１１】本発明の入出力論理モジュール１０の出力
セクションは、入出力論理モジュール１０を含んでいる
集積回路内の内部バス４６に接続されている第１のデー
タ入力４４を有する出力側２入力マルチプレクサ４２を
含んでいる。出力側２入力マルチプレクサ４２の第２の
データ入力４８はその出力５０に接続されている。当業
者は、出力側２入力マルチプレクサ４２が、入力側２入
力マルチプレクサ２４と同様に、セレクト入力５２上の
論理レベルが低いときはパススルーとして作用し且つセ
レクト入力５２上の論理入力が高いときはラッチとして
作用するラッチとして構成されていることを理解してい
る。
【００１２】出力側２入力マルチプレクサ４２の出力５
０は出力バッファ５６の入力５４に接続されている。出
力バッファ５６の出力５８は入出力パッド１２に接続さ
れている。出力バッファ５６は、入出力パッド１２がバ
ス回線なしに入力バッファ１４を駆動し得るように、従
来技術でよく知られている如く出力バッファ５６の出力
５８を高インピーダンス状態に置くように使用され得る
イネーブル入力６０を有する。出力バッファ５６のイネ
ーブル入力６０はゲート６４の出力６２により駆動され
ている。好ましい実施例では、ゲート６４は入力６６，
６８を有するＡＮＤゲートである。入力６６は信号ＯＵ
ＴＥＮにより駆動され、入力６８は信号ＥＮにより駆動
される。
【００１３】本明細書に開示されている２入力マルチプ
レクサ及び他の論理要素は、従来のＭＯＳ及びＣＭＯＳ
技術を使用して製造され得る。
【００１４】好ましい実施例では、出力バッファ５６は
更に、出力バッファ５６の出力５８での信号に対して速
いか又は遅いスルーレートの選択を行うスルー入力７０
を有する。スルーレート調整用回路は従来技術でよく知
られている。好ましい実施例では、スルーレート回路は
、５０ｐＦの負荷を駆動するために約０．６ボルト／ナ
ノ秒の立下がり時間で速いスルーレートを設定し且つ約
０．３ボルト／ナノ秒で遅いスルーレートを設定するよ
うに設計されるべきである。
【００１５】本発明の入出力論理モジュールの入出力セ
クションは、ユーザのために柔軟性を与えるように制御
され得る。スルーレートは、スルーレート入力セレクト
ラインをＶＤＤ又はアースに結合することにより設定さ
れ得る。ＩＮＥＮ入力がアースに接続されていると仮定
すると、ＧＩＮ入力をＶＤＤに接続すれば、入力バッフ
ァが不能状態になる。ＯＵＴＥＮ入力がＶＤＤで保持さ
れていると仮定すると、ＥＮ入力をアースに接続すれば
、入力バッファが不能状態になる。ＧＩＮ入力及びＥＮ
入力を共に内部ドライバ又は他のＩ／Ｏパッドに結合す
ると、パッド１２を入出力機能用に選択的に使用させ得
るＩ／Ｏ制御が行われる。出力イネーブル信号ＯＵＴＥ
Ｎ及び入力イネーブル信号ＩＮＥＮは、試験のような他
の目的のために入力又は出力機能を制御するために使用
され得る。
【００１６】本発明の好ましい実施例を本明細書で開示
したが、当業者は、本明細書には明示されていないが、
本発明の範囲内にある実施例を本明細書に基づいて構成
することができる。従って、本発明の範囲が単に前述し
た特許請求の範囲により制限されることが発明者の意図
である。
【図面の簡単な説明】
【図１】本発明の好ましい実施例の入出力論理モジュー
ルのブロックダイアグラムである。
【符号の説明】
１０　　入出力論理モジュール １２　　入出力パッド １４　　入力バッファ ２４　　入力側２入力マルチプレクサ ３６，６４　　ゲート ４２　　出力側２入力マルチプレクサ ５６　　出力バッファ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　集積回路で使用される入出力論理モジ
    ュールであって、該モジュールが該集積回路用入出力ノ
    ードと、該入出力ノードに接続された入力、イネーブル
    入力及び出力を有し且つ該出力を高インピーダンス状態
    に置くために該イネーブル入力上の信号に応答する入力
    バッファと、該入力バッファの出力に接続された第１の
    データ入力、第２のデータ入力、セレクト入力並びに該
    第２のデータ入力及び該集積回路の第１の内部バスに接
    続された出力を有する入力側２入力マルチプレクサと、
    該集積回路からの信号により該イネーブル入力を駆動す
    る手段と、該集積回路からの信号により該セレクト入力
    を駆動する手段とを含んでいることを特徴とするモジュ
    ール。
  2. 【請求項２】　　集積回路で使用される入出力論理モジ
    ュールであって、該モジュールが該集積回路用入出力ノ
    ードと、該集積回路の第２の内部バスに接続された第１
    のデータ入力、第２のデータ入力、セレクト入力及び該
    第２のデータ入力に接続された出力を有する出力側２入
    力マルチプレクサと、該出力側２入力マルチプレクサの
    該出力に接続された入力、該入出力ノードに接続された
    出力及びイネーブル入力を有する出力バッファと、該集
    積回路からの信号により該イネーブル入力を駆動する手
    段と、該集積回路からの信号により該セレクト入力を駆
    動する手段とを含んでいることを特徴とするモジュール
    。
  3. 【請求項３】　　集積回路で使用される入出力論理モジ
    ュールであって、該モジュールが該集積回路用入出力ノ
    ードと、該入出力ノードに接続された入力、入力バッフ
    ァイネーブル入力及び出力を有し、且つ該出力を高イン
    ピーダンス状態に置くために該イネーブル入力上の信号
    に応答する入力バッファと、該入力バッファの出力に接
    続された第１のデータ入力、第２のデータ入力、セレク
    ト入力並びに該第２のデータ入力及び該集積回路の第１
    の内部バスに接続された出力を有する入力側２入力マル
    チプレクサと、該集積回路からの信号により該入力バッ
    ファのイネーブル入力を駆動する手段と、該集積回路か
    らの信号により該入力側２入力マルチプレクサのセレク
    ト入力を駆動する手段と該集積回路の第２の内部バスに
    接続された第１のデータ入力、第２のデータ入力、セレ
    クト入力及び該第２のデータ入力に接続された出力を有
    する出力側２入力マルチプレクサと、該出力側２入力マ
    ルチプレクサの該出力に接続された入力、該入出力ノー
    ドに接続された出力及び出力バッファイネーブル入力を
    有する出力バッファと、該集積回路からの信号により該
    出力バッファのイネーブル入力を駆動する手段と、該集
    積回路からの信号により該出力側２入力マルチプレクサ
    のセレクト入力を駆動する手段とを含んでいることを特
    徴とするモジュール。
JP3131975A 1990-05-11 1991-05-08 集積回路で使用される入出力論理モジュール Pending JPH04229317A (ja)

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US07/522,389 US5017813A (en) 1990-05-11 1990-05-11 Input/output module with latches
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