JPS60169216A - フリツプ・フロツプ回路 - Google Patents
フリツプ・フロツプ回路Info
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- JPS60169216A JPS60169216A JP59022965A JP2296584A JPS60169216A JP S60169216 A JPS60169216 A JP S60169216A JP 59022965 A JP59022965 A JP 59022965A JP 2296584 A JP2296584 A JP 2296584A JP S60169216 A JPS60169216 A JP S60169216A
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- JP
- Japan
- Prior art keywords
- threshold voltage
- flip
- circuit
- alpha rays
- gate
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/013—Modifications of generator to prevent operation by noise or interference
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はシリーズゲート構成によるしきい値電圧設定回
路を有するフリ、プｅ７０．プ回路に関する。
路を有するフリ、プｅ７０．プ回路に関する。
従来技術と問題点
従来、例えばＫＯＩ＋回路では基本ゲート回路の組合せ
によるシリーズゲー）＃［によって７リアプ・７０ツブ
回路を構成している。これは高集積化を図る上で重要な
構成であるが、近年高密度化、微細化が進展するに伴い
種々の問題が生じている。
によるシリーズゲー）＃［によって７リアプ・７０ツブ
回路を構成している。これは高集積化を図る上で重要な
構成であるが、近年高密度化、微細化が進展するに伴い
種々の問題が生じている。
その１つとして工Ｏパ、ケージから発生するα線による
誤動作がある。パッケージからのα線は極めてｌＩ量で
あるが、前述の如−〈工０回路が高密度化、微細化する
に伴いこれによる影響が無視出来ないレベルとなってい
る。すなわち、α線がトランジスタに照射されるとトラ
ンジスタがらスパイクノイズが発生され、これによって
ハイレベルをホールドしていた状態が四−レベルに切す
変わってしまい論ｉの逆転が生じる。従来この種の問題
に対しては論理振幅をスパイクノイズの影響が無視し得
る程度に大きく設けるが、又はノイズ除去用のコンデン
サを設けるかによって解決してきたが、前者については
スイング時間が長いために、後者についてはチャージ／
ディスチャージに時間を要するために、スイッチング時
間の高速化にとって障害となっていた。
誤動作がある。パッケージからのα線は極めてｌＩ量で
あるが、前述の如−〈工０回路が高密度化、微細化する
に伴いこれによる影響が無視出来ないレベルとなってい
る。すなわち、α線がトランジスタに照射されるとトラ
ンジスタがらスパイクノイズが発生され、これによって
ハイレベルをホールドしていた状態が四−レベルに切す
変わってしまい論ｉの逆転が生じる。従来この種の問題
に対しては論理振幅をスパイクノイズの影響が無視し得
る程度に大きく設けるが、又はノイズ除去用のコンデン
サを設けるかによって解決してきたが、前者については
スイング時間が長いために、後者についてはチャージ／
ディスチャージに時間を要するために、スイッチング時
間の高速化にとって障害となっていた。
発明の目的
本発明の目的は、上述した問題点に鑑み、７リツプ・プ
ロップ回路におけるしきい値電圧のレベルを論理振幅を
２等分した中央レベルよりもｐ−レベル側に設定するこ
とに着目し、これによりハイレベル側の余裕度を従来の
方式に比して大にすることによってα線によるスパイク
ノイズの影響を低減することが可能なしきい値電圧設定
回路を具備するフリップ＠７Ｉ：Ｉ、ブ回路を提供する
ことにある。
ロップ回路におけるしきい値電圧のレベルを論理振幅を
２等分した中央レベルよりもｐ−レベル側に設定するこ
とに着目し、これによりハイレベル側の余裕度を従来の
方式に比して大にすることによってα線によるスパイク
ノイズの影響を低減することが可能なしきい値電圧設定
回路を具備するフリップ＠７Ｉ：Ｉ、ブ回路を提供する
ことにある。
発明の構成
この目的は本発明によれば、シリーズゲート構成による
７リツプ・フロ、ブ回路において、少なくとも２種類の
しきい値電圧な発生するしきい値電圧設定回路を具備し
、該しきい値設定回路は、一方のしきい電圧を他方のし
きい値電圧に比べて所定のレベルだけ下げて設定し、該
一方のしきい値電圧を入力側フリップ−７田、プゲート
に供給し、該他方のしきい値電圧をホールド側フリップ
・フｐ、プゲートに供給することを特徴とするアリ、プ
・７０．プ回路を提供することによって達成される。
７リツプ・フロ、ブ回路において、少なくとも２種類の
しきい値電圧な発生するしきい値電圧設定回路を具備し
、該しきい値設定回路は、一方のしきい電圧を他方のし
きい値電圧に比べて所定のレベルだけ下げて設定し、該
一方のしきい値電圧を入力側フリップ−７田、プゲート
に供給し、該他方のしきい値電圧をホールド側フリップ
・フｐ、プゲートに供給することを特徴とするアリ、プ
・７０．プ回路を提供することによって達成される。
実施例
第１図は本発明による一実施例としての７リツプ・７四
ツブ回路を示す。第１図において、しきい値電圧設定回
路りはＰＮＰ ）ランジスタＱ９おＱ１０と複数個の抵
抗により構成される。点Ｐ１ におけるＱ９のエミ、り
出力は一方のしきい値電圧（ＶｒθＨ）として入力側７
す、ブ轡７四、プゲート２構成するＱ２のベースに供給
され、点Ｐ２におけるＱｊＯのコレクタ出力は他方のし
きい値電圧（ｖｒｅｒ２）としてホールド側フリ、ブ・
フ四、プゲートを構成するＱ３のベースに供給される。
ツブ回路を示す。第１図において、しきい値電圧設定回
路りはＰＮＰ ）ランジスタＱ９おＱ１０と複数個の抵
抗により構成される。点Ｐ１ におけるＱ９のエミ、り
出力は一方のしきい値電圧（ＶｒθＨ）として入力側７
す、ブ轡７四、プゲート２構成するＱ２のベースに供給
され、点Ｐ２におけるＱｊＯのコレクタ出力は他方のし
きい値電圧（ｖｒｅｒ２）としてホールド側フリ、ブ・
フ四、プゲートを構成するＱ３のベースに供給される。
フリップ・フ四ツブ回路の出力線Ａ、Ｂには出力Ｑおよ
び反転出力可があられれるが、α線による影響はハイレ
ベ／Ｉ／を示−ルドしているｑ出力に与える。すなわち
、Ｑ５０ベースにクロ、クバルス０がハイレベルとして
入力されるとＤＸＮよりデータが書込れＱ出力はハイレ
ベルをホールドしているが、第２図に示すようにハイレ
ベルをホールドしている状態でα線によるスパイクノイ
ズＮが発生するとその時点からハイレベルがｐ−レベル
に切り変わる状態が発生する。
び反転出力可があられれるが、α線による影響はハイレ
ベ／Ｉ／を示−ルドしているｑ出力に与える。すなわち
、Ｑ５０ベースにクロ、クバルス０がハイレベルとして
入力されるとＤＸＮよりデータが書込れＱ出力はハイレ
ベルをホールドしているが、第２図に示すようにハイレ
ベルをホールドしている状態でα線によるスパイクノイ
ズＮが発生するとその時点からハイレベルがｐ−レベル
に切り変わる状態が発生する。
このようなα線によるスパイクノイズの影響な低減する
ために第１図に示すしきい値電圧設定回路りのコレクタ
出力によるしきい値電圧（Ｖｒｅｆ２）を第６図に示す
如（Ｖｒｅｆｌよりも所定のレベルだけ下げたレベルに
なるように設定する。これにより論理振幅（ｖＯＨ−ｖ
ＯＬ）を変えることなく、ハイレベル側の余裕度をＶｒ
ｅｆｌの場合よりも大きく設定することが可能なためス
パイクノイズによる誤動作を大幅に低減することができ
る。一方、出力ＪＩＪＢの反転出力す側は四−レベルで
あるためスパイクノイズの影響は無視し得ることは自明
である。
ために第１図に示すしきい値電圧設定回路りのコレクタ
出力によるしきい値電圧（Ｖｒｅｆ２）を第６図に示す
如（Ｖｒｅｆｌよりも所定のレベルだけ下げたレベルに
なるように設定する。これにより論理振幅（ｖＯＨ−ｖ
ＯＬ）を変えることなく、ハイレベル側の余裕度をＶｒ
ｅｆｌの場合よりも大きく設定することが可能なためス
パイクノイズによる誤動作を大幅に低減することができ
る。一方、出力ＪＩＪＢの反転出力す側は四−レベルで
あるためスパイクノイズの影響は無視し得ることは自明
である。
第４図は本発明によるフリ、プ・７０．プ回路のしきい
値電圧設定方式の効果を示すグラフである。一般的にセ
２ミ、クバ、ケージから発生するα線によるスパイクノ
イズのレベルは１８０〜２００ ｍＶであることが確認
されている。又、一般に、−理振幅は約４００ ｍＶに
設定されるが、スイッチング速度を高速化するためには
より小さい方が好ましいことは明らがである。しがしな
がら上述したようにスパイクノイズのレベルが１８０〜
２ Ｄ ＯｍＶ生ずるためにしきい値Ｖｒｅｆ１ではハ
イレベル側に余裕度がなく誤動作の生ずる頻度の高いこ
とも明らかである。第４図において、縦軸は１時間当り
の７エイルカウ、ント数（Ｆ、Ｇ）を示し、横軸は論理
振幅（ｖＯＨ−ｖＯＬ ）を４００ ｍＶとした場合の
２等分レベル２００ ｍＶ Ｔｔ Ｖｒｅｔ１トしたと
きの各Ｖｒｅｆ２を示す。図がら明らかなようニ、従来
（７） ２００ ｍＶのＶｒｅｆｌではフェイルカウン
ト数が１時間当り約１０５細化じたものが、Ｖｒｅｆｌ
よりローレベル側に２５ ｍＶ 下げたレベル即ちハイ
レベルＶ。Ｈから２２５ ｍＶに設定すると１時間当り
２００〜３００個に低減され、一方、Ｖｒｅｆｌよりハ
イレベル側に２５ｍＶ上げたレベル即ちハイレベＡ／ｖ
ｏＨから１７５ ｍＶに設定すると１時間当り約８ Ｘ
１０３個生細化ことがわかる。なお、一方のしきい値
電圧Ｖｒｅｆｌを論理振幅の中央レベルより若干高くシ
、他方のしきい値電圧Ｖｒ＠ｆ２を若干低くしても本発
明の効果は得られる。
値電圧設定方式の効果を示すグラフである。一般的にセ
２ミ、クバ、ケージから発生するα線によるスパイクノ
イズのレベルは１８０〜２００ ｍＶであることが確認
されている。又、一般に、−理振幅は約４００ ｍＶに
設定されるが、スイッチング速度を高速化するためには
より小さい方が好ましいことは明らがである。しがしな
がら上述したようにスパイクノイズのレベルが１８０〜
２ Ｄ ＯｍＶ生ずるためにしきい値Ｖｒｅｆ１ではハ
イレベル側に余裕度がなく誤動作の生ずる頻度の高いこ
とも明らかである。第４図において、縦軸は１時間当り
の７エイルカウ、ント数（Ｆ、Ｇ）を示し、横軸は論理
振幅（ｖＯＨ−ｖＯＬ ）を４００ ｍＶとした場合の
２等分レベル２００ ｍＶ Ｔｔ Ｖｒｅｔ１トしたと
きの各Ｖｒｅｆ２を示す。図がら明らかなようニ、従来
（７） ２００ ｍＶのＶｒｅｆｌではフェイルカウン
ト数が１時間当り約１０５細化じたものが、Ｖｒｅｆｌ
よりローレベル側に２５ ｍＶ 下げたレベル即ちハイ
レベルＶ。Ｈから２２５ ｍＶに設定すると１時間当り
２００〜３００個に低減され、一方、Ｖｒｅｆｌよりハ
イレベル側に２５ｍＶ上げたレベル即ちハイレベＡ／ｖ
ｏＨから１７５ ｍＶに設定すると１時間当り約８ Ｘ
１０３個生細化ことがわかる。なお、一方のしきい値
電圧Ｖｒｅｆｌを論理振幅の中央レベルより若干高くシ
、他方のしきい値電圧Ｖｒ＠ｆ２を若干低くしても本発
明の効果は得られる。
上述のデータはセラミックパッケージについて得られた
効果であるが他のバ、ケージにおいても実験値に基づい
てしきい値を設定することができるＯ 発明の効果 本発明によれば、しきい値電圧を論理振幅を２等分した
中央レベルよりもローレベル側に所定レベルだけ下げて
設定するようにしたので、α線によるスパイクノイズの
影響を大幅に低減することができる。
効果であるが他のバ、ケージにおいても実験値に基づい
てしきい値を設定することができるＯ 発明の効果 本発明によれば、しきい値電圧を論理振幅を２等分した
中央レベルよりもローレベル側に所定レベルだけ下げて
設定するようにしたので、α線によるスパイクノイズの
影響を大幅に低減することができる。
第１図は、本発明による一実施例としてのフリップ・フ
四、プ回路図、 第２図は、第１図回路のり四ツクパルス、データおよび
Ｑ出力波形を示すタイミング図、第３図は、第１図回路
のしきい値電圧の設定レベルを説明する図、および 第４図は第１図回路の効果を示すグラフである。 （符号の説明） Ｌ・・・しきい値電圧設定回路 Ｑ１〜Ｑ１０・・・ＰＨＰ）ランジスタ脂、〜工Ｈ３・
・・定電流源 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 第２図 第４図 Ｔ／’） ｚＵＪｚｚｂＶｒｅｆ（ｍｖ）手続補正書 昭和６０年５月３υ日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第０２２９６５号 ２、発明の名称 ラッチ回路（新名称） ３、補正をする者 事件との関係 特許出願人 名称 （５２２） 富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号静光
虎ノ門ビル 電話５０４−０７２１氏名 弁理士（６５
７９） 青 木 朗（外３名） ５、補正の対象 （１）明細書の「発明の名称」の欄 （２）明細書の「特許請求の範囲」の欄（３ン 明細書
の「発明の詳細な説明」の欄（４）明細書の「図面の簡
単な説明」の欄６、補正の内容 （２、特許請求の範囲を別紙のとおシ補正する。 （３）■ 明細書、第１頁、第１７行目、同、第１頁、
第２０行目〜第２頁、第１行目、同、第３頁、第１〜２
行目、同、第３頁、第８行目、同、第４頁、第３〜４行
目、同、４頁、第１３行目、同、第５頁、第１４行目、
に記載の［フリップ・フロップ」を「ラッチ」に補正す
る。 ■ 明細書、第３頁、第１１〜２０行目、「シリーズ・
・・回路」を削除し、「第１図に示す如く、データ入力
信号を受けるデータ入力端としてのトランジスタＱ１の
ペースと、フィードバック入力信号を出力端としてのト
ランジスタＱｓのペースから、フィードバックルー）を
介して受けるフィードバック入力端としてのトランジス
タ（ｉ４のベースヲ有し、該フィードバック入力信号の
一方のレベルであるトランジスタＱ３のペースにおける
基準電位に対するマージンを、該データ入力信号の一方
のレベルであるトランジスタＱ２のペースにおける基準
電位に対するマージンよシ太としたことを特徴とするラ
ッチ回路」を加入する。 （４）明細書、第７頁、第１２〜１３行目、フリップ・
フロップ」を「ラッチ」に補正する。 乙 ５小イ１書づ５印ＣグＦ丁４ 植Ｊ加門一端十の範囲 ノ 遍 ２、特許請求の範囲 端とを有し、
四、プ回路図、 第２図は、第１図回路のり四ツクパルス、データおよび
Ｑ出力波形を示すタイミング図、第３図は、第１図回路
のしきい値電圧の設定レベルを説明する図、および 第４図は第１図回路の効果を示すグラフである。 （符号の説明） Ｌ・・・しきい値電圧設定回路 Ｑ１〜Ｑ１０・・・ＰＨＰ）ランジスタ脂、〜工Ｈ３・
・・定電流源 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 第２図 第４図 Ｔ／’） ｚＵＪｚｚｂＶｒｅｆ（ｍｖ）手続補正書 昭和６０年５月３υ日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５９年特許願第０２２９６５号 ２、発明の名称 ラッチ回路（新名称） ３、補正をする者 事件との関係 特許出願人 名称 （５２２） 富士通株式会社 ４、代理人 住所 〒１０５東京都港区虎ノ門−丁目８番１０号静光
虎ノ門ビル 電話５０４−０７２１氏名 弁理士（６５
７９） 青 木 朗（外３名） ５、補正の対象 （１）明細書の「発明の名称」の欄 （２）明細書の「特許請求の範囲」の欄（３ン 明細書
の「発明の詳細な説明」の欄（４）明細書の「図面の簡
単な説明」の欄６、補正の内容 （２、特許請求の範囲を別紙のとおシ補正する。 （３）■ 明細書、第１頁、第１７行目、同、第１頁、
第２０行目〜第２頁、第１行目、同、第３頁、第１〜２
行目、同、第３頁、第８行目、同、第４頁、第３〜４行
目、同、４頁、第１３行目、同、第５頁、第１４行目、
に記載の［フリップ・フロップ」を「ラッチ」に補正す
る。 ■ 明細書、第３頁、第１１〜２０行目、「シリーズ・
・・回路」を削除し、「第１図に示す如く、データ入力
信号を受けるデータ入力端としてのトランジスタＱ１の
ペースと、フィードバック入力信号を出力端としてのト
ランジスタＱｓのペースから、フィードバックルー）を
介して受けるフィードバック入力端としてのトランジス
タ（ｉ４のベースヲ有し、該フィードバック入力信号の
一方のレベルであるトランジスタＱ３のペースにおける
基準電位に対するマージンを、該データ入力信号の一方
のレベルであるトランジスタＱ２のペースにおける基準
電位に対するマージンよシ太としたことを特徴とするラ
ッチ回路」を加入する。 （４）明細書、第７頁、第１２〜１３行目、フリップ・
フロップ」を「ラッチ」に補正する。 乙 ５小イ１書づ５印ＣグＦ丁４ 植Ｊ加門一端十の範囲 ノ 遍 ２、特許請求の範囲 端とを有し、
Claims (1)
- １、 シリーズゲート構成による７リツプ・フロ、ブ回
路において、少なくとも２種類のしきい値電圧を発生す
るしきい値電圧設定回路を具備し、該しきい値設定回路
は、一方のしきい電圧を他方のしきい値電圧に比べて所
定のレベルだけ下げて設定し、該一方のしきい値電圧を
入力側フリップ・フ四ツブゲートに供給し、該他方のし
きい値電圧をホールド側フリップ・７０ツブゲートに供
給することを特徴とするフリ、プ・フ四、ブ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022965A JPS60169216A (ja) | 1984-02-13 | 1984-02-13 | フリツプ・フロツプ回路 |
| US06/700,893 US4755693A (en) | 1984-02-13 | 1985-02-07 | ECL latch circuit insensitive to alpha ray disturbances |
| KR1019850000856A KR890004886B1 (ko) | 1984-02-13 | 1985-02-11 | 래치회로 |
| DE8585300930T DE3573049D1 (en) | 1984-02-13 | 1985-02-13 | A latch circuit |
| EP85300930A EP0154426B1 (en) | 1984-02-13 | 1985-02-13 | A latch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59022965A JPS60169216A (ja) | 1984-02-13 | 1984-02-13 | フリツプ・フロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169216A true JPS60169216A (ja) | 1985-09-02 |
Family
ID=12097290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59022965A Pending JPS60169216A (ja) | 1984-02-13 | 1984-02-13 | フリツプ・フロツプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4755693A (ja) |
| EP (1) | EP0154426B1 (ja) |
| JP (1) | JPS60169216A (ja) |
| KR (1) | KR890004886B1 (ja) |
| DE (1) | DE3573049D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4810900A (en) * | 1986-07-31 | 1989-03-07 | Mitsubishi Denki K.K. | ECL circuit with improved α-ray resistant properties |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725979A (en) * | 1986-12-05 | 1988-02-16 | Monolithic Memories, Inc. | Emitter coupled logic circuit having fuse programmable latch/register bypass |
| JP2574798B2 (ja) * | 1987-06-19 | 1997-01-22 | 株式会社日立製作所 | トランジスタ回路 |
| US4940905A (en) * | 1987-10-20 | 1990-07-10 | Hitachi, Ltd. | ECL flip-flop with improved x-ray resistant properties |
| US4804861A (en) * | 1988-02-11 | 1989-02-14 | Motorola, Inc. | Multifunction onboard input/output termination |
| US4866306A (en) * | 1988-04-01 | 1989-09-12 | Digital Equipment Corporation | ECL mux latch |
| US4926066A (en) * | 1988-09-12 | 1990-05-15 | Motorola Inc. | Clock distribution circuit having minimal skew |
| US4900954A (en) * | 1988-11-30 | 1990-02-13 | Siemens Components,Inc. | Mixed CML/ECL macro circuitry |
| US4990889A (en) * | 1989-05-10 | 1991-02-05 | The United States Of America As Represented By The Secretary Of The Army | Flare simulator and test circuit |
| US5043939A (en) * | 1989-06-15 | 1991-08-27 | Bipolar Integrated Technology, Inc. | Soft error immune memory |
| US5017813A (en) * | 1990-05-11 | 1991-05-21 | Actel Corporation | Input/output module with latches |
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