JPH07249971A - Ｅｃｌレベルパワーオンリセット信号生成回路 - Google Patents

Abstract

(57)【要約】 【目的】 長い時定数でも安定なＥＣＬレベルのパワー
オンリセツト信号を生成する。 【構成】 電源ＶEEの投入に応答して充電される時定数
回路（Ｒ３，Ｒ４，Ｃ２）を設け、この充電々圧をヒス
テリシス特性の回路（ＩＣ１，Ｒ１，Ｒ２）へ入力す
る。その出力をＥＣＬ回路用電源ＶTTへ抵抗Ｒ５を介し
てプルダウンする構成として、安定なＥＣＬレベルのパ
ワーオンリセツト信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＥＣＬレベルパワーオン
リセット信号生成回路に関し、特にＥＣＬ（エミッタカ
ップルドロジック）回路に対するパワーオンリセット信
号生成回路に関するものである。

【０００２】

【従来の技術】近年、高速動作可能なディジタルＩＣと
して、ＥＣＬ（エミッタカップルドロジック）が広く使
われている。これらのＥＣＬ回路に対してパワーオンリ
セットをかける場合の従来の方法を述べる。

【０００３】パワーオンリセットとは、電子回路に電源
が投入された後、電源が十分に安定するまでの一定期
間、電子回路をある状態に固定しておくためにかけるも
のである。

【０００４】ＥＣＬレベルのパワーオンリセツト信号を
得る方法として安易に思い付く方法として、図９に示す
様に、ＴＴＬまたはＣＭＯＳレベルのパワーオンリセツ
ト用ＩＣ９１と、ＴＴＬまたはＣＭＯＳレベル信号をＥ
ＣＬレベルに変換するＩＣ９２を使用することが考えら
れる。

【０００５】通常、ＴＴＬまたはＣＭＯＳレベルのパワ
ーオンリセツト用のＩＣ９１に、外付けでコンデンサＣ
９１並びに抵抗Ｒ９１を接続し、これらのコンデンサＣ
９１と抵抗Ｒ９１によりパワーオンリセツトの時定数が
設定される。このパワーオンリセツト用ＩＣ９１の出力
信号レベルはＴＴＬまたはＣＭＯＳレベルであり、この
信号レベルをＥＣＬレベルに変換するＩＣ９２を使用し
てパワーオンリセツト信号を生成し、ＥＣＬゲート９３
を介してパワーオンリセツト信号を得るようになってい
る。

【０００６】尚、Ｒ９２，Ｒ９３はＥＣＬ回路側の電源
ＶTTへのプルダウン抵抗である。

【０００７】また、別の方法として、図１０に示す用
に、抵抗Ｒ１０１，Ｒ１０２，コンデンサＣ１０１から
なる時定数設定回路と、ＥＣＬゲート９３とを使用して
パワーオンリセツト信号を得る方法がある。この方法に
おいて、パワーオンリセツト信号の極性がリセット時
“Ｌ”、リセット解除時“Ｈ”である場合について説明
する。

【０００８】時定数設定回路は、負電源ＶEEとＧＮＤの
間を２本の抵抗Ｒ１０１，Ｒ１０２で分割し、その中点
の電圧がＥＣＬレベルの“Ｈ”なるように選んである。
そして、負電源ＶEE側の抵抗Ｒ１０２と並列にコンデン
サＣ１０１を接続してある。

【０００９】電源投入時、中点の電圧は負電源電圧ＶEE
まで下がる。このとき、ＥＣＬゲート９３は“Ｌ”レベ
ルを認識し、その出力は“Ｌ”レベルとなってリセット
状態を出力する。その後、抵抗Ｒ１０１を介してコンデ
ンサＣ１０１は充電され、中点の電圧が徐々に上がって
きて、中点電圧がＥＣＬゲート９３のスレッシホールド
電圧を横切ると、出力は“Ｈ”レベルになり、リセット
解除状態を出力する。

【００１０】

【発明が解決しようとする課題】図９の例では、電源の
種類として、パワーオンリセツト用ＩＣ９１にＶCC（＋
５Ｖ），ＴＴＬ−ＥＣＬ変換ＩＣ９２にＶCC（＋５Ｖ）
とＶEE（−５．２Ｖ），リセット信号を受ける側の回路
の終端抵抗用の電源ＶTT（−２．１Ｖ）の３種類が存在
する。

【００１１】この場合、パワーオンリセツト信号を必要
としているＥＣＬ回路のリセット信号を解除する最低条
件として、ＶEEとＶCCの電源が安定した後である必要が
ある。このため、電源の性能や負荷の大きさによって、
例えばＶEE→ＶTT→ＶCCの順で電源を投入することが可
能な電源投入順序回路が必要になる場合があり、回路規
模を大きくしてしまう。

【００１２】図１０の例では、時定数を長くとるとＥＣ
Ｌゲート９３の入力電圧が徐々に変化し、その結果スレ
ッシホールド電圧付近をこの入力電圧がゆっくりと横切
るため、出力が発振して不安定なリセットになってしま
う。

【００１３】また、ＶCCの電源は不要であるが、やはり
ＶTT→ＶEEの順で電源投入順序回路が必要になる場合が
ある。

【００１４】本発明の目的は、長い時定数としても立上
り、立下り時間の速い安定なパワーオンリセツト信号を
得ることができる。ＥＣＬレベルパワーオンリセツト信
号生成回路を提供することである。

【００１５】本発明の他の目的は、電源の種類が複数あ
る場合にその投入順序と無関係に安定なＥＣＬレベルパ
ワーオンリセツト信号生成回路を提供することである。

【００１６】

【課題を解決するための手段】本発明によるＥＣＬレベ
ルパワーオンリセツト信号生成回路は、第１の電源電圧
の投入に応答して充電される時定数手段と、この充電電
圧を入力とし入出力特性がヒステリシス特性を有するヒ
ステリシス手段と、このヒステリシス手段の出力をＥＣ
Ｌ回路用の第２の電源電圧にプルダウン若しくはプルア
ップする手段とを含み、前記ヒステリシス手段の出力を
ＥＣＬ回路のパワーオンリセット信号としてなることを
特徴とする。

【００１７】本発明による他のＥＣＬレベルパワーオン
リセット信号生成回路は、第１の電源電圧の投入に応答
してこの第１の電源電圧により充電される第１の時定数
手段と、ＥＣＬ回路用の第２の電源電圧の投入に応答し
てこの第２の電源電圧により充電される第２の時定数手
段と、前記第１及び第２の時定数手段の各充電電圧を入
力とし夫々入出力特性がヒステリシス特性を有する第１
及び第２のヒステリシス手段と、これ等第１及び第２の
ヒステリシス手段の各出力のワイヤードオア出力を前記
第２の電源電圧にプルダウン若しくはプルアップする手
段とを含み、前記ワイヤードオア出力をＥＣＬ回路のパ
ワーオンリセット信号としてなることを特徴とする。

【００１８】

【作用】入出力特性がヒステリシス特性を有する回路の
入力へ、第１の電源ＶEEの投入により充電される時定数
回路の時定数出力を印加し、この時定数出力がヒステリ
シス特性のスレッシホールド電圧を横切るときにリセッ
ト及びリセット解除信号を生成する様に構成し、このリ
セット及びリセット解除信号をＥＣＬ回路用の第２の電
源ＶTTへプルダウン若しくはプルアップする構成とし、
このプルダウン若しくはプルアップ信号出力をＥＣＬレ
ベルのパワーオンリセツト信号とするものである。

【００１９】こうすることにより、長い時定数に設定し
てもヒステリシス特性のために安定なパワーオンリセツ
ト信号が得られることになる。

【００２０】また、第１の電源ＶEEと第２の電源ＶTTと
の投入順序を無関係とするために、これ等各電源により
夫々充電される第１及び第２の時定数回路を設ける。こ
れら各時定数回路に夫々対応して第１及び第２のヒステ
リシス回路を設けて、これ等両回路の出力をワイヤード
オア結合して電源ＶTTへプルダウン若しくはプルアップ
するものである。

【００２１】

【実施例】以下、図面を用いて本発明の実施例について
詳述する。

【００２２】図１は本発明の一実施例の回路図である。
グランドと電源電圧ＶEE（１）との間に抵抗Ｒ３，Ｒ
４，コンデンサＣ２からなる時定数回路が設けられてい
る。この時定数回路の充電電圧（時定数出力電圧）２は
ヒステリシス特性を有するヒステリシス回路の入力へ印
加されている。

【００２３】このヒステリシス回路は、本例ではＥＣＬ
差動ラインレシーバＩＣ１を用いており、例えばモトロ
ーラ社のＭＣ１０Ｈ１１５用いることができる。このＥ
ＣＬ差動ラインレシーバＩＣ１の回路例を図２に示して
いる。

【００２４】図２において、差動対の入力をベース入力
とするエミッタ結合型の差動対トランジスタＱ１，Ｑ２
を有しており、そのコレクタ負荷Ｒ２１，Ｒ２２のうち
一方からオープンコレクタ型のエミッタフォロワトラン
ジスタＱ３により回路出力が導出されるようになってい
る。また、抵抗Ｒ２５，Ｒ２６，ダイオードＤ１，Ｄ２
の直列回路により基準電圧ＶBBを得て外部へ出力するよ
うになっている。

【００２５】尚、抵抗Ｒ２３，Ｒ２４は入力抵抗を示
し、Ｉ１は電流源を示している。回路電源を０Ｖと−
５．２Ｖとすると、基準電圧ＶBBは−１．３Ｖであり、
ＥＣＬレベルの“Ｈ”は−０．８Ｖ，“Ｌ”は−１．８
Ｖとなるものである。

【００２６】このＥＣＬ差動ラインレシーバＩＣ１をヒ
ステリシス回路とすべく図１に示す如く、その入力と非
反転入力との間に抵抗Ｒ１，Ｒ２による正帰還回路が付
加されている。すなわち、抵抗Ｒ２が出力と非反転入力
との間に、また抵抗Ｒ１が非反転入力と基準電圧ＶBBと
の間に夫々設けられている。

【００２７】ここで、反転入力が“Ｌ”のとき、出力は
“Ｈ”となりＲ１＝Ｒ２とすると、非反転入力は、 ＶOH−（ＶOH−ＶBB）／２＝−０．８−（−０．８＋
１．３）／２ ＝−１．０５Ｖ となる。尚、ＶOHは“Ｈ”出力レベルを示す。

【００２８】また、反転入力が“Ｈ”のとき、出力は
“Ｌ”となり、よって非反転入力は、 ＶOL−（ＶBB−ＶOL）／２＝−１．８＋（−１．３＋
１．８）／２ ＝−１．５５Ｖ となる。尚、ＶOLは“Ｌ”出力レベルを示す。

【００２９】つまり、ＥＣＬ差動ラインレシーバＩＣ１
に正帰還回路を付加することにより、スレッシホールド
がＶH ＝−１．０５Ｖ，ＶL ＝−１．５５Ｖの２つの値
をとするシュミットトリガインバータとなることが判
る。

【００３０】このシュミットトリガインバータの出力４
をプルダウン抵抗Ｒ５によりＥＣＬレベル電源ＶTT（−
２．１Ｖ）にプルダウンして、ＥＣＬレベルパワーオン
リセツト信号として出力するものである。

【００３１】図３（１）〜（４）は図１の回路の各部電
圧１〜４の波形を夫々対応して示している。時定数回路
の時定数を大きくとってパワーオンリセツト期間を長く
とりたい場合、時定数回路の充電電圧が（２）に示す如
く緩やかに上昇するが、この場合もシュミットトリガイ
ンバータのヒステリシス特性により安定なパワーオンリ
セツト信号が生成される。

【００３２】図４は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示す。本例では、
リセット信号の極性を図１の例とは逆としたものであ
る。そのために、時定数回路のコンデンサＣ２を抵抗Ｒ
３に並列に設けており、他の構成は図１の例と同じであ
る。

【００３３】図５（１）〜（４）は図４の回路の各部電
圧１〜４の波形を夫々対応して示したものであり、本例
でも、長い時定数で安定したＥＣＬレベルのパワーオン
リセツト信号が生成可能となる。

【００３４】図６は本発明の別の実施例を示す回路図で
ある。本例では、ヒステリシス特性を得るための外部正
帰還回路の基準電圧ＶBBを、ＥＣＬ差動ラインレシーバ
ＩＣ１の内部基準電圧ＶBBを用いる代わりに、抵抗Ｒ
８，Ｒ９による分圧回路により得た例である。

【００３５】図７は本発明の更に他の実施例を示す回路
図であり、図１の回路の帰還抵抗Ｒ２に並列にコンデン
サＣ１を設けて出力から非反転入力への交流的正帰還を
増大させて、パワーオンリセツト解除時の信号波形の立
上り、立下りの時間をより速くするようにしており、よ
り安定なパワーオンリセツト信号が得られるものであ
る。

【００３６】図８は本発明の他の実施例の回路図であ
り、電源ＶEEに対する時定数回路の他に、ＥＣＬ回路用
電源ＶTTに対しても時定数回路を設けており、抵抗Ｒ
６，Ｒ７，コンデンサＣ３により電源ＶTTによる充電電
圧を得ている。

【００３７】そして、各時定数回路に対応してＥＣＬ差
動ラインレシーバＩＣ１，ＩＣ２を設け、両ラインレシ
ーバに共通に抵抗Ｒ１，Ｒ２による正帰還回路を設けて
いる。尚、正帰還回路の基準電圧ＶBBはラインレシーバ
ＩＣ２から得ているが、ＩＣ１から得ても良く、また外
部から供給しても良いものである。

【００３８】両ラインレシーバＩＣ１，ＩＣ２のオープ
ンエミッタ出力はワイヤードオア接続されてＥＣＬ用電
源ＶTTに抵抗Ｒ５にてプルダウンされ、ＥＣＬレベルの
パワーオンリセット信号となり出力されるものである。

【００３９】こうすることにより、電源ＶEEとＶTTとの
うちいずれが後に投入されても、その後にリセット状態
（本例では“Ｈ”）が出力され、所定時間後にリセット
解除状態（本例では“Ｌ”）が出力される。よって、２
種の電源の投入順序に無関係にＥＣＬレベルパワーオン
リセツト信号が生成されるものである。

【００４０】尚、上記実施例においては、シュミットト
リガインバータとしてＥＣＬ差動ラインレシーバを用い
たが、ＥＣＬ型のシュミット回路を用いることができ
る。また、出力をプルダウンする構成としたが、回路の
種類に応じてプルアップする構成とすることもできる。

【００４１】

【発明の効果】以上述べた如く、本発明によれば、時定
数回路出力をヒステリシス回路へ入力してパワーオンリ
セツト信号を生成しているので、時定数の長いパワーオ
ンリセツト信号が必要な場合も安定な動作をするという
効果がある。

【００４２】また、２種の電源が必要な場合、これ等両
電源に対して夫々時定数回路を設け、各時定数出力をヒ
ステリシス回路へ入力し、このヒステリシス回路の両出
力をワイヤードオア結合しているので、両電源の投入順
序に関係なく安定なパワーオンリセツト信号が得られる
という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の回路図である。

【図２】図１の回路のＥＣＬ差動ラインレシーバの回路
例を示す図である。

【図３】図１の回路の動作を示す各部電圧波形図であ
る。

【図４】本発明の他の実施例の回路図である。

【図５】図４の回路の動作を示す各部電圧波形図であ
る。

【図６】本発明の別の実施例の回路図である。

【図７】本発明の更に別の実施例の回路図である。

【図８】本発明の他の実施例の回路図である。

【図９】従来のＥＣＬレベルパワーオンリセツト信号発
生回路の一例を示す図である。

【図１０】従来のＥＣＬレベルパワーオンリセツト信号
発生回路の他の例を示す図である。

【符号の説明】

ＩＣ１，ＩＣ２ ＥＣＬ差動ラインレシーバ Ｒ３，Ｒ４，Ｒ６，Ｒ７ 時定数回路の抵抗 Ｃ２，Ｃ３ 時定数回路のコンデンサ Ｒ１，Ｒ２ 正帰還回路の抵抗 Ｒ５ プルダウン抵抗 Ｃ１ 交流帰還用コンデンサ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧の投入に応答して充電さ
   れる時定数手段と、この充電電圧を入力とし入出力特性
   がヒステリシス特性を有するヒステリシス手段と、この
   ヒステリシス手段の出力をＥＣＬ回路用の第２の電源電
   圧にプルダウン若しくはプルアップする手段とを含み、
   前記ヒステリシス手段の出力をＥＣＬ回路のパワーオン
   リセット信号としてなることを特徴とするＥＣＬレベル
   パワーオンリセット信号生成回路。
2. 【請求項２】 前記ヒステリシス手段は、ＥＣＬ差動ラ
   インレシーバ回路と、前記ＥＣＬ差動ラインレシーバ回
   路に設けられた正帰還回路とを有し、前記ＥＣＬ差動ラ
   インレシーバ回路の反転入力端子に前記充電電圧を印加
   するようにしたことを特徴とする請求項１記載のＥＣＬ
   レベルパワーオンリセット信号生成回路。
3. 【請求項３】 前記正帰還回路は、前記ＥＣＬ差動ライ
   ンレシーバ回路の出力端子と非反転入力端子との間に設
   けられた第１の抵抗と、前記非反転入力端子と基準電位
   との間に設けられた第２の抵抗とを含むことを特徴とす
   る請求項２記載のＥＣＬレベルパワーオンリセット信号
   生成回路。
4. 【請求項４】 前記基準電位は前記ＥＣＬ差動ラインレ
   シーバ回路の基準電圧発生出力であることを特徴とする
   請求項３記載のＥＣＬレベルパワーオンリセット信号生
   成回路。
5. 【請求項５】 前記帰還回路は、前記第１の抵抗に並列
   にコンデンサを有することを特徴とする請求項３または
   ４記載のＥＣＬレベルパワーオンリセット信号生成回
   路。
6. 【請求項６】 第１の電源電圧の投入に応答してこの第
   １の電源電圧により充電される第１の時定数手段と、Ｅ
   ＣＬ回路用の第２の電源電圧の投入に応答してこの第２
   の電源電圧により充電される第２の時定数手段と、前記
   第１及び第２の時定数手段の各充電電圧を入力とし夫々
   入出力特性がヒステリシス特性を有する第１及び第２の
   ヒステリシス手段と、これ等第１及び第２のヒステリシ
   ス手段の各出力のワイヤードオア出力を前記第２の電源
   電圧にプルダウン若しくはプルアップする手段とを含
   み、前記ワイヤードオア出力をＥＣＬ回路のパワーオン
   リセット信号としてなることを特徴とするＥＣＬレベル
   パワーオンリセット信号生成回路。
7. 【請求項７】 前記第１及び第２のヒステリシス手段各
   々は、ＥＣＬ差動ラインレシーバ回路を有し、更にこれ
   等両ラインレシーバ回路に共通に設けられた正帰還回路
   を有し、前記ＥＣＬ差動ラインレシーバ回路の反転入力
   端子に前記第１及び第２の時定数手段の各充電電圧を印
   加するようにしたことを特徴とする請求項６記載のＥＣ
   Ｌレベルパワーオンリセット信号生成回路。