JP2011508566A - 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 - Google Patents

有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 Download PDF

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Abstract

電力有効検出を自動的および／または局所的に適合させる方法およびシステム。実施形態の１つの種類では、ローカルパワーオンリセット回路は、個々の電力アイランドに含まれ、実施形態の他の種類では、パワーオンリセット回路は、どちらのケースでも同じ回路を電力有効検出に使用するために、検出されたインターフェイス電圧レベルに応じて、自動的に再プログラムされる。

Description

本発明は、低電力集積回路（および低電力集積回路を含む方法およびシステム）に関し、より詳細には、マルチプル外部供給電圧（およびそのような集積回路を含む方法およびシステム）にインターフェイス接続可能でなければならない低電力集積回路に関する。
デジタル集積回路の基礎的要件の１つは、不適切な電圧では動作しないようにするための何らかの方法である。供給電圧が低すぎる場合には、いくつかのデジタル回路は予測不能な状態に入る可能性がある。プログラム可能な二値ロジックでは、そのような予測不能な状態によって、装置が動かず動作不能となる。
これを回避するには、集積回路は通常一般的に電源がその有効範囲にあるかどうかを検出するための特殊回路を備える。そのような回路は、パワーオンされるとすぐに、一般的にはリセット信号をアサートするので、「パワーオンリセット」、すなわちＰＯＲ回路と称することが多い。ＰＯＲ回路は、電源がその有効範囲にあることを検出した場合にリセット信号をアサートすることを停止する。集積回路内のロジックは、次に、既知の初期状態からスタートするので、確実にその動作の実行を始めることができる。二値ロジックは範囲外電源電圧によって発生するロジック変動がないので予測可能である。
ＰＯＲ機能は、チップ上にバンドギャップ電圧基準を備えることによって多くの場合実現される。バンドギャップ電圧基準は、十分な電圧を受けるとすぐに固定基準電圧を出力する。この固定基準電圧は、供給電圧がチップの有効範囲内にあるかどうかを判断するために、電源電圧を分割した部分と比較される。一般的には、この分圧結果は、一対の抵抗によって決まる。固定基準電圧の値がおよそ１．２３Ｖであり制御できないため、分圧結果の値が検出電圧を決定する。
インターフェイス回路では、供給電圧がさらにチップの動作範囲における有効レベルまで電源が立ち上がるまでの間は、データ操作を始めないことが同様に望ましい。これは、送信の初めにビットまたはブロックの予測不能な消失、またはレシーバーの状態障害をもたらす可能性がある。
米国仮特許出願第６０／９３４，９３６号 米国仮特許出願第６０／９２１，５０７号 米国仮特許出願第６０／９３４，９１８号 米国仮特許出願第６０／９３４，９１７号 米国仮特許出願第６０／９９９，７６０号 米国仮特許出願第６０／９３４，９２３号 米国仮特許出願第６０／９３４，９３７号 米国仮特許出願第６０／９２１，５０８号 米国特許出願第１１／６１８，８４９号 米国特許出願第１１／６１８，８５２号 米国特許出願第１１／６１８，８６５号 米国特許出願第１１／６１８，８６７号 米国特許出願第１１／６４９，３２５号 米国特許出願第１１／６４９，３２６号 ２００７年１２月２８日に出願された「Systems and Circuits with Multirange and Localized Detection of Vail Power」という米国特許出願 ２００７年１２月２８日に出願された「Optionally Bonding Either Two Sides or More Sides of Integrated Circuits」という米国特許出願 ２００７年１２月２８日に出願された「Exclusive-Option Chips and Methods with All-Options-Active Test Modes 」という米国特許出願
本願は、マルチインターフェイス電力アイランドにおける電力検査に対する新しいアプローチを開示する。電力アイランドアーキテクチャを備えたチップは、チップを部分的にオンオフ可変状態とすることができる。実施形態の１つの種類では、外部電源から動作範囲外の高電圧が給電されているかどうかを判断するための電圧検出回路を使用して、異なる電圧で動作する異なるインターフェイスと通信することができるデータモジュールに電力アイランドは含まれている。高電圧が給電されると、適切な高電圧範囲内で有効性に関してテストされる。実施形態の他の種類では、異なる各電力アイランドは、局所電力有効性テスト用に各々の電力有効性検出器を含む。多くの実施形態では、これらの考えは、特に、ポータブルデータモジュールにおいて、マルチインターフェイス能力と相乗的に組み合わせられる。
開示された革新性は、様々な実施形態において少なくとも次の利点のうちの１つまたは複数をもたらす。すなわち、
・マルチ電圧インターフェイス要件へのシステム適応性。
・個々の設計ブロックがそれらの電力有効性の適切な要件のためにカスタマイズすることができるので、アーキテクチャ簡略化がより大きい。
・電力有効性の外部管理について心配することなく、個々の電力アイランドを設置または複製することができる場合に、設計はより簡単である。
・不必要な遅延なしで電源立ち上げを行うことができる。
・単一基準電圧をチップに送る実施形態では、ローカル（動的電力アイランドごとの）電力監視装置からの追加静的電力消費はない。
開示された発明は添付図面を参照して説明し、それらは、本発明の重要なサンプル実施形態を示し、引用によって本願明細書に組み入れられる。
自動的にスイッチされるパワーオンリセット回路を概略的に示す。 図１の回路を組み込む集積回路のブロック図を示す。 図１Ａの集積回路の電力アイランド図を示す。 非ＵＳＢモードで集積回路の異なる部分の電力ステータスを示す。 ＵＳＢモードでこの集積回路の異なる部分の電力ステータスを示す。 図１の回路の実施例のさらなる詳細を示す。 アイランド構成に使用された電力アイランド制御レジスタを示す。 データモジュールの実施形態を示す。
本願の多数の革新的な教示は（限定ではなく、実例として）現在好ましい実施形態に関連して特に説明される。
図１は、自動的にスイッチされるパワーオンリセット（ＰＯＲ）回路を概略的に示す。この例で使用する信号名は、この回路が、図１Ａおよび図１Ｂの完全な設計にどのように接続するかを示すが、これらの例示的な接続および識別子は、開示した発明を実行するためにすべて必要とは限らない。
ＵＳＢ（ユニバーサルシリアルバス）ホスト電源１０１への外部接続は、整合抵抗Ｒ1 １０２およびＲ2 １０３によって分割されて、ＵＳＢホスト電源ライン１０７を介してアナログマルチプレクサ１０４の入力１１で分割された電圧を提示し、バンドギャップ基準電圧発生装置１０５からの１．２３Ｖの基準電圧と比較される。同じ分割された電圧は、この例示的な実施形態において、ＵＳＢ電力検出ブロック１０６にも供給される。電力がＵＳＢホスト電源ライン１０７上に存在するならば、ＵＳＢ電力検出ブロック１０６は、信号ライン１０８を介してアナログマルチプレクサ１０４にＵＳＢ Ｏｎ信号を供給し、ＵＳＢホスト電源ライン１０７上のＲ1 ／Ｒ2 ノード（１０２／１０３）から、分割された電圧を選択させる。ＳＤ／ＭＳ（セキュアデジタル／メモリスティック）ホスト電源１１０は、抵抗Ｒ3 １１１およびＲ4 １１２によって同様に分割されて、ＳＤ／ＭＳホスト電源ライン１１３によってアナログマルチプレクサ１０４の入力１０で、第２の分割された電圧を提示する。アナログマルチプレクサ１０４に対する信号ライン１０８を介したＵＳＢ Ｏｎ信号が存在しなければ、アナログマルチプレクサ１０４は、ＳＤ／ＭＳホスト電源ライン１１３でＲ3 ／Ｒ4 （１１１／１１２）ノードから、分割された電圧を選択する。
ヒステリシスコンパレータ１１６は従来どおり動作し、信号ライン１１５上で受けたバンドギャップ基準段からの電圧に対して、信号ライン１１４上でアナログマルチプレクサ１０４から受けるいずれかの分割された供給電圧の分圧結果を比較する。ヒステリシスコンパレータ１１６は、ホスト回路からの電力が規格内にあるかどうかを示すホストＰＯＲロジック信号１１７を生成する。このロジック信号は、ホスト電力が有効でないならば、ホスト電力に依存するコンポーネントが動作することを防止する。非常に多様な回路がこのコンパレータの実施例に関して知られ、それらのうちのどれでもが図１の回路で使用することができる。
例示的な集積回路
図１Ａは図１の回路を好都合に含む集積回路の図を示し、図１Ｂは図１Ａの例示的な実施形態の集積回路の電力アイランドの図を示す。
図１Ａの例示的な実施形態は３つの異なる外部インターフェイスを提示する多機能フラッシュメモリコントローラである。この実施形態の顕著な特徴（本発明に必要でない）としては、次のものが挙げられる。
一度に１つのホストインターフェイスのみを介してではあるが、３つのホストインターフェイスＳＤ／ＭＭＣ（セキュアデジタル／マルチメディアカード）１２０、ＵＳＢ（ユニバーサルシリアルバス）１２１およびＭＳ（メモリスティック）１２２にわたるデータ転送のための方法を備えたセキュアフラッシュメモリコントローラバックエンドを使用する。
６つの電圧アイランド（ＳＤ／ＭＭＣ ＨＩＭ（ホストインターフェイスモジュール）１２０、ＵＳＢ ＨＩＭ１２１、ＭＳ ＨＩＭ１２２、常時接続（バックエンド、ＭＲＡＭ（磁気ランダムアクセスメモリ）、パッド制御、および電力管理）１２３、ＯＲＡＭ（オーバーレイランダムアクセスメモリ）１１６、およびクリプトエンジン１２５）に区分化される。
２つのパワーダウンホストインターフェイス内のロジックでは、スタンバイまたは動作中の電力消費オーバーヘッドはない。パワーダウンホストインターフェイス、すなわちＯＦＦアイランドを備えた電力アイランドは、スイッチ１２６によって電源電圧供給（ＶＣＣ）および接地（ＧＮＤ）から絶縁され、したがって、電流が流れることができない。
ＯＲＡＭ１２４およびクリプトエンジン１２５を備えた電力アイランドは、スイッチ１２７を使用してオンまたはオフされる。
部分的チップパワーダウン機能は、各アイランド（常時接続以外）の制御されたアナログパワースイッチで達成することができ、絶縁用ゲートは、パワーダウンアイランドからの無効信号がパワーオンアイランドの入力に達することを防止するために使用することができる。
動的アイランド制御は、スタンバイ中にＯＲＡＭ１２４およびクリプトエンジン１２５モジュールをパワーダウンして、スタンバイ電流（ＳＤ／ＭＭＣは最小スペックを表す）のスペック要件を達成することができる。
アナログブロックスタンバイ電力低減のレジスタ制御は、調整器およびオシレータのスタンバイ／ディスエーブル／低電力モードを含む。
トップレベルロジックは、バックエンドに接続する１つのホストインターフェイスを検出し構成を行い、残りの２つのホストインターフェイス電圧アイランドをパワーダウンする。検出結果レジスタはＦＩＲＭＷＡＲＥブートＲＯＭで利用可能である。
好ましくは、動的制御された個々の電力アイランド（例えば、クリプトエンジン１２５およびＯＲＡＭ１２４）は、各々、そのアイランドへの電力が有効かどうかを検出するそれら自身のＰＯＲ回路を含む。これらは、電力アイランド内に埋め込むことができ、電力アイランドの有効電力能力を十分に確実にするためにマルチプルＰＯＲを含んでいてもよい。チップは内部ロジック用に１．２Ｖのコア電圧を供給するため、ホスト電源を調整しなければならない。ＳＤ、ＭＭＣ、またはＭＳの動作モードでは、ホストは、電源電圧３．３Ｖまたは１．８Ｖを供給する。多くの実施形態では、電流の一部はチップ上の入出力（Ｉ／Ｏ）パッド（ＶＤＤＨ１３０など）および任意の外部メモリに供給され、一方で、電流の残りは内部コア調整器によって調整されて、チップ上のコアロジックに電源電圧１．２Ｖを供給する。
ＵＳＢに関して表された例示的なチップでは、さらなる調整ステップが、コア調整器の前に必要である。ＵＳＢホスト（つまり、ＶＤＤＨ ＵＳＢ）１３０は、５−３．３調整器（ＲＥＧ）１２９に電源電圧５Ｖを供給し、３．３Ｖに調整され、次いで前述した内部コア調整器にもたらされ、ＵＳＢモードでは、５−３．３調整器１２９（つまり、ＶＯＵＴ１２８）の３．３Ｖの出力は、ＵＳＢ ＰＨＹ（物理層）にもたらされる。ＶＤＤＨ
ＵＳＢ１３０への５Ｖが存在しない場合には、電源バスはスイッチ（ＳＷ）１２６を使用して切り替えられて、ＵＳＢ ＰＨＹ１３１およびＵＳＢ ＨＩＭ １２１モジュールを絶縁する。
アナログコンポーネントインターフェイス（ＡＣＯＭＰ）１３２は、ＵＳＢホストインターフェイス上で５Ｖ電源（例えば、３．３ボルト）が検出された場合、切り換えを制御してＵＳＢモードを選択し、ＵＳＢモード用電源系経路を構成する。ＡＣＯＭＰはＰＯＲを有することができ、発生ロジックは、いつＵＳＢ電源が安定したとみなされるかどうか、つまりいつＵＳＢ切り換えによりＵＳＢ ＨＩＭ１２１の電源を立ち上げるかを決定する際に重要な役割を果たすことができる。ＡＣＯＭＰ１３２は、また、ＶＤＤＨ ＭＳ
ＳＤ １３３の３．３または１．８Ｖの供給電圧の検出を行い、ＵＳＢスイッチ１３７およびスイッチ１２６を制御して、ＭＳモード動作またはＳＤモード動作のための構成を行う。ＡＣＯＭＰ１３２は、また、デュアルボルテージロジック入力１３５に基づいて、３．３Ｖまたは１．８Ｖのデュアルボルテージ電力をサポートする。ＡＣＯＭＰ１３２ロジックは、ＭＳ選択ロジック入力１３６に基づいて、適切な３．３Ｖまたは１．８Ｖが検出された場合に、ＳＤモードまたはＭＳモードのどちらかの構成を行う。ＳＢＬＫロジックモジュール１３６はクリプトエンジン１２５に補助機能をもたらす。
オンチップ電源検出は、ＵＳＢ電源供給が使用されているかどうかを自動的に検出することができる。そうならば、適切な内部調整器およびロジックブロックにＵＳＢホスト電力を送る。そうではなく、チップがＳＤ／ＭＳモードで動作していれば、スイッチは電源供給がＵＳＢ内に逆流することをブロックし、適切な調整器およびＳＤ／ＭＳモードによって使用されるロジックブロックに送られる電力のみが発生する。
ＵＳＢホスト電源が動作中の場合には、（インバータ）コンパレータによって検出され、次に一方向電力スイッチをオンにし、コアロジックに必要な１．２Ｖの電源供給を生成するために使用することができる他の調整器に、５−３．３Ｖの調整器によって生成された３．３Ｖの電源供給を送ることができる。さらに、出力インジケータ「ｕｓｂ＿ｏｎ」１３７はアサートされ、ＵＳＢ動作のための適切なホストインターフェイスロジックが選択される。しかし、チップがＵＳＢ電力ポートから電力を受けるのではなく、ＳＤ／ＭＳポートから受けるのであれば、（インバータ）コンパレータはスイッチをオフに転換し、ＳＤ／ＭＳコアインターフェイスロジックによって必要とされる１．２Ｖを生成するためにＳＤ／ＭＳ電源供給のみが使用されるようにする。
３．３Ｖまたは１．８Ｖ電圧源を検出し、それにより動作するＰＯＲ回路を実装することができる。コアロジックは単に調整された１．２Ｖの電力を受けるのみであるが、ＰＯＲは適切な電圧に到達するまでチップアイランドをリセットするために、３．３Ｖまたは１．８Ｖの電源供給を検出するように構成することができる。これは、供給電圧が実際に３．３Ｖである場合に、１．８Ｖの供給に基づき動作しようとすることから回路を防ぐために必要であるかもしれない。
電力アイランド
図１Ｂの例示的な実施形態は、図１Ａで見られるような電力アイランドの集積回路の実施例である。電圧アイランドは、非動作時、スタンバイ時、またはテストモード時の全電力使用量を最小限にするために、チップの他の領域から個別に選択的にパワーオン／オフする電子的に結合されたチップの部分を称する。アーキテクチャゴールは最も完全に遮断されることができるブロック用電圧アイランドを実現する。ＵＳＢ ＨＩＭ１４１、ＳＤ ＨＩＭ１４２、ＭＳ ＨＩＭ１４３、クリプトエンジン１４５、およびＯＲＡＭ１４６の５つのブロックが、電力アイランドであると分かる。残りのシステムＲＡＭ１４４、アナログモジュール（ＡＣＯＭＰ）１４７、１４８、およびメインロジック１４９を含む残りのすべてのロジックは、常時オンである。より少数のまたは追加のブロックが可能である。
静的ＨＩＭ選択
３つの電力アイランドブロック１４１、１４２および１４３は、３つの異なるホストインターフェイスを表す。それらは、設計上１つのＨＩＭのみが一度に動作中であるように、サンプル実施形態において静的電力アイランドとして実装される。例えば、ＳＤ製品構成であれば、ＦＷブート時にＵＳＢ ＨＩＭ １４１およびＭＳ ＨＩＭ １４３全体の電源を静的に（継続的に）切ることができる。そのような状況では、これら３つのＨＩＭ中で動的切り換えを提供する必要性はなく、したがって、設計はパワーオン時の静的ＨＩＭ構成を実装することができ、ＰＯＲのアサート停止時に、１つの選択されたＨＩＭのみが、次の全電力サイクルまで継続的に構成される。どんな場合も、ＰＯＲは、ＨＩＭ電力アイランドのすべてにおいて実行することができる。
例示的な実施形態では、ＨＩＭアイランド制御は、ハードウェアにおいて自動的に処理することができる。ファームウェアの観点から、電源を入れた後、静的アイランド構成は完了し、製品は、電力アイランド制御レジスタにセットされたそれぞれのＨＩＭ＿ＯＮビットに対応した、３つのコントローラタイプ（ＳＤ／ＭＭＣまたはＭＳまたはＵＳＢ）のうちの１つになる（図３参照）。
ＣＰＵがＰＯＲから抜けて、ファームウェア（ＲＯＭ）が実行されるまでに、適切なホストインターフェイスが利用可能となり（そのアイランドはパワーオンされている）、ファームウェアはＨＩＭ ＩＤレジスタを読み取り、そのインターフェイスのための適切なコードを実行し始める。ＣＰＵ（図示せず）中の電力アイランド制御レジスタ１５０は、どの電力スイッチが開かれるかを決定して、指定されたアイランドに１．２Ｖのコア電圧を供給する。
この例示的な実施形態において、ＣＰＵに電力を供給するためにＢＥ３メインロジックアイランド１４９がオンでなければならず、したがって、ＣＰＵ中のファームウェア（ＲＯＭ）がシステムをブートすることを可能にすることに留意するべきである。ＢＥ３メインロジックアイランド１４９はすべての電力アイランド制御ロジックを含み、常時オンであり、このレジスタを介して、または別の方法で止めることができないので、このビットは予約済みとみなされる。他の実施形態では、常時オンの電力アイランド制御が分離された状態でＢＥメインロジックアイランド１４９の電源を切ることをサポートしてもよい。
図３を参照して、電力アイランド制御レジスタの下位３ビット（ＵＳＢ＿ＨＩＭ＿ＯＮ３０５、ＭＳ＿ＨＩＭ＿ＯＮ３１０、およびＳＤ＿ＨＩＭ＿ＯＮ３１５）は、前述したようにハードウェアによってセットされ、この例示的な実施形態においてリードオンリーと考えられる。値はオーバーライドビット３２０を選択することによって割り当てることができる。
２つのビット、ＣＲＹＰ＿ＯＮ３２５およびＲＡＭ２＿ＯＮ３３０は、ハードウェア制御ではなく、この例示的な実施形態においてはセットするためにオーバーライドは必要とされない。もっと正確に言えば、それらは、以下に説明する動的アイランド切り換えのためのファームウェア制御である。ビット３４０は予約済みであるが、他の実施形態において、ＢＥ＿ＯＮを割り当てたＢＥメインロジックアイランドを制御することができる。ビット４３５は予約済みである。
動的アイランド制御
他方で、図１Ｂの右側には、２つのブロック１４５および１４６が、クリプトモジュールおよびオーバーレイＲＡＭ（ＯＲＡＭ）を提示している。チップはスタートアップ電力消費を最小限にするために両方のアイランドをパワーオフしてブートする。動作モードを入力することで、ファームウェアはオンデマンドでこれらのアイランドをイネーブルすることができる。電源立ち上げ時のスタンバイ電力は、静的に２つの未使用のＨＩＭの電源を切ることによって低減される一方、スタンバイ電力節電の大部分は、これらの２つの大きなブロック１４５および１４６の電源を切ることによって達成される。
クリプトエンジン
クリプトエンジン１４５は、チップアーキテクチャに統合されたハードウエアアクセラレーティドセキュリティエンジンである。このモジュールは、チップ全体の設計のほとんど半分のロジックを含み、対応する電力量を消費する。モジュールは状態保存が必要でないように、この実施形態では電源を切るように設計された。クリプトエンジン１４５のブロックはキーをフェッチし、電源断によって消失することがない不揮発性メモリ（ＮＶＭ）１５０内にキーを保存する。この実施形態では、ＮＶＭ１５０は、常時オン（ＡＬＷＡＹＳ＿ＯＮ）領域に実装され、常にパワーオンのままである。クリプトエンジン１４５の電源を切る場合には、セキュリティ操作は行われなくてもよい。セキュリティキーがＮＶＭ１５０に保存される一方、キーにアクセスする回路はクリプトエンジン１４５内にあるので、キーを必要とする任意の操作のためにはパワーオンされなければならない。
ＯＲＡＭ
ＯＲＡＭ１４６は制御ファームウェア用のオーバーレイＲＡＭである。例示的な実施形態では、このＯＲＡＭは、コントローラ内にあるＲＡＭ全体のほぼ半分からなる。ＯＲＡＭ１４６は、コードオーバーレイページングに一般的に使用される。このサンプル実施形態では、システムファームウェアはアイランド管理コード（パワーダウンルーチンおよびパワーアップルーチン）を他の常時オン（ＡＬＷＡＹＳ＿ＯＮ）メモリ内に配置し、スリープモードから抜け出るためのホストコマンドに直ちに応答可能としている。ＯＲＡＭ１４６がパワーオフされると、ＲＡＭセルの内容がディスチャージされ、記憶された値が未定義でランダムな値になることに留意するべきである。したがって、ＯＲＡＭ１４６をパワーオンした場合には、内容は無効であると考えられるべきであり、廃棄されなければならない。ＯＲＡＭ１４６の内容は必要に応じて一部はストリーミングによって回復することができるので、ＯＲＡＭ１４６のアイランドの電源立ち上げと再ロードのタイミングがクリティカルなファームウェア応答時間に直接影響を与えることはない。
この例示的な実施形態において、チップハードウェアによって完全に制御される静的ＨＩＭアイランド１４１、１４２、１４３の構成とは異なり、クリプト１４５およびＯＲＡＭ１４６のアイランドのための動的制御は、ハードウェア制御およびファームウェア制御を必要とする状態レジスタを含む。これは電力アイランドの実施例においてより大きな自由度をもたらす。この構成によって提示される２〜３の利点を次に列記する。
電力アイランド使用での十分なプログラマビリティを可能にする。特定の実施例で必要であれば、クリプト１４５、ＯＲＡＭ１４６の両方の電源を切るかまたはどちらの電源も切らないといったいずれかの実施例を選択してもよい。インターフェイスタイプ（例えば、ＳＤ、ＵＳＢ、ＭＳ）からこの特徴を分離することによって、これらの３つのカテゴリー内の異なるサブ変形は、限界性能での省電力性および／または複雑さの利点をトレードオフしてもよい。
ファームウェアは動作を完了することを最初に選択して、いつ省電力モードに入るかの制御を完全に行い、または別のアイランド上での動作を終了させながら一方のアイランドをシャットダウンし始めてもよい。さらに、２つのアイランドは任意の順にオン／オフされてもよい。
これらの２つのブロックの電源断と電源立ち上げは、スタンバイ電流に著しく影響を与えるので、ファームウェアは、セトリング時間およびチップロジックの残りの部分への影響に関して、アナログパワースイッチを介して適切なタイミング制御でどのようにして電力供給を停止するか、または適用するかを最適化することができる。
ロジック絶縁、クロックゲーティング、およびＰＯＲメカニズムは、各アイランドに設けられ、電力アイランド上にマルチプルＰＯＲ回路を含むことができる。ファームウェアは、プログラマブルレジスタを介してこれらのメカニズムへの指令および使用するための制御を有する。
アイランド制御メカニズム
ロジックおよびＲＡＭが別々のアイランドに論理的に分割されたならば、アイランドを制御し、必要なモード構成および条件のもとでスタンバイ節電を可能にするために複数のメカニズムが付加されなければならない。
・システムコア電力ゲーティングおよび制御（ホスト電源調整機能およびアナログ電力絶縁スイッチ）
・製品パッケージ検出（ＳＤ／ＭＭＣ、ＵＳＢ、またはＭＳモジュール構成）
・ロジックゲート絶縁制御（オフアイランド効果からのオンアイランドの絶縁）（実施形態では、電圧絶縁セル１５５がロジックゲート絶縁を達成する。）
システムコア電力ゲーティングおよび制御
例示的な実施形態では、チップは３つの主要な電力機能を処理する。
・（３．３Ｖまたは１．８Ｖ）ＳＤ／ＭＭＣもしくはＭＳホスト、または（５Ｖ）ＵＳＢホストからのホスト給電電力を調整する。
・クリプト１４５およびＯＲＡＭ１４６の電力アイランドへの静的なアイランド制御（製品構成）および動的なアイランド制御（スタンバイサスペンドおよびレジュームのため）に基づいて、必要とされる電力アイランドへの供給ラインを切り換える。
・アイランド電源切り換え制御およびステータス−アナログ電力スイッチはシステムコア電力への影響を最小にする必要がある（実施形態では、デジタル制御アナログ電力スイッチ１５６が電力切り換えを達成する）。
ホスト電源調整
図１Ｃおよび図１Ｄは、電源のさらなる詳細を示す。図１Ｃの例示的な実施形態では、非ＵＳＢモードにおける動作が示されている。チップはホスト電源を調整して、内部ロジックに１．２Ｖのコア電圧を供給する。
ＳＤ、ＭＭＣ、またはＭＳモードでは、ホストは電源電圧３．３Ｖまたは１．８Ｖを供給する。この電流の一部は、チップ（ＶＤＤＨ１６０（ＶＤＤＦ１６１））および外部ＮＡＮＤメモリ１６２上のＩ／Ｏパッドに供給される一方で、残りは内部コア調整器１６３によって調整されて、コアロジック（ＶＩＮ＿ＣＯＲＥ１６４）に電源電圧１．２Ｖを供給する。
非ＵＳＢモードにおいて、ＳＤ／ＭＭＣまたはＭＳホストは、電源電圧３．３または１．８Ｖを供給し（１６５）（ＶＩＮ＿ＣＯＲＥ１６４）、コア調整器１６３にも供給される。ＵＳＢモードにおいて、ＵＳＢホスト１６６は、コア調整器１６３の前に追加の調整ステップを必要とする。ＵＳＢホスト１６６は、電源電圧５Ｖ（ＶＩＮ＿５３１６７）を供給し、最初に５−３．３調整器１９０によって３．３Ｖに調整され、次いで内部コア調整器１６３に供給される。
さらに、ＵＳＢモードでは、５−３．３調整器１６８の３．３Ｖ出力およびコア調整器１６３の１．２Ｖ出力が、チップから引き出され（それぞれＶＯＵＴ＿５３ １６８およびＶＯＵＴ＿ＣＯＲＥ１６９上に）、そこで、フィルタ１７５、１７６および１７７によってフィルタをかけられ、次いで、ＵＳＢ ＰＨＹ １７０電源入力（Ａ３Ｖ３ １７１、Ａ１Ｖ２ １７２およびＤｌＶ２ １７３）に供給される。
図１Ｃの例示的な実施形態では、非ＵＳＢモードにおける動作が示される。ＳＤ／ＭＭＣまたはＭＳホスト１６５は、コア調整器１６３に電力を供給する。ＵＳＢオシレータ（ＯＳＣｌ １７８）は必要ではなく、したがって、スイッチ１７９は開いている。第２のオシレータ（ＯＳＣ２ １８０）はオフであり、ＵＳＢスイッチ１８１は開いている。５／３Ｖ調整器１９０はオフである。ＰＨＹインターフェイス（３．３Ｖ）１７０の電源が切られ、したがって、ＵＳＢ ＰＨＹコアスイッチ１８１は開いている。第１のＦＤパッド１８２は動作中であり、ＦＤ＿ＤＵＰパッド１８３は動作中ではない。
図１Ｄは、ＵＳＢ ＨＩＭが動作中の場合の電力ステータスを示す。チップはホスト電源を調整して、内部ロジックに１．２Ｖのコア電圧を供給する。５／３Ｖ調整器１９０はオンであり、ＵＳＢスイッチ１８１は閉じられている。５／３Ｖ調整器１９０はコア調整器１６３に供給し、スイッチ１７９が閉じられた状態でＵＳＢオシレータＯＳＣ１ １７８は動作中である。ＵＳＢ物理インターフェイスＰＨＹ（３．３Ｖ）はオンであり、ＵＳＢ ＰＨＹコアスイッチ１８１は閉じられている。いくつかの第１のＦＤパッド１８２はオフであり、複製ＦＤ＿ＤＵＰパッド１８３はオンである。
ホストおよび調整電源切り換え
前述したように、両方のタイプの構成（ＳＤ、ＭＭＣ、ＭＳとＵＳＢ）は、共有電源経路を用いて適切に機能する必要がある。第３のモードはＳＤ＋と表されて利用されてもよい。ＳＤ＋構成では、ＳＤとＵＳＢの両方の電力接続は、一体型のパッケージで同時に動作し、したがって、様々な電源のオプションを管理するためのさらなる課題が示される。
ＵＳＢをサポートしていない実施例における動作およびスタンバイ電流を制限するために、５Ｖのホスト電源が存在しない場合には、電源バスを切り換えてＵＳＢ ＰＨＹとＵＳＢデバイスコアを分離する。
各実施例の中で使用されていない２つのＨＩＭアイランド用の１．２Ｖコア電圧はオフに転換される。
クリプトブロック１４５およびＯＲＡＭブロック１４６は、動的に個別に電源オンおよびオフしてスタンバイ電力を節減してもよい。
ＵＳＢ ＨＩＭ電源切り換え
モード検出は、ＡＣＯＭＰ＿５４ １４８またはＡＣＯＭＰ３＿１．２ １４７に供給される電力に基づく。ＡＣＯＭＰロジックは、どの単一ホストインターフェイス（ＭＳ、ＳＤ／ＭＭＣ、またはＵＳＢ）が現在選択されているかを決定する。
電力アイランド−アイランド切り換え
一旦モードを決定すると、ＡＣＯＭＰロジックは、そのモード用の適切な電圧アイランドをイネーブルにする。
絶縁セル
絶縁セル１５５をオンした場合、電源が入っていないアイランドからの不確定なフローティングロジック状態が、チップの残り部分に伝達されることを防ぐ。イネーブルされた絶縁セルは、ソースとデスティネーションとを分離し、固定ハイ電圧（ロジック１）または固定ロー電圧（ロジック０）値のいずれかを示すか、または（ラッチベースの）信号の最終の状態を保持する。絶縁セルをディスエーブルにした場合、セルはソースとデスティネーションとの間で出力信号状態をそのまま通す。
２つの個別の絶縁セル制御レジスタ（アイランド入力、アイランド出力）がある。
アイランドがオフされる場合には、電源がオフされた入力では電圧は存在しないように、アイランドの入力での絶縁セルは常に当該セルにて「ロジック０」となる。
アイランドの出力での絶縁セルは、アイランドが遮断された場合に、対応するデスティネーションアイランドの入力が依然として適切な入力状態を検知しているかのような適切な入力状態に基づいて選択される。
電力アイランドからのファームウェアの問題
ファームウェアは、クリプトアイランド１４５の電源をディスエーブル／イネーブル管理して、ＳＤスタンバイモードでの上限を達成する必要がある。ファームウェアは、ＯＲＡＭ１４６のアイランドへのコード回復（再ロード）を管理する必要があり、また、ＳＤスタンバイモードのために電源を切る必要がある。
図２は、図１の回路の実施例のさらなる詳細を示す。この実施形態では、ＵＳＢ電力検出部ブロックは、単にインバータ２０６であり、したがって、値ＶUSB_SupplyＲ2 ／（Ｒ1 ＋Ｒ2 ）がＮ−チャンネルのしきい値電圧ＶTNより高くなるとすぐに、次のインバータ段にアクティブロー出力を供給する。ＶTNが一般的にバンドギャップ基準電圧ＶBGの半分（もしくは以下）であるので、これは、ホストＰＯＲ信号が有効値に達するかなり前に、逆電圧ＵＳＢ Ｏｎが上がり始めることを意味する。一般的に、パワーオンリセット信号は、アクティブロー、つまり、チップまたは回路がＰＯＲ信号のローの値によってリセット保持される。
この図は、また、ＵＳＢホスト電源２０１とＳＤ／ＭＳホスト電源２０２接続との間の関係のいくつかの詳細を示す。ＵＳＢホスト電源２０１（名目上５Ｖ）は、調整器２０３を駆動し、ＵＳＢホスト電源２０１から調整された供給電圧３．３Ｖを得る。ＵＳＢ＿Ｏｎ２１５がハイであれば、図に示す大きなＰＭＯＳバイパススイッチ２０４は（前段のロー電圧によって）オンに転換され、その結果、調整器２０３の出力は、ＳＤ／ＭＳホスト電源２０２接続を駆動するように接続される。このラインは、２つのトランジスタ２１３およびレジスタ２１４を含む内部調整器に順に供給する。レジスタ２１５、２１６によって形成された電圧分割は、トランジスタ２１３のゲートに電力を供給する。
バックエンドへのマルチＨＩＭインターフェイス
図３のサンプル実施形態は、単一バックエンド（ＢＥ）に接続された３つのダイレベルでの選択可能なＨＩＭインターフェイス（フロントエンド）を提示する。これは、２つの利用可能な内部インターフェイスを介してＢＥに供給される。
・ＣＦ３５１、ＭＳ３５２、およびＳＤ／ＭＭＣデバイスコントローラ３５３用のＨＤＭＡ３２０（ホストダイレクトメモリアクセス）インターフェイス。
・ＵＳＢデバイスコントローラ３５４用のＢＶＣＩ３３０（基礎的仮想コンポーネントインターフェイス）バス。ＢＭＵに対するＢＶＣＩポート３３０はＵＳＢデバイスコントローラ専用であるが、ＳＤ／ＭＭＣ ＨＩＭおよびＭＳ ＨＩＭ３５２のＨＤＭＡ３２０インターフェイスは、ＢＭＵにおける単一ＨＤＭＡポートにマルチプレックス３４０する必要がある。
このサンプル実施形態は静的アイランドおよび動的アイランドを含む。静的アイランドは、それらが選択されなかった動作モードに対応する場合、動作中常にオフである。
データモジュール
図４は、データモジュールを示す。データモジュールは、ＮＡＮＤフラッシュメモリおよびコントローラを含む。コントローラは、このサンプル実施形態において、モジュールのコネクタでＵＳＢインターフェイスを供給し、適切な規格でメモリチップにインターフェイス接続する。
様々な開示された実施形態によれば、割り込み可能な供給電圧を受けるために個別に接続された複数の電力アイランドと、それぞれの局所電力有効測定回路を各々が含み、さらにそれぞれの局所電力有効測定回路によって条件的にディスエーブルされるように接続されたコア回路を含む電力アイランドのうちのマルチプル電力アイランドと、を備え、電力アイランドの少なくとも１つでは、それぞれの供給電圧は、少なくとも２つの有効範囲のどちらかとすることができ、それぞれの局所電力有効測定回路は、有効範囲のどちらかをテストするために自動電圧スケーリングを含む集積回路を提供する。
様々な開示された実施形態によれば、割り込み可能な供給電圧を受けるために個別に接続された複数の電力アイランドと、それぞれの局所電力有効測定回路を各々が含み、さらにそれぞれの局所電力有効測定回路によって条件的にディスエーブルされるように接続されたコア回路を含む電力アイランドのうちのマルチプル電力アイランドと、を備える集積回路を提供する。
様々な開示された実施形態によれば、パワーオンまたはオフするために個別に接続された複数の電力アイランドを備え、電力アイランドの１つまたは複数は、異なる動作モードで複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドである複数の電力アイランドを含み、各デュアルボルテージ電力アイランドは、電圧が外部接続で供給されることに応じて自動的に異なった供給電圧入力を計測して計測電圧を生成する選択回路と、計測電圧を測定してこれに応じて電力有効信号を出力するヒステリシスコンパレータと、を含む集積回路を提供する。
様々な開示された実施形態によれば、複数の電力アイランドへの電力を個別に有効にするかまたは無効にするように接続された電力制御回路と、それぞれの局所電力有効測定回路を各々含み、さらにそれぞれの局所電力有効測定回路によって条件付きでディスエーブルされるように接続されたコア回路を含む電力アイランドのマルチプル電力アイランドと、を備え、電力アイランドの１つまたは複数は、異なる動作モードで複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドであり、各デュアルボルテージ電力アイランドは、電圧が外部接続で供給されることに応じて自動的に異なった供給電圧入力を計測して、計測電圧を生成する選択回路と、計測電圧を測定し電力有効信号を出力してこれに応じてそれぞれの電力アイランド内でコア回路をイネーブルまたはディスエーブルするヒステリシスコンパレータと、を含む集積回路を提供する。
様々な開示された実施形態によれば、基準電圧に対して入力電圧をテストするように接続されたコンパレータと、少なくとも２つの外部供給電圧接続と、外部供給電圧接続のうちの第１の外部供給電圧接続上で電力を検出するとともに、対応するロジック出力を供給するように接続された検出器と、ロジック出力に応じて、外部供給電圧接続上の電圧の第１の分圧結果、または第２の外部供給電圧接続上の電圧の第２の分圧結果に対応した入力電圧を接続するマルチプレクサと、を備え、コンパレータは電力有効信号を供給するように動作可能に接続される集積回路を提供する。
様々な開示された実施形態によれば、メモリチップと、外部インターフェイス終端に接続されてメモリチップを制御するように接続されたメモリコントローラチップと、を備え、メモリコントローラチップは、コントローラチップ上の複数の電力アイランドへの電力を個別に有効にするかまたは無効にするように接続された電力制御回路と、それぞれの局所電力有効測定回路を各々含み、さらにそれぞれの局所電力有効測定回路によって条件付きでディスエーブルされるように接続されたコア回路を含む電力アイランドのマルチプル電力アイランドとを含み、電力アイランドの１つまたは複数は、外部端子の少なくとも１つから複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドであり、各デュアルボルテージ電力アイランドは、電圧が外部接続で供給されることに応じて、自動的に異なった供給電圧入力を計測して、計測電圧を生成する選択回路と、計測電圧を測定して電力有効信号を出力して、これに応じてそれぞれの電力アイランド内のコア回路をイネーブルまたはディスエーブルにするヒステリシスコンパレータと、を含むポータブルデータモジュールを提供する。
様々な開示された実施形態によれば、少なくとも２つの外部電源入力に接続された電圧検出回路であって、外部電源から電力を受ける外部電源入力のうちの第１の外部電源入力で電圧を検出するように構成された電圧検出回路と、テストノードに外部電源入力のうちの選択された外部電源入力を動作可能に接続する多重化回路と、第１の入力に基準電圧が接続され、第２の入力にテストノードが接続され、それらに応じて電力有効信号を供給する出力を備えたコンパレータと、を備え、それによって、電力有効信号は、どちらかの外部電源からの電圧がそれぞれの有効レベルに達する場合に、コア回路動作をイネーブルすることができるパワーオンリセット回路を提供する。
様々な開示された実施形態によれば、オンチップ電力制御回路において、個別に複数の電力アイランドへの電力を有効にするかまたは無効にするステップの実行と、マルチプル電力アイランドにおいて、局所的に電力有効測定を行い、それぞれの電力有効測定に応じて、それぞれの電力アイランドのそれぞれのコア回路を条件付きでディスエーブルするステップの実行と、電力アイランドのいくつかのデュアルボルテージ電力アイランドにおいて、少なくとも２つの有効供給電圧範囲のどちらが存在するかを検出し、それに応じて電力有効測定を行うステップの実行と、を含む集積回路を動作させる方法を提供する。
様々な開示された実施形態によれば、基準電圧に対して入力電圧を比較するステップと、電圧検出回路上の２つの外部接続のうちの第１の外部接続上に電力が存在するか否かを検出して、ロジック出力を供給するステップと、ロジック出力によって決定された、第１の外部接続上の電圧の第１の分圧結果または第２の外部接続上の電圧の第２の分圧結果に接続された入力電圧の比較を実行するステップと、接続するステップによって影響される、比較するステップに応じて電力有効出力を供給するステップと、を含む集積回路を動作させる方法を提供する。
様々な開示された実施形態によれば、１つまたは複数のロジック制御スイッチを使用して、１つまたは複数の電力アイランドをパワーオンするために選択するステップと、電力アイランド内で、電力有効回路を使用して入力電圧を有効にするため、ロジック動作を制御して、電力有効回路はコンパレータを使用して基準電圧に対する入力電圧の分圧結果をテストし、外部接続のうちの第１の外部接続上の電力の存在を検出したら、それに応じてコンパレータの入力に接続される分圧結果を切り換えるステップと、を含み、集積回路は電力アイランドの少なくとも１つにおいてマルチ供給電圧と互換性のある、複数の電力アイランドを有する集積回路の電力を有効にする方法を提供する。
様々な開示された実施形態によれば、１つまたは複数のロジック制御スイッチを使用してパワーオンする電力アイランドを選択するステップと、１つの電力アイランドにおいて、パワーオンリセット回路を使用して、少なくとも１つの電力アイランドのロジック動作を制御して、そこに供給される電圧を有効にし、パワーオンリセット回路は派生基準電圧に対する入力電圧の分圧結果をテストするステップと、１つの電力アイランドへの少なくとも２つの外部入力接続のうちの第１の外部入力接続上の電圧の有無を検出し、それに応じて接続される分圧結果を切り替え、２つの外部入力接続のうちの選択された外部入力接続に接続するようリセット回路を再構成するステップと、を含む電力アイランド上の電圧を有効にする方法を提供する。
様々な開示された実施形態によれば、派生基準電圧に対する入力電圧をテストするように接続されたコンパレータと、外部入力接続のうちの第１の外部入力接続上で電力を検出しロジック出力を供給する検出器に接続された少なくとも２つの外部入力接続と、ロジック出力に応じて入力電圧を第１の外部接続上の電圧の第１の分圧結果、または第２の外部接続上の電圧の第２の分圧結果のどちらかに接続するロジックスイッチと、を含み、コンパレータは電力有効信号を供給するように動作可能に接続された集積回路を提供する。
様々な開示された実施形態によれば、第１の入力で選択された電圧源から生じる第１のテスト電圧信号を受け、第２の入力で基準電圧を受ける第１のコンパレータを含み、コンパレータは、内部コアロジックに電力を供給するために接続された電圧源が、第１の有効電圧源または第２の有効電圧源のどちらかに接続されていて、その使用されている有効電圧範囲を示すためのロジック出力信号を生成して、デジタル回路のロジック動作のための有効電力を有効にするための回路を提供する。
様々な開示された実施形態によれば、少なくとも２つの外部電源入力に接続され、外部電源から最初に電力を受ける入力で電圧を検出するように構成された電圧検出回路と、基準電圧に接続された第１の入力、電力リセット信号出力、および少なくとも２つの外部電源入力に接続された第２の入力を備えたコンパレータと、コンパレータの第２の入力を、外部電源の最初に電力を受けた入力に接続して、第２の入力の電圧は外部電源に比例した電圧となるようにするロジック制御スイッチング回路と、を備え、電力リセット信号出力が、有効レベルに達した外部電源からの派生電圧に基づいて電力有効信号を供給するパワーオンリセット回路を提供する。
様々な開示された実施形態によれば、アナログマルチプレクサからの第１の入力および基準電圧源からの第２の入力を備えたコンパレータであって、パワーオンリセット信号出力を生成するコンパレータと、第１の電圧源の値に比例する第３の入力、第２の電圧源の値に比例する第４の入力を備え、第１の出力は第１の電圧源または第２の電圧源のうちのどちらか１つから導出されるアナログマルチプレクサと、第２の電圧源に接続され、アナログマルチプレクサの第５の入力に信号を供給する電力検出部であって、電力検出部が第２の電圧源からのしきい値電圧を検出すると、パワーオン信号が第５の入力に生成される電力検出部と、を備え、アナログマルチプレクサは、第５の入力のパワーオン信号に反応して、第４の入力を選択し、パワーオン信号がない状態であれば第３の入力を選択する。第１の入力で受ける選択された入力電圧信号が、第１の入力電圧の規定レベルに達すると電力リセット信号出力が生じる有効電圧検出回路を提供する。
様々な開示された実施形態によれば、基準電圧に対して入力電圧を比較するステップと、電圧検出回路上で２つの外部接続のうちの第１の外部接続上の電力の有無を検出してロジック出力を供給するステップと、ロジック出力によって決定される、入力電圧として、第１の外部接続上の電圧の第１の分圧結果、または第２の外部接続上の電圧の第２の分圧結果のどちらかに接続するステップと、を含む集積回路を動作させる方法を提供する。
様々な開示された実施形態によれば、１つまたは複数のロジック制御スイッチを使用して、１つまたは複数の電力アイランドをパワーオンするために選択するステップと、入力しきい値電圧を有効にするためにパワーオンリセット回路を使用して電力アイランドのロジック動作を制御するステップと、派生基準電圧に対する入力電圧の分圧結果をテストするためにコンパレータを使用するステップと、少なくとも２つの外部入力接続をテストするためにコンパレータを構成し、および外部接続のうちの第１の外部接続上で電力の存在を検出するように接続された電圧検出回路を構成するステップと、電圧検出回路のロジック出力に応じて、入力電圧を第１の外部接続上の電圧の第１の分圧結果、または第２の外部接続上の電圧の第２の分圧結果に接続し、しきい値電圧が検出されると、電力有効信号を生成するように動作可能に接続されたコンパレータを備えた、スイッチングロジックを供給するステップと、を含む複数の電力アイランドを有するロジック回路の電力を有効にする方法を提供する。
様々な開示された実施形態によれば、１つまたは複数のロジック制御スイッチを使用して、１つまたは複数の電力アイランドをパワーオンするために選択するステップと、第１の電力アイランド上で有効入力電圧を有効にするためにパワーオンリセット回路を使用して電力アイランドのロジック動作を制御するステップと、派生基準電圧に対する入力電圧の分圧結果をテストするためにコンパレータを使用するステップと、第１の電力アイランドへの少なくとも２つの外部入力接続をテストするためにコンパレータを構成し、および外部接続のうちの第１の外部接続上の電力の存在を検出するように接続された電圧検出回路を構成するステップと、電圧検出回路のロジック出力に応じて、入力電圧を第１の外部接続上の電圧の第１の分圧結果、または第２の外部接続上の電圧の第２の分圧結果に接続し、電力有効信号を供給すると共に、第２の電力アイランド上でロジック動作を可能にするように動作可能に接続されたコンパレータを備えた、スイッチングロジックを供給するステップと、を含む電力アイランド上で電圧を有効にする方法を提供する。
変更例および変形例
当業者であれば分かるように、本願に記載される革新的な概念は、膨大な範囲の用途に亘って変更および変形を加えることが可能であり、したがって、特許される主題の範囲は、所与の特定の例示的な教示のいずれによっても限定されない。添付の特許請求の範囲の趣旨およびその広い範囲に含まれる全ての代替、変更および変形を包含するものとする。
例えば、前述した論理的および／または機能的関係をさらに保ちながら、さらなる段階を例示する様々な回路に加えることができる。ＰＯＲは、アイランド全体またはアイランドの一部に対して実行することができる。ＰＯＲはまた電源が立ち上がる前に、他のアイランドを電力が有効な状態で動作させることを確実にするように実装してもよい。
パワーオンリセット回路によって供給される出力信号は、電力有効信号としてより一般的に状態を表し、実際に、パワーオンリセット回路は、それ自体、電力監視回路または電力有効回路の一例として説明することができることに留意するべきである。前述したような「パワーオンリセット」信号の使用は、複雑なデジタルロジックにおいて極めて一般的であるが、予測不能な状態を回避するための他の方式を代わりに使用することもできる。（例えば、信号は、どのように接続されるかだけでなく、どのように概念化されるかに応じて、「イネーブル」信号または「ディスエーブル」信号として表現することができる。）
さらに、次の共同所有される同時係属中の米国特許出願を参照し、その１つ１つのその全体が本願明細書において参照により援用されている。これら特許出願とは、２００６年１２月３１日に出願された米国仮特許出願第６０／９３４，９３６号（特許文献１）、２００６年１２月３１日に出願された米国仮特許出願第６０／９２１，５０７号（特許文献２）、２００６年１２月３１日に出願された米国仮特許出願第６０／９３４，９１８号（特許文献３）、２００６年１２月３１日に出願された米国仮特許出願第６０／９３４，９１７号（特許文献４）、２００６年１２月３１日に出願された米国仮特許出願第６０／９９９，７６０号（特許文献５）、２００６年１２月３１日に出願された米国仮特許出願第６０／９３４，９２３号（特許文献６）、２００７年１月１日に出願された米国仮特許出願第６０／９３４，９３７号（特許文献７）、２００７年１月１日に出願された米国仮特許出願第６０／９２１，５０８号（特許文献８）、２００６年１２月３１日に出願された米国特許出願第１１／６１８，８４９号（特許文献９）、２００６年１２月３１日に出願された米国特許出願第１１／６１８，８５２号（特許文献１０）、２００６年１２月３１日に出願された米国特許出願第１１／６１８，８６５号（特許文献１１）、２００６年１２月３１日に出願された米国特許出願第１１／６１８，８６７号（特許文献１２）、２００６年１２月３１日に出願された米国特許出願第１１／６４９，３２５号（特許文献１３）、２００６年１２月３１日に出願された米国特許出願第１１／６４９，３２６号（特許文献１４）、２００７年１２月２８日に出願された「Systems and Circuits with Multirange and Localized Detection of Valid Power 」という米国特許出願（代理人整理番号：ＳＤＤ−１０９３）（特許文献１５）、２００７年１２月２８日に出願された「Optionally Bonding Either Two Sides or More Sides of Integrated Circuits」という米国特許出願（代理人整理番号：ＳＤＤ−１１００）（特許文献１６）、２００７年１２月２８日に出願された「Exclusive-Option Chips and Methods with All-Options-Active Test Mode」という米国特許出願（代理人整理番号：ＳＤＤ−１１０２）（特許文献１７）である。これらの特許出願はどれも、本願に必ずしも関連する必要はないが、前述した構想と同様なシステムに設計されたり、および／またはこのような構想と相乗的に組み合わせたりする特徴を示すのに役立つ。
他の例については、動的電力アイランド（装置が適切な電力効率で動作しているときに、色々なタイミングで電源を立ち上げたり、または切ってもよい）に局所電力監視回路を含むことも可能であるが、静的電力アイランド（前述した実施形態におけるホストインターフェイスモジュールなど）ではない。この種の実施形態は、保護が最も必要となるところに選択的に付与されるという利点を有し、つまり、電力状態が独立したアイランドのみに独立した保護が付与される。これによって設計が簡略化される。
本願のいずれの記載も、どのような特定の要素、ステップまたは機能も特許請求の範囲に含まれなければならない重要な要素であることを意味すると書見されるべきではない。すなわち、特許される主題の範囲は許可された特許請求の範囲でのみ定義される。さらに、厳密な表現「〜する手段」("means for") が分詞を伴っていない限り、特許請求の範囲は米国特許法第１１２条第６段落(paragraph six of 35 USC section 112) を適用することを意図していない。
出願時の特許請求の範囲は、可能な限り包括的であることを意図し、主題は意図的に譲渡されたり、献呈されたり、または放棄されたりしないものとする。

Claims (42)

  1. 集積回路であって、
    割り込み可能な供給電圧を受けるために個別に接続された複数の電力アイランドと、
    それぞれの局所電力有効測定回路を各々が含み、さらに前記それぞれの局所電力有効測定回路によって条件的にディスエーブルされるように接続されたコア回路を含んだ前記電力アイランドのうちのマルチプル電力アイランドと、を備え、
    前記電力アイランドの少なくとも１つでは、それぞれの供給電圧は、少なくとも２つの有効範囲のどちらかとすることができ、前記それぞれの局所電力有効測定回路は、前記有効範囲のどちらかをテストするための自動電圧スケーリングを含んだ集積回路。
  2. 請求項１記載の集積回路において、
    供給電圧は、５ボルト未満である集積回路。
  3. 請求項１記載の集積回路において、
    供給電圧は、３．３ボルト未満である集積回路。
  4. 請求項１記載の集積回路において、
    前記自動電圧スケーリングは、２つの異なる抵抗ラダーで実装される集積回路。
  5. 請求項１記載の集積回路において、
    前記少なくとも１つの電力アイランドは、１つより多い電気的インターフェイスに接続することができる外部インターフェイス制御である集積回路。
  6. 集積回路であって、
    割り込み可能な供給電圧を受けるために個別に接続された複数の電力アイランドと、
    それぞれの局所電力有効測定回路を各々が含み、さらに前記それぞれの局所電力有効測定回路によって条件的にディスエーブルされるように接続されたコア回路を含む前記電力アイランドのうちのマルチプル電力アイランドと、
    を備える集積回路。
  7. 請求項６記載の集積回路において、
    コア回路のロジック動作をイネーブルにする電力有効出力信号をさらに備える集積回路。
  8. 請求項６記載の集積回路において、
    有効電力測定回路は条件付きで電力有効出力信号を出力し、電力アイランドへの電圧が有効範囲内であることを示し、前記電力有効出力信号は電力アイランド上でコア回路のロジック動作を可能にするように動作する集積回路。
  9. 請求項６記載の集積回路において、
    有効電力信号は第１の電力アイランドへの電圧が有効範囲内であることを示し、前記有効電力信号は第２の電力アイランド上でコア回路のロジック動作を可能にするように動作する集積回路。
  10. 集積回路であって、
    パワーオンまたはオフするために個別に接続された複数の電力アイランドであって、前記電力アイランドの１つまたは複数は、異なる動作モードで複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドである複数の電力アイランドを備え、
    前記各デュアルボルテージ電力アイランドは、
    外部接続でどの電圧が供給されるかに応じて自動的に異なった供給電圧入力を計測して計測電圧を生成する選択回路と、
    前記計測電圧を測定し、それに応じた電力有効信号を出力するヒステリシスコンパレータと、
    を備える集積回路。
  11. 請求項１０記載の集積回路において、
    前記電力有効信号は電力アイランドへの電圧が有効範囲内であることを示し、前記電力有効信号は電力アイランド内での回路のロジック動作を可能とするように動作する集積回路。
  12. 請求項１０記載の集積回路において、
    前記デュアルボルテージ電力アイランドは、１つより多い電気的インターフェイスに接続することができる外部インターフェイス制御である集積回路。
  13. 集積回路であって、
    複数の電力アイランドへの電力を個別に有効にするかまたは無効にするように接続された電力制御回路と、
    それぞれの局所電力有効測定回路を各々含み、さらに前記それぞれの局所電力有効測定回路によって条件付きでディスエーブルされるように接続されたコア回路を含む前記電力アイランドのマルチプル電力アイランドと、を備え、
    前記電力アイランドの１つまたは複数は、異なる動作モードで複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドであり、
    前記各デュアルボルテージ電力アイランドは、
    電圧が外部接続で供給されることに応じて自動的に異なった供給電圧入力を計測して、計測電圧を生成する選択回路と、
    前記計測電圧を測定し電力有効信号を出力して、それに応じてそれぞれの電力アイランド内でコア回路をイネーブルまたはディスエーブルするヒステリシスコンパレータと、
    を備える集積回路。
  14. 請求項１３に記載の集積回路において、
    前記各デュアルボルテージ電力アイランドは、１つより多い電気的インターフェイスに接続することができる外部インターフェイス制御である集積回路。
  15. 請求項１３記載の集積回路において、
    電力制御回路は、３．３ボルト以下の電力の供給電圧を選択することができる集積回路。
  16. 集積回路であって、
    基準電圧に対して入力電圧をテストするように接続されたコンパレータと、
    少なくとも２つの外部供給電圧接続と、
    前記外部供給電圧接続のうちの第１の外部供給電圧接続上で電力を検出すると共に、対応するロジック出力を供給するように接続された検出器と、
    前記ロジック出力に応じて、前記入力電圧に、前記外部供給電圧接続上の電圧の第１の分圧結果、または前記第２の外部供給電圧接続上の電圧の第２の分圧結果のどちらかを接続するマルチプレクサと、を備え、
    前記コンパレータは、電力有効信号を供給するように動作可能に接続された集積回路。
  17. 請求項１６記載の集積回路において、
    前記コンパレータは、ヒステリシスである集積回路。
  18. 請求項１６記載の集積回路において、
    入力電圧は、３．３ボルト以下の電力である集積回路。
  19. 請求項１６記載の集積回路において、
    前記電力有効信号は、電力アイランドのロジック動作を可能とするように動作する集積回路。
  20. 請求項１６記載の集積回路において、
    電力アイランドは外部インターフェイス終端を操作することができるマルチプルインターフェイシング電力アイランドを含み、前記インターフェイシング電力アイランドの少なくとも１つはマルチボルテージ外部端子から電力を供給されるように接続される集積回路。
  21. ポータブルデータモジュールであって、
    メモリチップと、
    外部インターフェイス終端に接続され、前記メモリチップを制御するように接続されたメモリコントローラチップと、を備え、
    前記メモリコントローラチップは、
    前記コントローラチップ上の複数の電力アイランドへの電力を個別に有効にするかまたは無効にするように接続された電力制御回路と、
    前記電力アイランドであって、それぞれの局所電力有効測定回路を各々含み、さらに前記それぞれの局所電力有効測定回路によって条件付きでディスエーブルされるように接続されたコア回路を含む前記電力アイランドのマルチプル電力アイランドと、を備え、
    前記電力アイランドの１つまたは複数は前記外部インターフェイス終端の少なくとも１つから複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドであり、
    前記各デュアルボルテージ電力アイランドは、
    電圧が外部接続で供給されることに応じて、自動的に異なった供給電圧入力を計測して、計測電圧を生成する選択回路と、
    前記計測電圧を測定し、電力有効信号を出力して、それに応じてそれぞれの電力アイランド内のコア回路をイネーブルまたはディスエーブルにするヒステリシスコンパレータと、
    を備えるポータブルデータモジュール。
  22. 請求項２１記載のモジュールにおいて、
    前記メモリチップは、不揮発性メモリチップであるモジュール。
  23. 請求項２１記載のモジュールにおいて、
    電力有効信号は第１の電力アイランドへの電圧が有効範囲内であることを示し、前記電力有効信号は第２の電力アイランドのロジック動作を可能にするように動作するモジュール。
  24. 請求項２１記載のモジュールにおいて、
    電力有効信号は、前記電力アイランドの第１の部分への入力電圧が有効範囲内であることを示すモジュール。
  25. 請求項２１記載のモジュールにおいて、
    第２の外部接続の１つは、セキュアデジタルモードで動作する場合に、集積回路に電力を供給するモジュール。
  26. 請求項２１記載のモジュールにおいて、
    第２の外部接続は、マルチメディアカードモードで動作する場合に、集積回路に電力を供給するモジュール。
  27. 請求項２１記載のモジュールにおいて、
    前記電力有効信号は、パワーオンリセット信号であるモジュール。
  28. 請求項２１記載のモジュールにおいて、
    前記電力アイランドは、オーバーレイランダムアクセスメモリ電力アイランドを含むモジュール。
  29. 請求項２１記載のモジュールにおいて、
    前記選択回路は、２つの異なる分圧器を含むモジュール。
  30. パワーオンリセット回路であって、
    少なくとも２つの外部電源入力に接続された電圧検出回路であって、外部電源から電力を受ける前記外部電源入力のうちの第１の外部電源入力で電圧を検出するように構成された電圧検出回路と、
    前記外部電源入力のうちの選択された外部電源入力をテストノードに動作可能に接続する多重化回路と、
    第１の入力が基準電圧に接続され、第２の入力が前記テストノードに接続され、それに応じて出力が電力有効信号を供給するコンパレータと、を備え、
    これにより、前記電力有効信号は、どちらかの外部電源からの電圧がそれぞれの有効レベルに達する場合に、コア回路の動作をイネーブルすることができるパワーオンリセット回路。
  31. 請求項３０記載の回路において、
    前記コンパレータは、ヒステリシスである回路。
  32. 請求項３１記載の回路において、
    前記基準電圧は、バンドギャップ電圧基準回路から接続される回路。
  33. 集積回路の動作を実行する方法であって、
    オンチップ電力制御回路において、個別に複数の電力アイランドへの電力を有効にするかまたは無効にするステップと、
    前記電力アイランドのマルチプル電力アイランドにおいて、局所的に電力有効測定し、それぞれの電力有効測定に応じて、前記それぞれの電力アイランドのそれぞれのコア回路を条件付きでディスエーブルするステップと、
    前記電力アイランドのいくつかのデュアルボルテージ電力アイランドにおいて、少なくとも２つの有効供給電圧範囲が存在するかを検出し、それに応じて前記電力有効測定を行うステップと、
    を含む方法。
  34. 請求項３３記載の方法において、
    前記各デュアルボルテージ電力アイランドは、１つより多い標準電気的インターフェイスに接続することができる外部インターフェイス制御である方法。
  35. 集積回路を動作させる方法であって、
    基準電圧に対して入力電圧を比較するステップと、
    ロジック出力を供給するために電圧検出回路上の２つの外部接続のうちの第１の外部接続上に電力が存在するか否かを検出するステップと、
    前記ロジック出力によって決定された、前記第１の外部接続上の電圧の第１の分圧結果、または前記第２の外部接続上の電圧の第２の分圧結果のどちらかを、接続された前記入力電圧として前記比較するステップと、
    接続形態によって影響される、前記比較するステップに応じて電力有効出力を供給するステップと、
    を含む方法。
  36. 請求項３５記載の方法において、
    前記比較するステップは、ヒステリシスコンパレータによって行なわれる方法。
  37. 請求項３５記載の方法において、
    比較された入力電圧および基準電圧は、接続された外部接続が電力アイランドの第１の部分に対して有効範囲内で電圧を供給することを示す電力有効出力を生成する方法。
  38. 請求項３５記載の方法において、
    前記入力電圧は、アナログマルチプレクサを介して受けられる方法。
  39. 複数の電力アイランドを有する集積回路の電力を有効にする方法であって、
    １つまたは複数のロジック制御スイッチを使用してパワーオンするために１つまたは複数の電力アイランドを選択するステップと、
    電力アイランド内で、
    入力電圧を有効にするために、電力有効回路を使用してロジック動作を制御するステップであって、前記電力有効回路はコンパレータを使用して基準電圧に対する前記入力電圧の分圧結果をテストするステップと、
    外部接続のうちの第１の外部接続上の電力の存在を検出するステップと、
    これに応じて、前記分圧結果を切り変えるために前記コンパレータへの入力を切り換えるステップと、を含み、
    前記集積回路は、少なくとも１つの電力アイランドにおいてマルチ供給電圧に互換性のある方法。
  40. 請求項３９記載の方法において、
    前記分圧結果の値は、マルチプル分圧器の１つを選択することによって決まる方法。
  41. 請求項３９記載の方法において、
    前記コンパレータは、ヒステリシスである方法。
  42. 電力アイランド上の電圧を有効にする方法であって、
    １つまたは複数のロジック制御スイッチを使用してパワーオンするために電力アイランドを選択するステップと、
    前記１つの電力アイランドにおいて、そこで受ける供給電圧を有効にするために、パワーオンリセット回路を使用して、少なくとも１つの電力アイランドのロジック動作を制御するステップであって、前記パワーオンリセット回路は派生基準電圧に対する前記入力電圧の分圧結果をテストするステップと、
    前記１つの電力アイランドへの少なくとも２つの外部電力入力接続のうちの第１の外部電力入力接続上の電圧の有無を検出するステップと、前記分圧結果を切り変え、それに応じて前記２つの外部入力接続のうちの選択された外部入力接続に接続するために前記パワーオンリセット回路を再構成するステップと、
    を含む方法。
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