JP2011508566A - 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 - Google Patents
有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 Download PDFInfo
- Publication number
- JP2011508566A JP2011508566A JP2010540762A JP2010540762A JP2011508566A JP 2011508566 A JP2011508566 A JP 2011508566A JP 2010540762 A JP2010540762 A JP 2010540762A JP 2010540762 A JP2010540762 A JP 2010540762A JP 2011508566 A JP2011508566 A JP 2011508566A
- Authority
- JP
- Japan
- Prior art keywords
- power
- voltage
- circuit
- integrated circuit
- island
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
・マルチ電圧インターフェイス要件へのシステム適応性。
・個々の設計ブロックがそれらの電力有効性の適切な要件のためにカスタマイズすることができるので、アーキテクチャ簡略化がより大きい。
・電力有効性の外部管理について心配することなく、個々の電力アイランドを設置または複製することができる場合に、設計はより簡単である。
・不必要な遅延なしで電源立ち上げを行うことができる。
・単一基準電圧をチップに送る実施形態では、ローカル(動的電力アイランドごとの)電力監視装置からの追加静的電力消費はない。
図1は、自動的にスイッチされるパワーオンリセット(POR)回路を概略的に示す。この例で使用する信号名は、この回路が、図1Aおよび図1Bの完全な設計にどのように接続するかを示すが、これらの例示的な接続および識別子は、開示した発明を実行するためにすべて必要とは限らない。
図1Aは図1の回路を好都合に含む集積回路の図を示し、図1Bは図1Aの例示的な実施形態の集積回路の電力アイランドの図を示す。
図1Aの例示的な実施形態は3つの異なる外部インターフェイスを提示する多機能フラッシュメモリコントローラである。この実施形態の顕著な特徴(本発明に必要でない)としては、次のものが挙げられる。
一度に1つのホストインターフェイスのみを介してではあるが、3つのホストインターフェイスSD/MMC(セキュアデジタル/マルチメディアカード)120、USB(ユニバーサルシリアルバス)121およびMS(メモリスティック)122にわたるデータ転送のための方法を備えたセキュアフラッシュメモリコントローラバックエンドを使用する。
6つの電圧アイランド(SD/MMC HIM(ホストインターフェイスモジュール)120、USB HIM121、MS HIM122、常時接続(バックエンド、MRAM(磁気ランダムアクセスメモリ)、パッド制御、および電力管理)123、ORAM(オーバーレイランダムアクセスメモリ)116、およびクリプトエンジン125)に区分化される。
2つのパワーダウンホストインターフェイス内のロジックでは、スタンバイまたは動作中の電力消費オーバーヘッドはない。パワーダウンホストインターフェイス、すなわちOFFアイランドを備えた電力アイランドは、スイッチ126によって電源電圧供給(VCC)および接地(GND)から絶縁され、したがって、電流が流れることができない。
部分的チップパワーダウン機能は、各アイランド(常時接続以外)の制御されたアナログパワースイッチで達成することができ、絶縁用ゲートは、パワーダウンアイランドからの無効信号がパワーオンアイランドの入力に達することを防止するために使用することができる。
動的アイランド制御は、スタンバイ中にORAM124およびクリプトエンジン125モジュールをパワーダウンして、スタンバイ電流(SD/MMCは最小スペックを表す)のスペック要件を達成することができる。
アナログブロックスタンバイ電力低減のレジスタ制御は、調整器およびオシレータのスタンバイ/ディスエーブル/低電力モードを含む。
トップレベルロジックは、バックエンドに接続する1つのホストインターフェイスを検出し構成を行い、残りの2つのホストインターフェイス電圧アイランドをパワーダウンする。検出結果レジスタはFIRMWAREブートROMで利用可能である。
USB130への5Vが存在しない場合には、電源バスはスイッチ(SW)126を使用して切り替えられて、USB PHY131およびUSB HIM 121モジュールを絶縁する。
SD 133の3.3または1.8Vの供給電圧の検出を行い、USBスイッチ137およびスイッチ126を制御して、MSモード動作またはSDモード動作のための構成を行う。ACOMP132は、また、デュアルボルテージロジック入力135に基づいて、3.3Vまたは1.8Vのデュアルボルテージ電力をサポートする。ACOMP132ロジックは、MS選択ロジック入力136に基づいて、適切な3.3Vまたは1.8Vが検出された場合に、SDモードまたはMSモードのどちらかの構成を行う。SBLKロジックモジュール136はクリプトエンジン125に補助機能をもたらす。
図1Bの例示的な実施形態は、図1Aで見られるような電力アイランドの集積回路の実施例である。電圧アイランドは、非動作時、スタンバイ時、またはテストモード時の全電力使用量を最小限にするために、チップの他の領域から個別に選択的にパワーオン/オフする電子的に結合されたチップの部分を称する。アーキテクチャゴールは最も完全に遮断されることができるブロック用電圧アイランドを実現する。USB HIM141、SD HIM142、MS HIM143、クリプトエンジン145、およびORAM146の5つのブロックが、電力アイランドであると分かる。残りのシステムRAM144、アナログモジュール(ACOMP)147、148、およびメインロジック149を含む残りのすべてのロジックは、常時オンである。より少数のまたは追加のブロックが可能である。
3つの電力アイランドブロック141、142および143は、3つの異なるホストインターフェイスを表す。それらは、設計上1つのHIMのみが一度に動作中であるように、サンプル実施形態において静的電力アイランドとして実装される。例えば、SD製品構成であれば、FWブート時にUSB HIM 141およびMS HIM 143全体の電源を静的に(継続的に)切ることができる。そのような状況では、これら3つのHIM中で動的切り換えを提供する必要性はなく、したがって、設計はパワーオン時の静的HIM構成を実装することができ、PORのアサート停止時に、1つの選択されたHIMのみが、次の全電力サイクルまで継続的に構成される。どんな場合も、PORは、HIM電力アイランドのすべてにおいて実行することができる。
CPUがPORから抜けて、ファームウェア(ROM)が実行されるまでに、適切なホストインターフェイスが利用可能となり(そのアイランドはパワーオンされている)、ファームウェアはHIM IDレジスタを読み取り、そのインターフェイスのための適切なコードを実行し始める。CPU(図示せず)中の電力アイランド制御レジスタ150は、どの電力スイッチが開かれるかを決定して、指定されたアイランドに1.2Vのコア電圧を供給する。
この例示的な実施形態において、CPUに電力を供給するためにBE3メインロジックアイランド149がオンでなければならず、したがって、CPU中のファームウェア(ROM)がシステムをブートすることを可能にすることに留意するべきである。BE3メインロジックアイランド149はすべての電力アイランド制御ロジックを含み、常時オンであり、このレジスタを介して、または別の方法で止めることができないので、このビットは予約済みとみなされる。他の実施形態では、常時オンの電力アイランド制御が分離された状態でBEメインロジックアイランド149の電源を切ることをサポートしてもよい。
2つのビット、CRYP_ON325およびRAM2_ON330は、ハードウェア制御ではなく、この例示的な実施形態においてはセットするためにオーバーライドは必要とされない。もっと正確に言えば、それらは、以下に説明する動的アイランド切り換えのためのファームウェア制御である。ビット340は予約済みであるが、他の実施形態において、BE_ONを割り当てたBEメインロジックアイランドを制御することができる。ビット435は予約済みである。
他方で、図1Bの右側には、2つのブロック145および146が、クリプトモジュールおよびオーバーレイRAM(ORAM)を提示している。チップはスタートアップ電力消費を最小限にするために両方のアイランドをパワーオフしてブートする。動作モードを入力することで、ファームウェアはオンデマンドでこれらのアイランドをイネーブルすることができる。電源立ち上げ時のスタンバイ電力は、静的に2つの未使用のHIMの電源を切ることによって低減される一方、スタンバイ電力節電の大部分は、これらの2つの大きなブロック145および146の電源を切ることによって達成される。
クリプトエンジン145は、チップアーキテクチャに統合されたハードウエアアクセラレーティドセキュリティエンジンである。このモジュールは、チップ全体の設計のほとんど半分のロジックを含み、対応する電力量を消費する。モジュールは状態保存が必要でないように、この実施形態では電源を切るように設計された。クリプトエンジン145のブロックはキーをフェッチし、電源断によって消失することがない不揮発性メモリ(NVM)150内にキーを保存する。この実施形態では、NVM150は、常時オン(ALWAYS_ON)領域に実装され、常にパワーオンのままである。クリプトエンジン145の電源を切る場合には、セキュリティ操作は行われなくてもよい。セキュリティキーがNVM150に保存される一方、キーにアクセスする回路はクリプトエンジン145内にあるので、キーを必要とする任意の操作のためにはパワーオンされなければならない。
ORAM146は制御ファームウェア用のオーバーレイRAMである。例示的な実施形態では、このORAMは、コントローラ内にあるRAM全体のほぼ半分からなる。ORAM146は、コードオーバーレイページングに一般的に使用される。このサンプル実施形態では、システムファームウェアはアイランド管理コード(パワーダウンルーチンおよびパワーアップルーチン)を他の常時オン(ALWAYS_ON)メモリ内に配置し、スリープモードから抜け出るためのホストコマンドに直ちに応答可能としている。ORAM146がパワーオフされると、RAMセルの内容がディスチャージされ、記憶された値が未定義でランダムな値になることに留意するべきである。したがって、ORAM146をパワーオンした場合には、内容は無効であると考えられるべきであり、廃棄されなければならない。ORAM146の内容は必要に応じて一部はストリーミングによって回復することができるので、ORAM146のアイランドの電源立ち上げと再ロードのタイミングがクリティカルなファームウェア応答時間に直接影響を与えることはない。
電力アイランド使用での十分なプログラマビリティを可能にする。特定の実施例で必要であれば、クリプト145、ORAM146の両方の電源を切るかまたはどちらの電源も切らないといったいずれかの実施例を選択してもよい。インターフェイスタイプ(例えば、SD、USB、MS)からこの特徴を分離することによって、これらの3つのカテゴリー内の異なるサブ変形は、限界性能での省電力性および/または複雑さの利点をトレードオフしてもよい。
これらの2つのブロックの電源断と電源立ち上げは、スタンバイ電流に著しく影響を与えるので、ファームウェアは、セトリング時間およびチップロジックの残りの部分への影響に関して、アナログパワースイッチを介して適切なタイミング制御でどのようにして電力供給を停止するか、または適用するかを最適化することができる。
ロジック絶縁、クロックゲーティング、およびPORメカニズムは、各アイランドに設けられ、電力アイランド上にマルチプルPOR回路を含むことができる。ファームウェアは、プログラマブルレジスタを介してこれらのメカニズムへの指令および使用するための制御を有する。
ロジックおよびRAMが別々のアイランドに論理的に分割されたならば、アイランドを制御し、必要なモード構成および条件のもとでスタンバイ節電を可能にするために複数のメカニズムが付加されなければならない。
・システムコア電力ゲーティングおよび制御(ホスト電源調整機能およびアナログ電力絶縁スイッチ)
・製品パッケージ検出(SD/MMC、USB、またはMSモジュール構成)
・ロジックゲート絶縁制御(オフアイランド効果からのオンアイランドの絶縁)(実施形態では、電圧絶縁セル155がロジックゲート絶縁を達成する。)
例示的な実施形態では、チップは3つの主要な電力機能を処理する。
・(3.3Vまたは1.8V)SD/MMCもしくはMSホスト、または(5V)USBホストからのホスト給電電力を調整する。
・クリプト145およびORAM146の電力アイランドへの静的なアイランド制御(製品構成)および動的なアイランド制御(スタンバイサスペンドおよびレジュームのため)に基づいて、必要とされる電力アイランドへの供給ラインを切り換える。
・アイランド電源切り換え制御およびステータス−アナログ電力スイッチはシステムコア電力への影響を最小にする必要がある(実施形態では、デジタル制御アナログ電力スイッチ156が電力切り換えを達成する)。
図1Cおよび図1Dは、電源のさらなる詳細を示す。図1Cの例示的な実施形態では、非USBモードにおける動作が示されている。チップはホスト電源を調整して、内部ロジックに1.2Vのコア電圧を供給する。
SD、MMC、またはMSモードでは、ホストは電源電圧3.3Vまたは1.8Vを供給する。この電流の一部は、チップ(VDDH160(VDDF161))および外部NANDメモリ162上のI/Oパッドに供給される一方で、残りは内部コア調整器163によって調整されて、コアロジック(VIN_CORE164)に電源電圧1.2Vを供給する。
非USBモードにおいて、SD/MMCまたはMSホストは、電源電圧3.3または1.8Vを供給し(165)(VIN_CORE164)、コア調整器163にも供給される。USBモードにおいて、USBホスト166は、コア調整器163の前に追加の調整ステップを必要とする。USBホスト166は、電源電圧5V(VIN_53167)を供給し、最初に5−3.3調整器190によって3.3Vに調整され、次いで内部コア調整器163に供給される。
さらに、USBモードでは、5−3.3調整器168の3.3V出力およびコア調整器163の1.2V出力が、チップから引き出され(それぞれVOUT_53 168およびVOUT_CORE169上に)、そこで、フィルタ175、176および177によってフィルタをかけられ、次いで、USB PHY 170電源入力(A3V3 171、A1V2 172およびDlV2 173)に供給される。
前述したように、両方のタイプの構成(SD、MMC、MSとUSB)は、共有電源経路を用いて適切に機能する必要がある。第3のモードはSD+と表されて利用されてもよい。SD+構成では、SDとUSBの両方の電力接続は、一体型のパッケージで同時に動作し、したがって、様々な電源のオプションを管理するためのさらなる課題が示される。
USBをサポートしていない実施例における動作およびスタンバイ電流を制限するために、5Vのホスト電源が存在しない場合には、電源バスを切り換えてUSB PHYとUSBデバイスコアを分離する。
各実施例の中で使用されていない2つのHIMアイランド用の1.2Vコア電圧はオフに転換される。
クリプトブロック145およびORAMブロック146は、動的に個別に電源オンおよびオフしてスタンバイ電力を節減してもよい。
モード検出は、ACOMP_54 148またはACOMP3_1.2 147に供給される電力に基づく。ACOMPロジックは、どの単一ホストインターフェイス(MS、SD/MMC、またはUSB)が現在選択されているかを決定する。
一旦モードを決定すると、ACOMPロジックは、そのモード用の適切な電圧アイランドをイネーブルにする。
絶縁セル155をオンした場合、電源が入っていないアイランドからの不確定なフローティングロジック状態が、チップの残り部分に伝達されることを防ぐ。イネーブルされた絶縁セルは、ソースとデスティネーションとを分離し、固定ハイ電圧(ロジック1)または固定ロー電圧(ロジック0)値のいずれかを示すか、または(ラッチベースの)信号の最終の状態を保持する。絶縁セルをディスエーブルにした場合、セルはソースとデスティネーションとの間で出力信号状態をそのまま通す。
2つの個別の絶縁セル制御レジスタ(アイランド入力、アイランド出力)がある。
アイランドがオフされる場合には、電源がオフされた入力では電圧は存在しないように、アイランドの入力での絶縁セルは常に当該セルにて「ロジック0」となる。
アイランドの出力での絶縁セルは、アイランドが遮断された場合に、対応するデスティネーションアイランドの入力が依然として適切な入力状態を検知しているかのような適切な入力状態に基づいて選択される。
ファームウェアは、クリプトアイランド145の電源をディスエーブル/イネーブル管理して、SDスタンバイモードでの上限を達成する必要がある。ファームウェアは、ORAM146のアイランドへのコード回復(再ロード)を管理する必要があり、また、SDスタンバイモードのために電源を切る必要がある。
図2は、図1の回路の実施例のさらなる詳細を示す。この実施形態では、USB電力検出部ブロックは、単にインバータ206であり、したがって、値VUSB_SupplyR2 /(R1 +R2 )がN−チャンネルのしきい値電圧VTNより高くなるとすぐに、次のインバータ段にアクティブロー出力を供給する。VTNが一般的にバンドギャップ基準電圧VBGの半分(もしくは以下)であるので、これは、ホストPOR信号が有効値に達するかなり前に、逆電圧USB Onが上がり始めることを意味する。一般的に、パワーオンリセット信号は、アクティブロー、つまり、チップまたは回路がPOR信号のローの値によってリセット保持される。
図3のサンプル実施形態は、単一バックエンド(BE)に接続された3つのダイレベルでの選択可能なHIMインターフェイス(フロントエンド)を提示する。これは、2つの利用可能な内部インターフェイスを介してBEに供給される。
・CF351、MS352、およびSD/MMCデバイスコントローラ353用のHDMA320(ホストダイレクトメモリアクセス)インターフェイス。
・USBデバイスコントローラ354用のBVCI330(基礎的仮想コンポーネントインターフェイス)バス。BMUに対するBVCIポート330はUSBデバイスコントローラ専用であるが、SD/MMC HIMおよびMS HIM352のHDMA320インターフェイスは、BMUにおける単一HDMAポートにマルチプレックス340する必要がある。
図4は、データモジュールを示す。データモジュールは、NANDフラッシュメモリおよびコントローラを含む。コントローラは、このサンプル実施形態において、モジュールのコネクタでUSBインターフェイスを供給し、適切な規格でメモリチップにインターフェイス接続する。
当業者であれば分かるように、本願に記載される革新的な概念は、膨大な範囲の用途に亘って変更および変形を加えることが可能であり、したがって、特許される主題の範囲は、所与の特定の例示的な教示のいずれによっても限定されない。添付の特許請求の範囲の趣旨およびその広い範囲に含まれる全ての代替、変更および変形を包含するものとする。
パワーオンリセット回路によって供給される出力信号は、電力有効信号としてより一般的に状態を表し、実際に、パワーオンリセット回路は、それ自体、電力監視回路または電力有効回路の一例として説明することができることに留意するべきである。前述したような「パワーオンリセット」信号の使用は、複雑なデジタルロジックにおいて極めて一般的であるが、予測不能な状態を回避するための他の方式を代わりに使用することもできる。(例えば、信号は、どのように接続されるかだけでなく、どのように概念化されるかに応じて、「イネーブル」信号または「ディスエーブル」信号として表現することができる。)
出願時の特許請求の範囲は、可能な限り包括的であることを意図し、主題は意図的に譲渡されたり、献呈されたり、または放棄されたりしないものとする。
Claims (42)
- 集積回路であって、
割り込み可能な供給電圧を受けるために個別に接続された複数の電力アイランドと、
それぞれの局所電力有効測定回路を各々が含み、さらに前記それぞれの局所電力有効測定回路によって条件的にディスエーブルされるように接続されたコア回路を含んだ前記電力アイランドのうちのマルチプル電力アイランドと、を備え、
前記電力アイランドの少なくとも1つでは、それぞれの供給電圧は、少なくとも2つの有効範囲のどちらかとすることができ、前記それぞれの局所電力有効測定回路は、前記有効範囲のどちらかをテストするための自動電圧スケーリングを含んだ集積回路。 - 請求項1記載の集積回路において、
供給電圧は、5ボルト未満である集積回路。 - 請求項1記載の集積回路において、
供給電圧は、3.3ボルト未満である集積回路。 - 請求項1記載の集積回路において、
前記自動電圧スケーリングは、2つの異なる抵抗ラダーで実装される集積回路。 - 請求項1記載の集積回路において、
前記少なくとも1つの電力アイランドは、1つより多い電気的インターフェイスに接続することができる外部インターフェイス制御である集積回路。 - 集積回路であって、
割り込み可能な供給電圧を受けるために個別に接続された複数の電力アイランドと、
それぞれの局所電力有効測定回路を各々が含み、さらに前記それぞれの局所電力有効測定回路によって条件的にディスエーブルされるように接続されたコア回路を含む前記電力アイランドのうちのマルチプル電力アイランドと、
を備える集積回路。 - 請求項6記載の集積回路において、
コア回路のロジック動作をイネーブルにする電力有効出力信号をさらに備える集積回路。 - 請求項6記載の集積回路において、
有効電力測定回路は条件付きで電力有効出力信号を出力し、電力アイランドへの電圧が有効範囲内であることを示し、前記電力有効出力信号は電力アイランド上でコア回路のロジック動作を可能にするように動作する集積回路。 - 請求項6記載の集積回路において、
有効電力信号は第1の電力アイランドへの電圧が有効範囲内であることを示し、前記有効電力信号は第2の電力アイランド上でコア回路のロジック動作を可能にするように動作する集積回路。 - 集積回路であって、
パワーオンまたはオフするために個別に接続された複数の電力アイランドであって、前記電力アイランドの1つまたは複数は、異なる動作モードで複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドである複数の電力アイランドを備え、
前記各デュアルボルテージ電力アイランドは、
外部接続でどの電圧が供給されるかに応じて自動的に異なった供給電圧入力を計測して計測電圧を生成する選択回路と、
前記計測電圧を測定し、それに応じた電力有効信号を出力するヒステリシスコンパレータと、
を備える集積回路。 - 請求項10記載の集積回路において、
前記電力有効信号は電力アイランドへの電圧が有効範囲内であることを示し、前記電力有効信号は電力アイランド内での回路のロジック動作を可能とするように動作する集積回路。 - 請求項10記載の集積回路において、
前記デュアルボルテージ電力アイランドは、1つより多い電気的インターフェイスに接続することができる外部インターフェイス制御である集積回路。 - 集積回路であって、
複数の電力アイランドへの電力を個別に有効にするかまたは無効にするように接続された電力制御回路と、
それぞれの局所電力有効測定回路を各々含み、さらに前記それぞれの局所電力有効測定回路によって条件付きでディスエーブルされるように接続されたコア回路を含む前記電力アイランドのマルチプル電力アイランドと、を備え、
前記電力アイランドの1つまたは複数は、異なる動作モードで複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドであり、
前記各デュアルボルテージ電力アイランドは、
電圧が外部接続で供給されることに応じて自動的に異なった供給電圧入力を計測して、計測電圧を生成する選択回路と、
前記計測電圧を測定し電力有効信号を出力して、それに応じてそれぞれの電力アイランド内でコア回路をイネーブルまたはディスエーブルするヒステリシスコンパレータと、
を備える集積回路。 - 請求項13に記載の集積回路において、
前記各デュアルボルテージ電力アイランドは、1つより多い電気的インターフェイスに接続することができる外部インターフェイス制御である集積回路。 - 請求項13記載の集積回路において、
電力制御回路は、3.3ボルト以下の電力の供給電圧を選択することができる集積回路。 - 集積回路であって、
基準電圧に対して入力電圧をテストするように接続されたコンパレータと、
少なくとも2つの外部供給電圧接続と、
前記外部供給電圧接続のうちの第1の外部供給電圧接続上で電力を検出すると共に、対応するロジック出力を供給するように接続された検出器と、
前記ロジック出力に応じて、前記入力電圧に、前記外部供給電圧接続上の電圧の第1の分圧結果、または前記第2の外部供給電圧接続上の電圧の第2の分圧結果のどちらかを接続するマルチプレクサと、を備え、
前記コンパレータは、電力有効信号を供給するように動作可能に接続された集積回路。 - 請求項16記載の集積回路において、
前記コンパレータは、ヒステリシスである集積回路。 - 請求項16記載の集積回路において、
入力電圧は、3.3ボルト以下の電力である集積回路。 - 請求項16記載の集積回路において、
前記電力有効信号は、電力アイランドのロジック動作を可能とするように動作する集積回路。 - 請求項16記載の集積回路において、
電力アイランドは外部インターフェイス終端を操作することができるマルチプルインターフェイシング電力アイランドを含み、前記インターフェイシング電力アイランドの少なくとも1つはマルチボルテージ外部端子から電力を供給されるように接続される集積回路。 - ポータブルデータモジュールであって、
メモリチップと、
外部インターフェイス終端に接続され、前記メモリチップを制御するように接続されたメモリコントローラチップと、を備え、
前記メモリコントローラチップは、
前記コントローラチップ上の複数の電力アイランドへの電力を個別に有効にするかまたは無効にするように接続された電力制御回路と、
前記電力アイランドであって、それぞれの局所電力有効測定回路を各々含み、さらに前記それぞれの局所電力有効測定回路によって条件付きでディスエーブルされるように接続されたコア回路を含む前記電力アイランドのマルチプル電力アイランドと、を備え、
前記電力アイランドの1つまたは複数は前記外部インターフェイス終端の少なくとも1つから複数の存在し得る供給電圧を受けることができるデュアルボルテージ電力アイランドであり、
前記各デュアルボルテージ電力アイランドは、
電圧が外部接続で供給されることに応じて、自動的に異なった供給電圧入力を計測して、計測電圧を生成する選択回路と、
前記計測電圧を測定し、電力有効信号を出力して、それに応じてそれぞれの電力アイランド内のコア回路をイネーブルまたはディスエーブルにするヒステリシスコンパレータと、
を備えるポータブルデータモジュール。 - 請求項21記載のモジュールにおいて、
前記メモリチップは、不揮発性メモリチップであるモジュール。 - 請求項21記載のモジュールにおいて、
電力有効信号は第1の電力アイランドへの電圧が有効範囲内であることを示し、前記電力有効信号は第2の電力アイランドのロジック動作を可能にするように動作するモジュール。 - 請求項21記載のモジュールにおいて、
電力有効信号は、前記電力アイランドの第1の部分への入力電圧が有効範囲内であることを示すモジュール。 - 請求項21記載のモジュールにおいて、
第2の外部接続の1つは、セキュアデジタルモードで動作する場合に、集積回路に電力を供給するモジュール。 - 請求項21記載のモジュールにおいて、
第2の外部接続は、マルチメディアカードモードで動作する場合に、集積回路に電力を供給するモジュール。 - 請求項21記載のモジュールにおいて、
前記電力有効信号は、パワーオンリセット信号であるモジュール。 - 請求項21記載のモジュールにおいて、
前記電力アイランドは、オーバーレイランダムアクセスメモリ電力アイランドを含むモジュール。 - 請求項21記載のモジュールにおいて、
前記選択回路は、2つの異なる分圧器を含むモジュール。 - パワーオンリセット回路であって、
少なくとも2つの外部電源入力に接続された電圧検出回路であって、外部電源から電力を受ける前記外部電源入力のうちの第1の外部電源入力で電圧を検出するように構成された電圧検出回路と、
前記外部電源入力のうちの選択された外部電源入力をテストノードに動作可能に接続する多重化回路と、
第1の入力が基準電圧に接続され、第2の入力が前記テストノードに接続され、それに応じて出力が電力有効信号を供給するコンパレータと、を備え、
これにより、前記電力有効信号は、どちらかの外部電源からの電圧がそれぞれの有効レベルに達する場合に、コア回路の動作をイネーブルすることができるパワーオンリセット回路。 - 請求項30記載の回路において、
前記コンパレータは、ヒステリシスである回路。 - 請求項31記載の回路において、
前記基準電圧は、バンドギャップ電圧基準回路から接続される回路。 - 集積回路の動作を実行する方法であって、
オンチップ電力制御回路において、個別に複数の電力アイランドへの電力を有効にするかまたは無効にするステップと、
前記電力アイランドのマルチプル電力アイランドにおいて、局所的に電力有効測定し、それぞれの電力有効測定に応じて、前記それぞれの電力アイランドのそれぞれのコア回路を条件付きでディスエーブルするステップと、
前記電力アイランドのいくつかのデュアルボルテージ電力アイランドにおいて、少なくとも2つの有効供給電圧範囲が存在するかを検出し、それに応じて前記電力有効測定を行うステップと、
を含む方法。 - 請求項33記載の方法において、
前記各デュアルボルテージ電力アイランドは、1つより多い標準電気的インターフェイスに接続することができる外部インターフェイス制御である方法。 - 集積回路を動作させる方法であって、
基準電圧に対して入力電圧を比較するステップと、
ロジック出力を供給するために電圧検出回路上の2つの外部接続のうちの第1の外部接続上に電力が存在するか否かを検出するステップと、
前記ロジック出力によって決定された、前記第1の外部接続上の電圧の第1の分圧結果、または前記第2の外部接続上の電圧の第2の分圧結果のどちらかを、接続された前記入力電圧として前記比較するステップと、
接続形態によって影響される、前記比較するステップに応じて電力有効出力を供給するステップと、
を含む方法。 - 請求項35記載の方法において、
前記比較するステップは、ヒステリシスコンパレータによって行なわれる方法。 - 請求項35記載の方法において、
比較された入力電圧および基準電圧は、接続された外部接続が電力アイランドの第1の部分に対して有効範囲内で電圧を供給することを示す電力有効出力を生成する方法。 - 請求項35記載の方法において、
前記入力電圧は、アナログマルチプレクサを介して受けられる方法。 - 複数の電力アイランドを有する集積回路の電力を有効にする方法であって、
1つまたは複数のロジック制御スイッチを使用してパワーオンするために1つまたは複数の電力アイランドを選択するステップと、
電力アイランド内で、
入力電圧を有効にするために、電力有効回路を使用してロジック動作を制御するステップであって、前記電力有効回路はコンパレータを使用して基準電圧に対する前記入力電圧の分圧結果をテストするステップと、
外部接続のうちの第1の外部接続上の電力の存在を検出するステップと、
これに応じて、前記分圧結果を切り変えるために前記コンパレータへの入力を切り換えるステップと、を含み、
前記集積回路は、少なくとも1つの電力アイランドにおいてマルチ供給電圧に互換性のある方法。 - 請求項39記載の方法において、
前記分圧結果の値は、マルチプル分圧器の1つを選択することによって決まる方法。 - 請求項39記載の方法において、
前記コンパレータは、ヒステリシスである方法。 - 電力アイランド上の電圧を有効にする方法であって、
1つまたは複数のロジック制御スイッチを使用してパワーオンするために電力アイランドを選択するステップと、
前記1つの電力アイランドにおいて、そこで受ける供給電圧を有効にするために、パワーオンリセット回路を使用して、少なくとも1つの電力アイランドのロジック動作を制御するステップであって、前記パワーオンリセット回路は派生基準電圧に対する前記入力電圧の分圧結果をテストするステップと、
前記1つの電力アイランドへの少なくとも2つの外部電力入力接続のうちの第1の外部電力入力接続上の電圧の有無を検出するステップと、前記分圧結果を切り変え、それに応じて前記2つの外部入力接続のうちの選択された外部入力接続に接続するために前記パワーオンリセット回路を再構成するステップと、
を含む方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/965,943 | 2007-12-28 | ||
US11/965,943 US7830039B2 (en) | 2007-12-28 | 2007-12-28 | Systems and circuits with multirange and localized detection of valid power |
PCT/US2008/086553 WO2009085650A2 (en) | 2007-12-28 | 2008-12-12 | Systems and circuits with multirange and localized detection of valid power |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011508566A true JP2011508566A (ja) | 2011-03-10 |
JP5405487B2 JP5405487B2 (ja) | 2014-02-05 |
Family
ID=40797291
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010540762A Expired - Fee Related JP5405487B2 (ja) | 2007-12-28 | 2008-12-12 | 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7830039B2 (ja) |
EP (1) | EP2232706B1 (ja) |
JP (1) | JP5405487B2 (ja) |
KR (1) | KR101659094B1 (ja) |
CN (1) | CN101919161B (ja) |
TW (1) | TWI489256B (ja) |
WO (1) | WO2009085650A2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011096238A (ja) * | 2009-10-02 | 2011-05-12 | Rohm Co Ltd | 半導体装置、電圧比較回路およびそれを利用した電源管理回路、ならびにそれらを用いた電子機器 |
JP2015154148A (ja) * | 2014-02-12 | 2015-08-24 | Necプラットフォームズ株式会社 | プログラム切替システム及びプログラム切替方法 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8072719B2 (en) * | 2006-12-31 | 2011-12-06 | Sandisk Technologies Inc. | Systems, circuits, chips and methods with protection at power island boundaries |
TW200900910A (en) * | 2006-12-31 | 2009-01-01 | Sandisk Corp | Systems, methods, and integrated circuits with inrush-limited power islands |
US8316158B1 (en) | 2007-03-12 | 2012-11-20 | Cypress Semiconductor Corporation | Configuration of programmable device using a DMA controller |
US8060661B1 (en) | 2007-03-27 | 2011-11-15 | Cypress Semiconductor Corporation | Interface circuit and method for programming or communicating with an integrated circuit via a power supply pin |
US7830039B2 (en) | 2007-12-28 | 2010-11-09 | Sandisk Corporation | Systems and circuits with multirange and localized detection of valid power |
US7898285B2 (en) * | 2008-03-26 | 2011-03-01 | International Business Machines Corporation | Optimal local supply voltage determination circuit |
US7750684B2 (en) * | 2008-04-18 | 2010-07-06 | Nanya Technology Corp. | Power-on detection circuit for detecting minimum operational frequency |
JP5293808B2 (ja) * | 2009-03-31 | 2013-09-18 | 富士通株式会社 | 半導体集積回路及び電源電圧制御方法 |
TWI407128B (zh) * | 2009-09-15 | 2013-09-01 | Himax Analogic Inc | 數位電路及其電壓偵測電路 |
JP5556130B2 (ja) * | 2009-11-02 | 2014-07-23 | ソニー株式会社 | 情報処理装置、電源制御方法、プログラム、および電源制御システム |
TWI561770B (en) * | 2010-04-30 | 2016-12-11 | Samsung Electronics Co Ltd | Light emitting device package, light source module, backlight unit, display apparatus, television set, and illumination apparatus |
US20120151232A1 (en) * | 2010-12-12 | 2012-06-14 | Fish Iii Russell Hamilton | CPU in Memory Cache Architecture |
TW201227529A (en) * | 2010-12-16 | 2012-07-01 | Leadtrend Tech Corp | Power management device of an sd card reader |
US8494477B2 (en) * | 2011-06-24 | 2013-07-23 | Intel Corporation | Power management for an electronic device |
US8832470B2 (en) * | 2011-08-24 | 2014-09-09 | Lsi Corporation | Powering universal serial bus systems |
US9933278B2 (en) | 2011-12-02 | 2018-04-03 | Continental Automotive Gmbh | Adaptable voltage level detection with resistive ladder |
US9231409B2 (en) * | 2012-01-24 | 2016-01-05 | Texas Instruments Incorporated | Sourcing and securing dual supply rails of tamper protected battery backed domain |
US8659970B2 (en) | 2012-03-16 | 2014-02-25 | Micron Technology, Inc. | Memory device power control |
US20140015345A1 (en) * | 2012-07-10 | 2014-01-16 | iLumisys, Inc | Current limiting circuit for electrical devices |
CN103777069B (zh) * | 2012-10-26 | 2016-08-10 | 神讯电脑(昆山)有限公司 | 多组电源功率量测系统及其操作方法 |
JP6092649B2 (ja) * | 2013-02-15 | 2017-03-08 | キヤノン株式会社 | 演算装置、アレイ型演算装置およびその制御方法、情報処理システム |
US9612647B2 (en) | 2013-11-08 | 2017-04-04 | Intel Corporation | Power management for a physical layer interface connecting a display panel to a display transmit engine |
US9335775B2 (en) * | 2014-06-23 | 2016-05-10 | International Business Machines Corporation | Integrated circuit having regulated voltage island power system |
US10209279B2 (en) | 2015-06-24 | 2019-02-19 | Allegro Microsystems, Llc | Methods and apparatus for monitoring a level of a regulated source |
US10228742B2 (en) * | 2017-05-18 | 2019-03-12 | Cypress Semiconductor Corporation | USB power control analog subsystem architecture |
CN110494759A (zh) * | 2017-05-18 | 2019-11-22 | 赛普拉斯半导体公司 | Usb功率控制模拟子系统中的电流感测 |
US10222402B2 (en) | 2017-05-18 | 2019-03-05 | Cypress Semiconductor Corporation | Current sensing in a USB power control analog subsystem |
CN110632497B (zh) * | 2019-06-13 | 2022-01-28 | 眸芯科技(上海)有限公司 | 测试soc系统中子系统功耗的方法、装置及系统 |
CN111159962B (zh) * | 2019-12-23 | 2023-11-03 | 北京华大信安科技有限公司 | 一种内嵌nvm芯片的低功耗设计方法及系统 |
TWI726808B (zh) * | 2020-09-04 | 2021-05-01 | 新唐科技股份有限公司 | 欠壓鎖定電路及其操作方法 |
US20240264229A1 (en) * | 2023-02-07 | 2024-08-08 | Stmicroelectronics International N.V. | PORs TESTING IN MULTIPLE POWER DOMAIN DEVICES |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63228311A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 電源制御方式 |
JPH0637613A (ja) * | 1992-06-01 | 1994-02-10 | Hewlett Packard Co <Hp> | Cmosパワーオンリセット回路 |
JPH07249971A (ja) * | 1994-03-11 | 1995-09-26 | Nec Eng Ltd | Eclレベルパワーオンリセット信号生成回路 |
JPH10301672A (ja) * | 1997-04-16 | 1998-11-13 | Internatl Business Mach Corp <Ibm> | 内部acアダプタ付き電源装置、及び携帯型電子機器 |
US20020158673A1 (en) * | 2001-04-30 | 2002-10-31 | Stmicroelectronics, Inc. | Power supply detection circuitry and method |
JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力/出力バッファ回路 |
US20030204757A1 (en) * | 2002-04-30 | 2003-10-30 | Flynn David Walter | Power control signalling |
JP2004208043A (ja) * | 2002-12-25 | 2004-07-22 | Denso Corp | デジタル入力信号処理装置 |
JP2007501478A (ja) * | 2003-05-07 | 2007-01-25 | ヴァーチャル シリコン テクノロジー インコーポレイテッド | 電力の島を使用した集積回路での電力の管理 |
US20070174698A1 (en) * | 2005-12-22 | 2007-07-26 | International Business Machines Corporation | Methods and apparatuses for supplying power to processors in multiple processor systems |
JP2009534832A (ja) * | 2006-04-20 | 2009-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 多電圧チップのためのパワーokの伝達 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6631502B2 (en) * | 2002-01-16 | 2003-10-07 | International Business Machines Corporation | Method of analyzing integrated circuit power distribution in chips containing voltage islands |
US7864615B2 (en) * | 2005-02-25 | 2011-01-04 | Kingston Technology Corporation | Flash memory controller utilizing multiple voltages and a method of use |
US20080163012A1 (en) | 2006-12-31 | 2008-07-03 | Radhakrishnan Nair | Apparatus for Configuring a USB PHY to Loopback Mode |
US7802034B2 (en) | 2006-12-31 | 2010-09-21 | Sandisk Corporation | Method for performing full transfer automation in a USB controller |
US20080159157A1 (en) | 2006-12-31 | 2008-07-03 | Radhakrishnan Nair | Method for Configuring a USB PHY to Loopback Mode |
US20080162954A1 (en) | 2006-12-31 | 2008-07-03 | Paul Lassa | Selectively powered data interfaces |
US20080162737A1 (en) | 2006-12-31 | 2008-07-03 | Baojing Liu | USB Controller with Full Transfer Automation |
US20080162957A1 (en) | 2006-12-31 | 2008-07-03 | Paul Lassa | Selectively powering data interfaces |
US7639052B2 (en) * | 2007-04-06 | 2009-12-29 | Altera Corporation | Power-on-reset circuitry |
US7830039B2 (en) | 2007-12-28 | 2010-11-09 | Sandisk Corporation | Systems and circuits with multirange and localized detection of valid power |
US7928746B1 (en) | 2007-12-28 | 2011-04-19 | Sandisk Corporation | Exclusive-option chips and methods with all-options-active test mode |
US8102062B1 (en) | 2007-12-28 | 2012-01-24 | Sandisk Technologies Inc. | Optionally bonding either two sides or more sides of integrated circuits |
-
2007
- 2007-12-28 US US11/965,943 patent/US7830039B2/en active Active
-
2008
- 2008-12-12 JP JP2010540762A patent/JP5405487B2/ja not_active Expired - Fee Related
- 2008-12-12 EP EP08866791.0A patent/EP2232706B1/en not_active Not-in-force
- 2008-12-12 CN CN2008801250755A patent/CN101919161B/zh not_active Expired - Fee Related
- 2008-12-12 WO PCT/US2008/086553 patent/WO2009085650A2/en active Application Filing
- 2008-12-12 KR KR1020107014128A patent/KR101659094B1/ko active IP Right Grant
- 2008-12-22 TW TW097150098A patent/TWI489256B/zh not_active IP Right Cessation
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63228311A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | 電源制御方式 |
JPH0637613A (ja) * | 1992-06-01 | 1994-02-10 | Hewlett Packard Co <Hp> | Cmosパワーオンリセット回路 |
JPH07249971A (ja) * | 1994-03-11 | 1995-09-26 | Nec Eng Ltd | Eclレベルパワーオンリセット信号生成回路 |
JPH10301672A (ja) * | 1997-04-16 | 1998-11-13 | Internatl Business Mach Corp <Ibm> | 内部acアダプタ付き電源装置、及び携帯型電子機器 |
JP2003530733A (ja) * | 1999-10-28 | 2003-10-14 | シーゲイト テクノロジー エルエルシー | ディスクドライブの多電圧の電力上昇に対して安定な入力/出力バッファ回路 |
US20020158673A1 (en) * | 2001-04-30 | 2002-10-31 | Stmicroelectronics, Inc. | Power supply detection circuitry and method |
US20030204757A1 (en) * | 2002-04-30 | 2003-10-30 | Flynn David Walter | Power control signalling |
JP2004208043A (ja) * | 2002-12-25 | 2004-07-22 | Denso Corp | デジタル入力信号処理装置 |
JP2007501478A (ja) * | 2003-05-07 | 2007-01-25 | ヴァーチャル シリコン テクノロジー インコーポレイテッド | 電力の島を使用した集積回路での電力の管理 |
US20070174698A1 (en) * | 2005-12-22 | 2007-07-26 | International Business Machines Corporation | Methods and apparatuses for supplying power to processors in multiple processor systems |
JP2009534832A (ja) * | 2006-04-20 | 2009-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 多電圧チップのためのパワーokの伝達 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011096238A (ja) * | 2009-10-02 | 2011-05-12 | Rohm Co Ltd | 半導体装置、電圧比較回路およびそれを利用した電源管理回路、ならびにそれらを用いた電子機器 |
JP2015154148A (ja) * | 2014-02-12 | 2015-08-24 | Necプラットフォームズ株式会社 | プログラム切替システム及びプログラム切替方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20100121595A (ko) | 2010-11-18 |
WO2009085650A2 (en) | 2009-07-09 |
CN101919161A (zh) | 2010-12-15 |
JP5405487B2 (ja) | 2014-02-05 |
EP2232706B1 (en) | 2015-11-11 |
US20090167093A1 (en) | 2009-07-02 |
EP2232706A4 (en) | 2012-08-29 |
EP2232706A2 (en) | 2010-09-29 |
US7830039B2 (en) | 2010-11-09 |
TW200937180A (en) | 2009-09-01 |
KR101659094B1 (ko) | 2016-09-22 |
TWI489256B (zh) | 2015-06-21 |
WO2009085650A3 (en) | 2009-10-01 |
CN101919161B (zh) | 2013-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5405487B2 (ja) | 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 | |
US11237578B2 (en) | Intelligent voltage regulator | |
US7295051B2 (en) | System and method for monitoring a power supply level | |
US7368960B2 (en) | Circuit and method for monitoring the integrity of a power supply | |
JP3842158B2 (ja) | スイッチ式電源システム用のアクティブ回路保護 | |
EP0851583A1 (en) | Data processing system having an auto-ranging low voltage detection circuit | |
JP2010068637A (ja) | 充電制御用半導体集積回路 | |
US20130176065A1 (en) | Externally configurable power-on-reset systems and methods for integrated circuits | |
JP6297758B1 (ja) | 自己検出型逆電流保護スイッチ | |
US9513683B2 (en) | Control circuitry used in a computing system, and power supply having the control circuitry | |
US20060202561A1 (en) | Supply voltage identifier | |
US20230064867A1 (en) | Powering system on chip arrangements | |
KR20050004639A (ko) | Usb전원공급장치 | |
SUFFIX et al. | 14 channel configurable power management integrated circuit | |
Infotainment | 14 Channel Configurable Power Management Integrated Circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111129 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20120615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130726 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130806 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131004 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131029 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131030 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5405487 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |