CN111159962B - 一种内嵌nvm芯片的低功耗设计方法及系统 - Google Patents
一种内嵌nvm芯片的低功耗设计方法及系统 Download PDFInfo
- Publication number
- CN111159962B CN111159962B CN201911339781.6A CN201911339781A CN111159962B CN 111159962 B CN111159962 B CN 111159962B CN 201911339781 A CN201911339781 A CN 201911339781A CN 111159962 B CN111159962 B CN 111159962B
- Authority
- CN
- China
- Prior art keywords
- chip
- module
- power
- signal
- supply voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000013461 design Methods 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000011148 porous material Substances 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 claims abstract description 4
- 230000006870 function Effects 0.000 claims description 14
- 230000005540 biological transmission Effects 0.000 claims description 12
- 238000011217 control strategy Methods 0.000 claims description 12
- 230000000630 rising effect Effects 0.000 claims description 12
- 238000003708 edge detection Methods 0.000 claims description 6
- 230000014759 maintenance of location Effects 0.000 claims description 6
- 230000001960 triggered effect Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 2
- 230000003068 static effect Effects 0.000 abstract description 5
- 238000005516 engineering process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000011161 development Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种内嵌NVM芯片的低功耗设计系统，包括：LDO模块，用于实现电源电压的转换，使芯片供电电压转换成芯片内核使用电压，并且在关闭状态下的输出为高阻态；PDBC模块，是电源开关控制模块，用于根据接收的控制信号，给所述LDO模块发出指令信号，打开或关闭所述LDO模块；POC模块，所述芯片供电电压和所述内核使用电压的检测模块，当两者均有效时，输出标志信号；IO模块，带有可控晶体管，当所述POC模块输出的标志信号无效时，关闭所述可控晶体管；PORE模块，上下电复位模块；PORI模块，上下电复位模块。该系统采用低成本、高可靠性的芯片低功耗设计方法，可极大降低芯片的静态功耗。
Description
技术领域
本申请涉及芯片技术领域，尤其是涉及一种内嵌NVM芯片的低功耗设计方法及系统。
背景技术
随着深亚微米技术和芯片技术的不断发展，便携式电子产品获得了迅猛的发展和快速普及。尤其是近年来物联网(IOT)的兴起，使对便携和无线通讯设备的功耗要求越来越高，芯片的功耗指标已经成为很多产品的重点考量对象。
现有的芯片的低功耗设计主要有以下几种：clockgating技术；DVFS技术(动态电压频率调节)；powergating技术(UPF/CPF)；multiVt技术。其中前两种技术可以降低芯片动态功耗；powergating技术可以同时降低动态和静态功耗，而multiVt技术主要用于降低静态功耗。
然而，上述低功耗设计方法的开发流程主要采取UPF和CPF技术，具有复杂度高，开发周期长，且必须需要专门的低功耗标准单元库支持才行。
发明内容
本申请要解决的技术问题为提供一种内嵌NVM芯片的低功耗设计系统，该系统采用低成本、高可靠性的芯片低功耗设计方法，可极大降低芯片的静态功耗。此外本申请另一个要解决的技术问题为提供一种内嵌NVM芯片的低功耗设计方法。
为解决上述技术问题，本申请提供一种内嵌NVM芯片的低功耗设计系统，包括：
LDO模块，用于实现电源电压的转换，使芯片供电电压转换成芯片内核使用电压，并且在关闭状态下的输出为高阻态；
PDBC模块，是电源开关控制模块，用于通过接收Logic区的控制信号，再向LDO模块的发送控制信号,以控制LDO模块的打开和关闭功能；
POC模块，所述芯片供电电压和所述内核使用电压的检测模块，当两者均有效时，输出标志信号；
IO模块，带有可控晶体管，当所述POC模块输出的标志信号无效时，关闭所述可控晶体管。
可选的，所述内嵌NVM芯片的低功耗设计系统的还包括：
PORE模块，上下电复位模块，用于实现所述芯片供电电压的上下电复位。
可选的，所述内嵌NVM芯片的低功耗设计系统的还包括：
PORI模块，上下电复位模块，用于实现所述芯片内核使用电压的上下电复位。
可选的，所述内嵌NVM芯片的低功耗设计系统的还包括：
控制模块，用于给所述PDBC模块发出指示打开或关闭所述LDO模块的控制信号。
可选的，所述PDBC模块对所述LDO模块的控制策略为：
当所述芯片内核使用电压掉电后，通过工作在所述芯片供电电压的域中的寄存器保存所述控制信号的高阻态。
可选的，所述控制策略具体包括：
使得所述芯片内核使用电压的域控制信号的电平转移，然后采用带有低电平清零的DFF作为寄存器实现信号的功能保持，DFF上升沿触发。
可选的，所述控制策略具体包括：
外部唤醒信号通过所述DFF的重置来改变所述寄存器的状态，并设置施密特触发器对所述控制信号和所述外部唤醒信号进行过滤。
可选的，所述控制策略具体包括：
在所述外部唤醒信号的传输通路设置有传输门控制模块。
可选的，所述控制策略具体包括：
通过边沿检测，检测所述芯片供电电压的上升沿，对所述寄存器清零，保证所述PDBC模块输出的指令信号为高。
此外，为解决上述技术问题，本申请还提供一种内嵌NVM芯片的低功耗设计方法，所述低功耗设计方法包括如下步骤：
通过LDO模块实现电源电压的转换，使芯片供电电压转换成芯片内核使用电压，并且在关闭状态下的输出为高阻态；
通过PDBC模块对电源开关的进行控制，根据接收Logic区的控制信号，向LDO模块的发送控制信号,以控制LDO模块的打开和关闭功能；
通过POC模块对所述芯片供电电压和所述内核使用电压的进行检测，当两者均有效时，输出标志信号；
当所述标志信号无效时，关闭IO模块的可控晶体管。
可选的，所述低功耗设计方法还包括：
通过PORE模块，用于实现所述芯片供电电压的上下电复位；
通过PORI模块，用于实现所述芯片内核使用电压的上下电复位。
可选的，所述低功耗设计方法还包括：
使得所述芯片内核使用电压的域控制信号的电平转移，然后采用带有低电平清零的DFF作为寄存器实现信号的功能保持，DFF上升沿触发；
外部唤醒信号通过所述DFF的重置来改变所述寄存器的状态，并设置施密特触发器对所述控制信号和所述外部唤醒信号进行过滤；
在所述外部唤醒信号的传输通路设置有传输门控制模块；
通过边沿检测，检测所述芯片供电电压的上升沿，对所述寄存器清零，保证所述PDBC模块输出的指令信号为高。
本申请通过一种简单的控制方式，实现了芯片进入powerdown低功耗并可自动退出的功能，且成本低廉，可靠性高。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一种实施例中一种内嵌NVM芯片的低功耗设计系统的结构示意图；
图2为本申请一种实施例中一种内嵌NVM芯片的低功耗设计方法的时序示意图；
图3为本申请一种实施例中一种内嵌NVM芯片的低功耗设计系统的PDBC模块的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
在本发明的说明书和权利要求书及上述附图中的描述的一些流程中，包含了按照特定顺序出现的多个操作，但是应该清楚了解，这些操作可以不按照其在本文中出现的顺序来执行或并行执行，操作的序号如101、102等，仅仅是用于区分开各个不同的操作，序号本身不代表任何的执行顺序。另外，这些流程可以包括更多或更少的操作，并且这些操作可以按顺序执行或并行执行。需要说明的是，本文中的“第一”、“第二”等描述，是用于区分不同的消息、设备、模块等，不代表先后顺序，也不限定“第一”和“第二”是不同的类型.
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本申请一种实施例中一种内嵌NVM芯片的低功耗设计系统的结构示意图。
在一种实施例中，如图1所示，该内嵌NVM芯片的低功耗设计系统，包括：
LDO模块，用于实现电源电压的转换，使芯片供电电压(也称IO电源，VDDA50)转换成芯片内核使用电压VDDA15，并且它可以并关闭，并且在关闭状态下的输出为高阻态，并且没有功耗损失。
PDBC模块，是电源开关控制模块，用于根据接收的控制信号，给所述LDO模块发出指令信号，打开或关闭所述LDO模块。具体的，通过接收Logic区的控制信号PD_VDD15，通过给LDO模块的控制信号VR_PDB,负责控制对LDO模块的打开和关闭功能。
POC模块，所述芯片供电电压VDDA50和所述内核使用电压VDDA15的检测模块，当两者均有效时，输出标志信号。
IO模块，带有可控晶体管，当所述POC模块输出的标志信号无效时，关闭所述可控晶体管。
在上述实施例中，可以做出进一步改进。比如，所述内嵌NVM芯片的低功耗设计系统的还包括：
PORE模块，上下电复位模块，用于实现所述芯片供电电压VDDA50的上下电复位。从而保证芯片内嵌NVM的上下电可靠性。
此外，所述内嵌NVM芯片的低功耗设计系统的还包括：
PORI模块，上下电复位模块，用于实现所述芯片内核使用电压VDDA15的上下电复位。从而保证芯片内嵌NVM的上下电可靠性。
此外，本申请还提供一种内嵌NVM芯片的低功耗设计方法，包括如下步骤：
通过LDO模块实现电源电压的转换，使芯片供电电压转换成芯片内核使用电压，并且在关闭状态下的输出为高阻态；
通过PDBC模块对电源开关的进行控制，根据接收的控制信号，给所述LDO模块发出指令信号，打开或关闭所述LDO模块；
通过POC模块对所述芯片供电电压和所述内核使用电压的进行检测，当两者均有效时，输出标志信号；
当所述标志信号无效时，关闭IO模块的可控晶体管。
进一步的，所述低功耗设计方法还包括：
通过PORE模块，用于实现所述芯片供电电压的上下电复位；
通过PORI模块，用于实现所述芯片供电电压的上下电复位。
在上述实施例中，所述低功耗设计方法还包括：
使得所述芯片内核使用电压的域控制信号的电平转移，然后采用带有低电平清零的DFF作为寄存器实现信号的功能保持，DFF上升沿触发；
外部唤醒信号通过所述DFF的重置来改变所述寄存器的状态，并设置施密特触发器对所述控制信号和所述外部唤醒信号进行过滤；
在所述外部唤醒信号的传输通路设置有传输门控制模块；
通过边沿检测，检测所述芯片供电电压的上升沿，对所述寄存器清零，保证所述PDBC模块输出的指令信号为高。
在上述实施例中，可以对具体技术方案作出介绍，具体的，请参考图2和图3，图2为本申请一种实施例中一种内嵌NVM芯片的低功耗设计方法的时序示意图；图3为本申请一种实施例中一种内嵌NVM芯片的低功耗设计系统的PDBC模块的结构示意图。
如图2所示，首先芯片上电(VDDA50有效)，LDO模块工作，经过LDO模块的建立时间后，VDDA15有效(见图①)。经过一段时间后芯片开始进入正常工作状态。当芯片需要进入低功耗模式时，芯片置位PD_VDD15信号，PDBC模块检测到PD_VDD15信号变化后，产生VR_PDB信号(见图②)，以关闭LDO模块时LDO的VDDA15输出为floating状态(见图③)，floating状态也就是本文的高阻态，也就是图中的Z态。整个芯片除PDBC和POC模块正常工作之外，其他全部被powerdown，消耗最小的静态功耗。待芯片外部主控希望唤醒芯片时，只需给RESUM_N上给一持续一定时间的低电平(见图⑤)，PDBC模块检测到该信号后，会撤销VR_PDB信号(见图⑥)，而重新开启LDO供电。VDDA15被重新启动后，PD_VDD15信号被复位为“low”(见图⑦)。
为保证芯片内嵌的NVM中数据的稳定性(这些数据一般容易在电源电压不稳定时被破坏)，使用PORE和PORI模块，使在电源电压(VDDA50和或VDDA15)变化时，输出复位信号，以保证NVM中数据的稳定性，且不产生任何其他的功耗损失。具体过程如下：当VDDA50上电时，PORE_OUT会首先输出low，延时一段时间被置为high(见⑧)；PORI_OUT也会首先输出low延时一段时间被置为high(见图⑩)。当VDDA15被关闭时，PORI_OUT会立即被置为low(见图⑾⒀)。当VDDA50下电时，PORE_OUT会立即被置为low(见图⑨)；PORI_OUT也会立即被置为low(见图⒀)。总体原则是：当电源电压VDDA50和VDDA15在变化时，芯片始终处在复位的状态，从而保证NVM中的数据不被破坏。
如图3所示，PDBC模块的设计原理：
模块电路对LDO的控制功能通过组合逻辑来实现，为了解决VDDA15电压域被powerdown以后PD_VDD15进入Z态的问题，考虑通过工作在VDDA50电压域的寄存器REG来保存PD_VDD15的状态。电路的主体都工作于VDDA50电压域中，VDDA15电压域的部分进入Z态后不影响整体的工作状态。具体工作原理如下：
首先，实现VDDA15电压域控制信号的levelshift，然后采用带有低电平清零的DFF作为寄存器REG实现信号的功能保持，DFF上升沿触发。这样，在VDDA15电压powerdown以后，寄存器REG的输出依旧可以使LDO的VR_PDB信号维持有效状态。
其次，外部唤醒信号RESUM_N通过DFF的RESET来改变寄存器REG的状态。这样可以避免在RESUM_N下拉唤醒的过程中，Z态的PD_VDD15的可能出现的干扰。为了滤除毛刺或者抖动，增加了施密特触发器Schmitttriggerbuffer对PD_VDD15和RESUM_N进行过滤。BYPASS功能使用组合逻辑实现。系统组成如图3所示。
同时，为了保证在系统active状态下，该模块的VR_PDB的输出不受RESUM_N的干扰，在RESUM_N的信号通路上增加了传输门transgate控制，当系统powerdown后，传输门打开，RESUM_N可以有效控制。
为了保证上电后，系统自动保证VR_PDB的输出为高，采用边沿检测，检测VDDA50的上升沿，对寄存器进行清零，以保证VR_PDB为高。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种内嵌NVM芯片的低功耗设计系统，其特征在于，包括：
LDO模块，用于实现电源电压的转换，使芯片供电电压转换成芯片内核使用电压， 并且在关闭状态下的输出为高阻态；
PDBC模块，是电源开关控制模块，用于通过接收Logic区的控制信号，再向LDO模块的发送控制信号,以控制LDO模块的打开和关闭功能；所述PDBC模块对所述LDO模块的控制策略为：当所述芯片内核使用电压掉电后，通过工作在所述芯片供电电压的域中的寄存器保存所述控制信号的高阻态；所述控制策略具体包括：外部唤醒信号通过DFF的重置来改变所述寄存器的状态，并设置施密特触发器对所述控制信号和所述外部唤醒信号进行过滤；
POC模块，所述芯片供电电压和所述芯片内核使用电压的检测模块，当两者均有效时，输出标志信号；
IO模块，带有可控晶体管，当所述POC模块输出的标志信号无效时，关闭所述可控晶体管。
2.如权利要求1所述的一种内嵌NVM芯片的低功耗设计系统，其特征在于，所述内嵌NVM芯片的低功耗设计系统的还包括：
PORE模块，上下电复位模块，用于实现所述芯片供电电压的上下电复位。
3.如权利要求1所述的一种内嵌NVM芯片的低功耗设计系统，其特征在于，所述内嵌NVM芯片的低功耗设计系统的还包括：
PORI模块，上下电复位模块，用于实现所述芯片内核使用电压的上下电复位。
4.如权利要求1-3任一项所述的一种内嵌NVM芯片的低功耗设计系统，其特征在于，所述内嵌NVM芯片的低功耗设计系统的还包括：
控制模块，用于给所述PDBC模块发出指示打开或关闭所述LDO模块的控制信号。
5.如权利要求4所述的一种内嵌NVM芯片的低功耗设计系统，其特征在于，所述控制策略具体包括：
使得所述芯片内核使用电压的域控制信号的电平转移，然后采用带有低电平清零的DFF作为寄存器实现信号的功能保持，DFF上升沿触发。
6.如权利要求5所述的一种内嵌NVM芯片的低功耗设计系统，其特征在于，所述控制策略具体包括：
在所述外部唤醒信号的传输通路设置有传输门控制模块。
7.如权利要求6所述的一种内嵌NVM芯片的低功耗设计系统，其特征在于，所述控制策略具体包括：
通过边沿检测，检测所述芯片供电电压的上升沿，对所述寄存器清零，保证所述PDBC模块输出的指令信号为高。
8.一种内嵌NVM芯片的低功耗设计方法，其特征在于，所述低功耗设计方法包括如下步骤：
通过LDO模块实现电源电压的转换，使芯片供电电压转换成芯片内核使用电压， 并且在关闭状态下的输出为高阻态；
通过PDBC模块对电源开关的进行控制，根据接收Logic区的控制信号，向LDO模块的发送控制信号,以控制LDO模块的打开和关闭功能；所述PDBC模块对所述LDO模块的控制策略为：当所述芯片内核使用电压掉电后，通过工作在所述芯片供电电压的域中的寄存器保存所述控制信号的高阻态；所述控制策略具体包括：外部唤醒信号通过DFF的重置来改变所述寄存器的状态，并设置施密特触发器对所述控制信号和所述外部唤醒信号进行过滤；
通过POC模块对所述芯片供电电压和所述内核使用电压的进行检测，当两者均有效时，输出标志信号；
当所述标志信号无效时，关闭IO模块的可控晶体管。
9.如权利要求8所述的一种内嵌NVM芯片的低功耗设计方法，其特征在于，所述低功耗设计方法还包括：
通过PORE模块，用于实现所述芯片供电电压的上下电复位；
通过PORI模块，用于实现所述芯片内核使用电压的上下电复位。
10.如权利要求9所述的一种内嵌NVM芯片的低功耗设计方法，其特征在于，所述低功耗设计方法还包括：
使得所述芯片内核使用电压的域控制信号的电平转移，然后采用带有低电平清零的DFF作为寄存器实现信号的功能保持，DFF上升沿触发；
外部唤醒信号通过所述DFF的重置来改变所述寄存器的状态，并设置施密特触发器对所述控制信号和所述外部唤醒信号进行过滤；
在所述外部唤醒信号的传输通路设置有传输门控制模块；
通过边沿检测，检测所述芯片供电电压的上升沿，对所述寄存器清零，保证所述PDBC模块输出的指令信号为高。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911339781.6A CN111159962B (zh) | 2019-12-23 | 2019-12-23 | 一种内嵌nvm芯片的低功耗设计方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911339781.6A CN111159962B (zh) | 2019-12-23 | 2019-12-23 | 一种内嵌nvm芯片的低功耗设计方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111159962A CN111159962A (zh) | 2020-05-15 |
| CN111159962B true CN111159962B (zh) | 2023-11-03 |
Family
ID=70557833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911339781.6A Active CN111159962B (zh) | 2019-12-23 | 2019-12-23 | 一种内嵌nvm芯片的低功耗设计方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111159962B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112364595A (zh) * | 2020-11-26 | 2021-02-12 | 大唐半导体科技有限公司 | 一种数模混合芯片的低功耗验证方法和测试平台 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691123A (en) * | 1985-01-14 | 1987-09-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with an internal voltage converter circuit |
| JP2006048304A (ja) * | 2004-08-03 | 2006-02-16 | Renesas Technology Corp | マイクロコンピュータ |
| CN102055357A (zh) * | 2009-10-27 | 2011-05-11 | 聚辰半导体(上海)有限公司 | 开关电源控制器电路及开关电源系统 |
| WO2013008225A1 (en) * | 2011-07-12 | 2013-01-17 | Dsp Group Ltd. | Low power low-dropout linear voltage regulator |
| CN103023505A (zh) * | 2012-12-18 | 2013-04-03 | 中国科学院微电子研究所 | 一种可配置多通道逐次逼近结构的模数转换器 |
| CN103324268A (zh) * | 2013-05-29 | 2013-09-25 | 东南大学 | 用于无线传感器网络核心芯片的低功耗设计方法 |
| CN106293005A (zh) * | 2016-08-09 | 2017-01-04 | 成都蓉芯微科技有限公司 | 降低mcu芯片待机功耗的系统及方法 |
| CN109557861A (zh) * | 2018-12-25 | 2019-04-02 | 江苏旭微科技有限公司 | 跨电压域的电源管理电路 |
| CN109948200A (zh) * | 2019-02-28 | 2019-06-28 | 西安理工大学 | 一种细粒度控制电源供应的低功耗处理器 |
| CN110334445A (zh) * | 2019-07-05 | 2019-10-15 | 上海华虹集成电路有限责任公司 | 一种低功耗设计的控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830039B2 (en) * | 2007-12-28 | 2010-11-09 | Sandisk Corporation | Systems and circuits with multirange and localized detection of valid power |
| WO2012026002A1 (ja) * | 2010-08-25 | 2012-03-01 | ルネサスエレクトロニクス株式会社 | データ処理装置およびデータ処理システム |
| CN118069218A (zh) * | 2017-09-12 | 2024-05-24 | 恩倍科微公司 | 极低功率微控制器系统 |
| US10514742B2 (en) * | 2017-12-28 | 2019-12-24 | Nxp B.V. | Power down signal generating circuit |
-
2019
- 2019-12-23 CN CN201911339781.6A patent/CN111159962B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4691123A (en) * | 1985-01-14 | 1987-09-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with an internal voltage converter circuit |
| JP2006048304A (ja) * | 2004-08-03 | 2006-02-16 | Renesas Technology Corp | マイクロコンピュータ |
| CN102055357A (zh) * | 2009-10-27 | 2011-05-11 | 聚辰半导体(上海)有限公司 | 开关电源控制器电路及开关电源系统 |
| WO2013008225A1 (en) * | 2011-07-12 | 2013-01-17 | Dsp Group Ltd. | Low power low-dropout linear voltage regulator |
| CN103023505A (zh) * | 2012-12-18 | 2013-04-03 | 中国科学院微电子研究所 | 一种可配置多通道逐次逼近结构的模数转换器 |
| CN103324268A (zh) * | 2013-05-29 | 2013-09-25 | 东南大学 | 用于无线传感器网络核心芯片的低功耗设计方法 |
| CN106293005A (zh) * | 2016-08-09 | 2017-01-04 | 成都蓉芯微科技有限公司 | 降低mcu芯片待机功耗的系统及方法 |
| CN109557861A (zh) * | 2018-12-25 | 2019-04-02 | 江苏旭微科技有限公司 | 跨电压域的电源管理电路 |
| CN109948200A (zh) * | 2019-02-28 | 2019-06-28 | 西安理工大学 | 一种细粒度控制电源供应的低功耗处理器 |
| CN110334445A (zh) * | 2019-07-05 | 2019-10-15 | 上海华虹集成电路有限责任公司 | 一种低功耗设计的控制方法 |
Non-Patent Citations (1)
| Title |
|---|
| 张超 等.《一种应用于1VICU待机模式的超低功耗LD 0设计》.《微处理机》.2017,(第undefined期),第33-36页. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111159962A (zh) | 2020-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7583121B2 (en) | Flip-flop having logic state retention during a power down mode and method therefor | |
| EP2877994B1 (en) | Ultra-deep power-down mode for memory devices | |
| CN102150102B (zh) | 具有低功率模式的电路 | |
| KR101174079B1 (ko) | 저전력 모드동안 및 저전력 모드에서 나올 때 입력 및／또는 출력 구성 및 데이터 상태의 유지 | |
| EP3659010B1 (en) | Power down mode for universal flash storage (ufs) | |
| US8816741B2 (en) | State retention power gated cell | |
| US9189053B2 (en) | Performance based power management of a memory and a data storage system using the memory | |
| US20160018873A1 (en) | Low-Power Communication Apparatus with Wakeup Detection and Associated Methods | |
| JP2002110920A (ja) | 半導体集積回路 | |
| KR20010052926A (ko) | 반도체집적회로 | |
| JP2005218099A (ja) | Ｍｔｃｍｏｓ装置用の遅延部を含む制御回路及び制御方法 | |
| CN102725709A (zh) | 休眠状态下的存储器功率降低 | |
| CN110377528B (zh) | 进行电源管理的方法、记忆装置和其控制器、和电子装置 | |
| CN107003707B (zh) | 具有用于逻辑和存储器的独立功率域和拆分式电源轨的集成系统 | |
| TW201741813A (zh) | 記憶裝置之深度省電模式退出控制 | |
| WO2009099499A2 (en) | State retaining power gated latch and method therefor | |
| US20160012867A1 (en) | System and method for automatic detection of power up for a dual-rail circuit | |
| CN101581962B (zh) | 一种降低cpu功耗的方法和一种cpu | |
| US8892930B2 (en) | Systems and methods for power management in electronic devices | |
| CN111159962B (zh) | 一种内嵌nvm芯片的低功耗设计方法及系统 | |
| TW201502761A (zh) | 電腦及其喚醒方法 | |
| CN109669524B (zh) | 芯片的上电复位电路 | |
| CN206058183U (zh) | 微控制器 | |
| CN206363301U (zh) | 超低功耗的type_c接口协议芯片 | |
| US8266464B2 (en) | Power controller, a method of operating the power controller and a semiconductor memory system employing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |