WO2012026002A1 - データ処理装置およびデータ処理システム - Google Patents

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WO2012026002A1
WO2012026002A1 PCT/JP2010/064363 JP2010064363W WO2012026002A1 WO 2012026002 A1 WO2012026002 A1 WO 2012026002A1 JP 2010064363 W JP2010064363 W JP 2010064363W WO 2012026002 A1 WO2012026002 A1 WO 2012026002A1
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power
reset
porb
circuit
reset circuit
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PCT/JP2010/064363
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Inventor
高橋　将
石倉　裕道
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ルネサスエレクトロニクス株式会社
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    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Definitions

  • the present invention relates to a data processing device, and more particularly, to a data processing device having a central processing unit and a data processing system using the data processing device.
  • the device has been passively controlled, but recently, one of the devices that is required to perform active control by a data processing device including a central processing unit (CPU) is a power source. There is a meter.
  • CPU central processing unit
  • the conventional power meter has a function to measure and record the amount of electric power generated by the electric power company and supplied to each home via the distribution network, and the electric power usage recorded via a predetermined communication line is stored in the electric power company.
  • the function to transmit was required for the data processing device.
  • power meters used in next-generation distribution networks distribute not only the process of measuring the amount of power distributed by power companies, but also the power from power generation facilities such as solar cells and power storage facilities installed in each home.
  • the data processing device is required to perform a return control for returning to the network and a process for canceling the distribution power amount and the return power amount.
  • the data processing apparatus is put into a low power consumption state in the standby state.
  • a low power consumption state not only the supply of power to the functional units including the central processing unit (CPU) in the data processing device and the stop of the oscillator that generates the operation clock but also the power supply circuit in the data processing device itself. Therefore, it is necessary to suppress the power consumption.
  • a power-on reset operation is detected in the data processing device by detecting a voltage change from the voltage level immediately after the start of supply to the operating voltage level with respect to the power supply voltage supplied from the outside.
  • the POR circuit compares the external power supply voltage with a reference voltage, detects that the external power supply voltage has risen to a predetermined voltage level, and outputs a reset signal to the data processing device. ) Have other circuits initialize.
  • an LVD (Low Voltage Detect) circuit that detects when the external power supply voltage drops to a predetermined voltage level and issues an interrupt signal or reset signal indicating a voltage drop to the central processing unit (CPU) is provided. And causing the central processing unit (CPU) to perform an operation or an initialization operation in response to a voltage drop.
  • LVD Low Voltage Detect
  • POR circuits and LVD circuits include a reference voltage generation circuit using a BGR (Band Gap Reference) circuit that allows a constant amount of steady current to flow. This steady current contributes to the current consumption during the low power consumption state of the data processing apparatus.
  • BGR Band Gap Reference
  • An object of the present invention is to provide a data processing device and a data processing system capable of reducing current consumption in a standby state.
  • the present invention is a data processing device, comprising: a first power-on reset circuit; a second power-on reset circuit that consumes more power and has a higher reset voltage accuracy than the first power-on reset circuit; A storage unit for storing information for setting whether to hold the second power-on reset circuit in an active state or in an inactive state, and according to outputs of the first and second power-on reset circuits A central processing unit that is initialized and sets information in the storage unit.
  • the present invention is a data processing system including a printed wiring board and a data processing device mounted on the printed wiring board.
  • the data processing apparatus includes a first power-on reset circuit, a second power-on reset circuit that consumes more power than the first power-on reset circuit, and has a high reset voltage accuracy, and a second power-on reset circuit.
  • a storage unit that stores information for setting whether to hold the active state or the inactive state, and is initialized according to the outputs of the first and second power-on reset circuits, And a central processing unit for setting information.
  • a first reset signal generation circuit with relatively low power consumption and low detection voltage accuracy and a second reset signal generation circuit with relatively high power consumption and high detection voltage accuracy are provided.
  • An example will be described in which the user can select which of the first reset generation circuit and the second reset generation circuit to use.
  • FIG. 1 is a diagram illustrating an example of a data processing system having a data processing device.
  • a data processing system 1 includes a printed wiring board 18, a data processing device 2 mounted on the printed wiring board 18, a sensor 4, a communication unit 6, a timer 8, and a battery 12. including.
  • the data processor 2 is supplied with the voltage of the battery 12 as the power supply voltage Vcc.
  • FIG. 2 is a schematic configuration diagram of a data processing apparatus having a central processing unit (CPU).
  • FIG. 2 shows functional units unique to the present invention in addition to a general microcomputer configuration.
  • a data processing device 2 includes a central processing unit CPU, a memory 22, a bus 21 for transferring data and addresses, a data transfer unit (direct memory access controller) DMAC, and an analog / digital conversion unit.
  • An ADC, an interrupt controller INTC, a serial communication unit SCIO, a system control unit SYSC, a clock circuit 26, a power supply circuit 24, and a storage unit 28 are included.
  • the central processing unit CPU sequentially executes the programs stored in the memory 22 and controls the operation of the entire data processing unit 2.
  • the serial communication unit SCIO stores data input from the outside in the memory 22.
  • the analog / digital conversion unit ADC converts an analog signal input from the outside into a digital value and stores it in the memory 22.
  • the data transfer unit DMAC controls data transfer via the bus 21 when storing the digital data of the serial communication unit SCIO and the analog / digital conversion unit ADC in the memory 22.
  • the interrupt controller INTC receives an interrupt signal issued by an external or internal functional unit and issues an interrupt to the central processing unit CPU.
  • the central processing unit CPU performs processing according to the interrupt contents.
  • the clock circuit 26 generates an operation clock CLK of the data processing device 2 and supplies an operation clock having a frequency corresponding to each function unit in the data processing device 2 to each function unit.
  • the sensor 4 generates an analog signal to be input to the analog / digital conversion unit ADC.
  • the communication unit 6 performs data communication control with the outside of the system, inputs data to the serial communication unit SCIO, or receives data from the serial communication unit SCIO.
  • the timer 8 issues an interrupt signal to the data processing device 2 as the time set by the data processing device 2 elapses.
  • the data processing device 2 is supplied with an operating power supply voltage Vcc by an externally connected battery.
  • the degree of battery deterioration (decrease in electromotive force if it is a primary battery, decrease in current supply capacity due to decrease in power storage capacity due to repeated charge and discharge if it is a secondary battery) is a data processing device. 2 affects the operation stability.
  • the power supply circuit 24 steps down or boosts the external supply power supply voltage Vcc, generates an internal operating voltage Vdd, and supplies it to a central processing unit (CPU) and the like.
  • the voltage detection unit 10 generates power-on reset circuits PORa and PORb that generate a power-on reset operation in response to a voltage change in the external power supply voltage Vcc, and a voltage decrease in the external power supply voltage Vcc.
  • a voltage drop detection circuit LVD for generating an interrupt signal or a reset signal.
  • the power-on reset circuit PORa is a voltage detection circuit with low power consumption and low detection accuracy
  • the power-on reset circuit PORb is a voltage detection circuit with high power consumption and high detection accuracy compared to the power-on reset circuit PORa. .
  • the power-on reset circuit PORa detects that the external supply power supply voltage Vcc has risen to a certain voltage (PORa detection voltage Vrst (PORa)) between 2.0 V and 2.5 V, for example, and cancels the reset signal NPORA.
  • the reset signal NPORA is output upon detecting that the voltage has dropped to the same voltage.
  • the power-on reset circuit PORb detects that the external supply power supply voltage Vcc has increased to, for example, 2.6 V ⁇ 0.1 V (PORb detection voltage Vrst (PORb)), and cancels the reset signal NPORB or sets it to the same voltage.
  • the reset signal NPORB is output upon detecting that the voltage has dropped.
  • FIG. 3 is a block diagram showing the configuration of the voltage detector and the power supply circuit.
  • voltage detection unit 10 includes a current source CS, a band gap reference circuit BGR, a reference voltage generation circuit VREFBUF, power-on reset circuits PORa and PORb, and a voltage drop detection circuit LVD.
  • the current source CS is a constant current source for generating the bias voltage Vbias, and is always on while the data processing device 2 is powered on.
  • the bandgap reference circuit BGR is a reference voltage generation circuit having a small voltage dependency and temperature dependency.
  • the reference voltage generation circuit VREFBUF is a reference voltage generation circuit that performs a trimming process based on the reference voltage VrefI from the bandgap reference circuit BGR and generates a desired reference voltage VrefO.
  • the data processing device 2 is a circuit that cuts off the supply of operating power to some or all of the internal circuits (stops supply) to reduce standby current when transitioning to the standby mode (low power consumption state)
  • a scheme can be adopted. For example, in a predetermined low power consumption mode such as the software standby mode, the power of the built-in ROM that does not require power supply is shut off, and in a predetermined low power consumption mode such as the deep standby mode, in addition to the internal ROM Thus, the operation power supply of all or a part of the internal logic such as the CPU can be cut off. Further, when it is not necessary to hold the RAM data, the operation power supply of the RAM can be cut off.
  • the power supply circuit 24 includes a plurality of step-down circuits VDC.
  • the step-down circuit VDC is a circuit that generates a chip internal power supply voltage using the reference voltage from the reference voltage generation circuit VREFBUF.
  • the step-down circuit VDC stops operating in the low power consumption state (deep standby mode).
  • the power-on reset circuits PORa and PORb are used during the normal operation period, and the power-on reset circuit PORb can be selected to be stopped during the low power consumption period. This selection is performed by setting a register in the storage unit 28.
  • the current source CS, the band gap reference circuit BGR, and the reference voltage generation circuit VREFBUF shown in FIG. 3 need to be operated.
  • the current source CS needs to operate.
  • the band gap reference circuit BGR and the reference voltage generation circuit VREFBUF are further stopped, current consumption in the band gap reference circuit BGR and the reference voltage generation circuit VREFBUF can be further reduced.
  • FIG. 4 is a circuit diagram showing an example of the power-on reset circuit PORa.
  • FIG. 5 is a circuit diagram showing an example of the power-on reset circuit PORb and the voltage drop detection circuit LVD.
  • power-on reset circuit PORa includes a P channel MOS transistor 42 connected between a node to which power supply voltage Vcc is applied and node N1 and having a gate connected to a ground node, node N1 and ground node And a depletion type N channel MOS transistor 44 and a capacitor 46 connected between node N1 and the ground node.
  • the power-on reset circuit PORa further includes inverters 48 and 50 connected in series and having an input connected to the node N1 and outputting a reset signal NPORA.
  • the reset signal NPORA indicates a reset at a low level and indicates a reset release at a high level.
  • a current source CS, a band gap reference circuit BGR, and a reference voltage generation circuit VREFBUF are shared by the power-on reset circuit PORb and the voltage drop detection circuit LVD.
  • the voltage Vbias generated by the current source CS is supplied to the band gap reference circuit BGR, the reference voltage generation circuit VREFBUF, and the voltage comparators 58 and 62.
  • the voltage comparator 58 receives the output of the voltage dividing circuit 54 at the plus input node, receives the output of the bandgap reference circuit BGR at the minus input node, and compares them. As shown in FIG. 3, the voltage comparator 58 may receive the output of the reference voltage generation circuit VREFBUF instead of the output of the band gap reference circuit BGR.
  • the voltage comparator 58 outputs a reset signal NPRB.
  • the reset signal NPORB indicates a reset at a low level and a reset release at a high level.
  • the selector 56 selects one of a plurality of divided voltage outputs from the voltage dividing circuit 54.
  • the selector 60 selects one of the plurality of outputs of the reference voltage generation circuit VREFBUF.
  • the output of the selector 56 and the output of the selector 60 are input to the voltage comparator 62.
  • the voltage comparator 62 receives the output of the selector 56 at the plus input node, receives the output of the selector 60 at the minus input node, and compares them.
  • the voltage comparator 62 outputs a reset signal NLVD.
  • the reset signal NLVD indicates reset at a low level and indicates reset release at a high level.
  • FIG. 6 is a diagram for explaining the output characteristics of the power-on reset circuit PORa. 4 and 6, since the threshold voltage of depletion type N-channel MOS transistor 44 is a negative value, it can be made conductive even when the power supply voltage is 0V. Therefore, when the power supply voltage Vcc is 0V, the node N1 is kept at 0V. For this reason, initialization of the node N1 can be easily realized without using a passive element such as a resistor.
  • the node N1 is kept at 0V while the gate-source voltage Vgs of the P-channel MOS transistor 42 is equal to or lower than the threshold voltage of the P-channel MOS transistor 42.
  • This output becomes high level indicating reset release when the power supply voltage Vcc is between 2.0V and 2.5V.
  • a steady current flows from the node to which the power supply voltage Vcc is applied toward the ground node, but this value is small, for example, about 0.1 ⁇ A. This steady current is determined mainly depending on the driving force of the transistor 44.
  • the steady current can be kept small.
  • the use of the transistor 44 is advantageous in terms of cost because the proportion of the area occupied on the chip is smaller than the use of the resistance element.
  • the power-on reset circuit PORa varies when the reset release voltage VHa is in the range of 2.0V to 2.5V. This is because the balance between the threshold voltage of the inverter 48 and the driving force of the transistors 42 and 44 varies due to variations in process parameters.
  • FIG. 7 is a diagram for explaining the output characteristics of the power-on reset circuit PORb.
  • the output of power-on reset circuit PORb is fixed at a low level.
  • Steady currents of 1 ⁇ A, 1 ⁇ A, and 0.2 ⁇ A flow through the voltage dividing circuit 54, the band gap reference circuit BGR, and the current source CS in FIG. Therefore, the power-on reset circuit PORb has a higher reset release voltage accuracy than the power-on reset circuit PORa, but also has a large steady current.
  • the power-on reset circuit PORa can determine the reset output from a state in which the power supply voltage is lower than that of the power-on reset circuit PORb, and requires less steady current. Therefore, the advantages of the power-on reset circuit PORa (reset can be applied even when the power supply voltage is low and the steady current is small) and the advantages of the power-on reset circuit PORb (high accuracy of the reset release voltage) are adopted. It is desirable to adopt such a configuration.
  • FIG. 8 is a block diagram showing main blocks of the data processing apparatus. The operation of shifting the data processing apparatus to the standby mode will be described with reference to this block diagram.
  • the central processing unit CPU stops the power-on reset circuit PORb along with the transition to the standby mode (low power consumption state) prior to execution of the transition command to the standby mode (low power consumption state). Then, the register in the storage unit 28 is set so that only the power-on reset circuit PORa operates.
  • the system control unit SYSC refers to the corresponding register in the storage unit 28, deactivates the control signal SON, and decreases the voltage.
  • the detection circuit LVD and the power-on reset circuit PORb are stopped. As a result, in the standby mode (low power consumption state), only the power-on reset circuit PORa continuously operates in the voltage detection unit 10.
  • system control unit SYSC refers to the setting of the corresponding register in the storage unit 28 and supplies power to the central processing unit CPU, data transfer unit DMAC, memory, analog / digital conversion unit ADC, and serial communication unit SCIO.
  • the power supply circuit 24 and the clock circuit 26 are instructed to stop supply and stop clock supply, respectively.
  • the central processing unit CPU sets the registers before the transition to the standby state, if the user changes the program, the power consumption state in the standby state can be changed as appropriate.
  • FIG. 8 illustrates an example in which the system control unit SYSC is configured to be able to operate at a lower voltage than the central processing unit CPU, and executes control of return from the standby mode (low power consumption state).
  • a control unit operable at such a low voltage may be provided.
  • FIG. 9 is an operation waveform diagram for explaining the low power consumption period and the operation period.
  • the external supply power supply voltage Vcc from the battery is higher than the detection voltage Vrst (PORa) of the power-on reset circuit PORa.
  • the power-on reset circuit PORa continues to monitor the voltage level of the external supply voltage.
  • the power-on reset circuit PORb When the data processing device 2 returns from the standby mode (low power consumption state) in response to a signal from the sensor 4 or the like of FIG. 1 connected to the outside of the data processing device 2 at time t1, the power-on reset circuit PORb Also resume operation. That is, even if an instruction to stop the power-on reset circuit PORb is written in the corresponding register of the storage unit 28 before the transition to the standby mode (low power consumption state), the register is cleared in response to the output of the reset signal NPORA. Accordingly, in response to this, the system control unit SYSC activates the signal SON, so that the power-on reset circuit PORb starts its operation.
  • the data processing device 2 If the external power supply voltage Vcc is higher than the detection voltage Vrst (PORb) at this time, the data processing device 2 returns from the standby mode (low power consumption state) and performs processing corresponding to the signal input from the outside. Can be performed (operation period T1).
  • the power-on reset circuit PORa outputs the reset signal NPORA.
  • the data processing device 2 performs hardware (not by software reset of the CPU but by the system controller SYSC)
  • the registers and other latch circuits in the circuit are initialized and wait for the reset signal to be released.
  • the power-on reset circuit PORb responds to the output of the reset signal NPORA. Since it is cleared, the operation starts.
  • the power-on reset circuit PORb is activated according to the reset output of the power-on reset circuit PORa. Processing is possible.
  • the power-on reset circuit PORa When the external power supply voltage Vcc supplied by the battery returns to a state higher than the detection voltage Vrst (PORa) immediately after the reset signal is output as at time t3, the power-on reset circuit PORa outputs a reset release signal. Is possible. When the external power supply voltage Vcc returns to a state higher than the detection voltage Vrst (PORb), the power-on reset circuit PORb can also output a reset release signal. Accordingly, the data processing device 2 is released from reset and can be restarted.
  • an unexpected value may be set in a latch circuit or the like in the circuit of the data processing device 2.
  • FIG. 10 is a flowchart for explaining processing relating to a power-on reset operation executed by the data processing apparatus.
  • step S1 when the normal power is turned on in step S1, the data processing apparatus shifts to the operation period of step S2 after executing the power-on reset operation.
  • the power-on reset operation at this time is executed in a state where both the power-on reset circuit PORa and the power-on reset circuit PORb are activated.
  • step S2 the data processing device 2 executes the data processing operation in the normal mode in which the power-on reset is canceled.
  • This process is a process of a control program to be performed as a system at the time, and is, for example, a recording process of power usage executed every 24 hours in the example of the power meter.
  • the central processing unit CPU and other peripheral circuits are activated and operate as necessary.
  • step S2 When the operation of step S2 is completed, the data processing device 2 shifts from the normal mode to the standby mode in the low power consumption state. Before the transition to the standby mode, in step S3, the central processing unit CPU sets registers in the storage unit 28 so that only the power-on reset circuit PORa is used and the power-on reset circuit PORb is not used. . In addition, settings for stopping the voltage drop detection circuit LVD, the power supply circuit 24, and the clock circuit 26 are also written to the corresponding registers in the storage unit 28 as necessary.
  • step S4 the central processing unit CPU executes a command to shift to the standby mode in the low power consumption state.
  • step S5 referring to the register settings in the storage unit 28, the system control unit SYSC stops the power-on reset circuit PORb and the voltage drop detection circuit LVD, and also stops the power supply circuit 24 and the clock circuit 26. By stopping the power-on reset circuit PORb and the voltage drop detection circuit LVD, the power consumption in the standby mode is further reduced as compared with the prior art.
  • step S6 the system control unit SYSC enters an input waiting state for a return factor from the standby mode (low power consumption state). As a return factor from the standby mode (low power consumption state), a return request from the communication unit 6 in FIG.
  • step S6 when there is a return factor input, the process proceeds to step S10, and when there is no return factor input, the process proceeds to step S7.
  • step S7 it is determined whether or not the external power supply voltage Vcc is lower than the detection voltage Vrst (PORa) of the power-on reset circuit PORa. Specifically, system control unit SYSC makes a determination based on whether or not output NPORA of power-on reset circuit PORa is at the L level. In step S7, if the external power supply voltage Vcc is not lower than the detection voltage Vrst (PORa), the process returns to step S6 and the detection of the presence of the return factor is continued again.
  • step S7 if a drop in the external power supply voltage Vcc is observed, reset is executed in step S8, the register setting in the storage unit 28 is cleared, and the process proceeds to step S9.
  • step S9 as in step S7, it is determined whether or not the external supply power supply voltage Vcc is lower than the detection voltage Vrst (PORa) of the power-on reset circuit PORa.
  • step S9 when the external power supply voltage Vcc is not lower than the detection voltage Vrst (PORa) (when the voltage is increased), the process proceeds to step S10. On the other hand, if the external power supply voltage Vcc is still lower than the detection voltage Vrst (PORa) in step S9, the process returns to step S8 again and the reset is continued.
  • step S 10 the system control unit SYSC activates the control signal SON of FIG. 5 to turn on the switch 52 and supply the power supply voltage to the circuit 70.
  • the power-on reset circuit PORb and the voltage drop detection circuit LVD start operating.
  • the power supply circuit and the clock circuit are activated and supply of the power supply voltage and the clock signal is started.
  • step S11 it is determined whether or not the external supply power supply voltage Vcc is lower than the detection voltage Vrst (PORb) of the power-on reset circuit PORb.
  • system control unit SYSC makes a determination based on whether or not output NPORB of power-on reset circuit PORb is at the L level.
  • step S11 If the external power supply voltage Vcc is lower than the detection voltage Vrst (PORb) of the power-on reset circuit PORb in step S11, the reset is executed in step S12, the register setting in the storage unit 28 is cleared, and the process goes to step S13. Processing proceeds. In step S13, as in step S11, it is determined whether or not the external supply power supply voltage Vcc is lower than the detection voltage Vrst (PORb) of the power-on reset circuit PORb.
  • step S13 when the external power supply voltage Vcc is lower than the detection voltage Vrst (PORb) of the power-on reset circuit PORb, step S12 is executed again to enter a reset release waiting state. If the externally supplied power supply voltage Vcc continues to be lower than the detection voltage Vrst (PORb) of the power-on reset circuit PORb, the reset is not released as shown in the period T3 in FIG.
  • step S13 when the external power supply voltage Vcc becomes higher than the detection voltage Vrst (PORb) of the power-on reset circuit PORb, the reset is released and the process returns to step S10.
  • step S10 the power-on reset circuit PORb and the voltage drop detection circuit LVD start operating, the power supply circuit and the clock circuit are activated, and supply of the power supply voltage and clock signal is started. If not lower than the detection voltage Vrst (PORb) of the power-on reset circuit PORb, the process proceeds to step S2, and the process of the operation period of the data processing device is executed.
  • step S9 may be performed as part of the power-on (step S1) processing.
  • the process waits until the external supply voltage Vcc rises (continues to execute step S9).
  • the data processing device 2 includes a first power-on reset circuit PORa shown in FIG. 4 and a power consumption higher than that of the first power-on reset circuit and a high reset voltage accuracy.
  • a second power-on reset circuit PORb shown in FIG. 5 a storage unit 28 for storing information for setting whether to hold the second power-on reset circuit PORb in an active state or in an inactive state,
  • the CPU includes a central processing unit CPU that is initialized according to the outputs of the first and second power-on reset circuits PORa and PORb and sets information in the storage unit.
  • the data processing device 2 has a normal mode and a standby mode.
  • the central processing unit CPU uses the first power-on reset circuit PORb while the second power-on reset circuit PORb is deactivated, and the power supply voltage has decreased to a voltage satisfying the reset condition.
  • Information is set in the storage unit 28 to perform detection.
  • the central processing unit CPU sets the information in the storage unit 28 to deactivate the second power-on reset circuit PORb before shifting from the normal mode to the standby mode, and then shifts to the standby mode. To do.
  • the data processing device 2 further includes a system control unit SYSC that receives the outputs of the first and second power-on reset circuits PORa and PORb.
  • the system control unit SYSC indicates the reset release after the output of the first power-on reset circuit PORa indicates reset (YES in step S9) and the second power-on during the standby mode. If the reset circuit PORb has been deactivated, the second power-on reset circuit PORb is activated (step S10), and the output of the second power-on reset circuit PORb indicates reset release (step S13). (NO in step S11 and NO in step S11), the reset of the central processing unit CPU is released.
  • the data processing device 2 has a normal mode and a standby mode.
  • the central processing unit CPU can select whether to use the second power-on reset circuit PORb during the standby mode by setting information in the storage unit 28 before shifting from the normal mode to the standby mode. . That is, in the embodiment, the example in which the second power-on reset circuit PORb is not used in the standby mode has been described. However, if the program executed by the central processing unit CPU is changed, the second power-on reset circuit PORb is also set in the standby mode. You can also change the behavior to use.
  • the first power-on reset circuit PORa includes an inverter 48 that is connected to the input of an internal node N1 that is charged with the potential of the power supply node rising and the potential of which rises.
  • the second power-on reset circuit PORb includes a comparison circuit 58 that compares the output of the band gap reference circuit BGR with the output of the voltage dividing circuit 54 that divides the voltage of the power supply node.
  • 1 data processing system 2 data processing device, 4 sensor, 6 communication unit, 8 timer, 10 voltage detection unit, 12 battery, 18 printed wiring board, 21 bus, 22 memory, 24 power supply circuit, 26 clock circuit, 28 storage unit , 42, 44 transistor, 46 capacitor, 48, 50 inverter, 52 switch, 54 voltage divider circuit, 56, 60 selector, 58, 62 voltage comparator, 70 circuit, ADC analog / digital converter, BGR bandgap reference circuit, CPU central processing unit, CS current source, DMAC data transfer unit, INTC interrupt controller, LVD voltage drop detection circuit, PORa, PORb power-on reset circuit, SCIO serial communication unit, SYSC system control unit, DC step-down circuit, VREFBUF reference voltage generating circuit.

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Abstract

　データ処理装置は、第１のパワーオンリセット回路（ＰＯＲａ）と、第１のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第２のパワーオンリセット回路（ＰＯＲｂ）と、第２のパワーオンリセット回路（ＰＯＲｂ）を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部（２８）と、第１および第２のパワーオンリセット回路（ＰＯＲａ，ＰＯＲｂ）の出力に応じて初期化されるとともに、記憶部（２８）に情報を設定する中央処理装置（ＣＰＵ）とを備える。

Description

データ処理装置およびデータ処理システム
　本発明は、データ処理装置に関し、特に、中央処理装置を有するデータ処理装置、および当該データ処理装置を用いたデータ処理システムに関する。
　従来、受動的な制御を行なっていた装置であるが、最近になって、中央処理装置（ＣＰＵ）を含むデータ処理装置により能動的な制御を行なうことが求められている装置の１つに電力メータがある。
　従来の電力メータでは、電力会社が発電し配電網を介して各家庭に供給された電力の使用量を測定し記録する機能、また所定の通信回線を介して記録した電力使用量を電力会社に送信する機能がデータ処理装置に求められていた。
　一方、次世代配電網に使用される電力メータでは、電力会社から配電された電力量を測定する処理のみならず、各家庭に備えられた太陽電池等の発電設備または蓄電設備からの電力を配電網に還流させる還流制御を行なう処理、および配電電力量と還流電力量の相殺の処理等がデータ処理装置に求められる。
　電力メータのようなシステムにおいても、電力メータ自身が消費する電力を極力抑制することが求められている。また、このような処理を行なうデータ処理装置では、処理を行なっている期間に対して待機状態にある期間が比較的長くなる。そのため、処理を行なっている期間の消費電力を抑制するだけでなく、待機状態にある期間の消費電力をも抑制することが必要となる。
　待機状態にあるデータ処理装置の消費電力を最も少なくするために、待機状態においてデータ処理装置を低消費電力状態にすることが行なわれている。かかる低消費電力状態では、データ処理装置内の中央処理装置（ＣＰＵ）を含む機能部への電源供給の停止や動作クロックを生成する発振器の停止のみならず、データ処理装置内の電源回路自体での消費電力をも抑制することが必要となる。
特開２００８－０４０５５９号公報 特開２００８－０４０５４３号公報
　またこのようなデータ処理装置では、外部から供給される電源電圧に対して、供給開始直後の電圧レベルから動作電圧レベルに至るまでの電圧変化を検知して、データ処理装置内部でパワーオンリセット動作を行なうためのパワーオンリセット（ＰＯＲ：Ｐｏｗｅｒ　ＯＮ　Ｒｅｓｅｔ）回路を有するものがある。このＰＯＲ回路は外部供給電源電圧を基準電圧と比較して、外部供給電源電圧が所定の電圧レベルにまで上昇したことを検知してリセット信号をデータ処理装置内部へ出力し、中央処理装置（ＣＰＵ）他の回路の初期化動作を行なわせる。
　また逆に外部供給電源電圧が所定の電圧レベルまで低下した場合にそれを検知して、中央処理装置（ＣＰＵ）へ電圧低下を示す割込み信号またはリセット信号を発行するＬＶＤ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｅｔｅｃｔ）回路を有し、中央処理装置（ＣＰＵ）に電圧低下に応じた動作や初期化動作を行なわせる。
　これらＰＯＲ回路やＬＶＤ回路は、一定量の定常電流を流すＢＧＲ（Ｂａｎｄ　Ｇａｐ　Ｒｅｆｅｒｅｎｃｅ）回路を用いた基準電圧発生回路を含む。この定常電流はデータ処理装置の低消費電力状態中の消費電流の一因となっている。
　この発明の目的は、待機状態における消費電流を低減することができるデータ処理装置およびデータ処理システムを提供することである。
　この発明は、要約すると、データ処理装置であって、第１のパワーオンリセット回路と、第１のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第２のパワーオンリセット回路と、第２のパワーオンリセット回路を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部と、第１および第２のパワーオンリセット回路の出力に応じて初期化されるとともに、記憶部に情報を設定する中央処理装置とを備える。
　この発明は、他の局面では、データ処理システムであって、プリント配線基板と、プリント配線基板に搭載されたデータ処理装置とを備える。データ処理装置は、第１のパワーオンリセット回路と、第１のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第２のパワーオンリセット回路と、第２のパワーオンリセット回路を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部と、第１および第２のパワーオンリセット回路の出力に応じて初期化されるとともに、記憶部に情報を設定する中央処理装置とを含む。
　本発明によれば、待機状態におけるデータ処理装置およびデータ処理システムの消費電流を低減させることができる。
データ処理装置を有するデータ処理システムの一例を示した図である。 中央処理装置（ＣＰＵ）を有するデータ処理装置の概略構成図である。 電圧検出部と電源回路の構成を示したブロック図である。 パワーオンリセット回路ＰＯＲａの一例を示した回路図である。 パワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤの一例を示した回路図である。 パワーオンリセット回路ＰＯＲａの出力特性を説明するための図である。 パワーオンリセット回路ＰＯＲｂの出力特性を説明するための図である。 データ処理装置の主要ブロックを示したブロック図である。 低消費電力期間と動作期間を説明するための動作波形図である。 データ処理装置で実行されるパワーオンリセット動作に関する処理を説明するためのフローチャートである。
　以下、本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
　本実施の形態では、相対的に消費電力量が小さく検出電圧精度が低い第１のリセット信号生成回路と、相対的に消費電力量が大きく検出電圧精度が高い第２のリセット信号生成回路とを有し、第１のリセット生成回路と第２のリセット生成回路のいずれを使用するかをユーザが選択可能とする例を説明する。
　図１は、データ処理装置を有するデータ処理システムの一例を示した図である。
　図１を参照して、データ処理システム１は、プリント配線基板１８と、プリント配線基板１８上に搭載されたデータ処理装置２と、センサ４と、通信部６と、タイマ８と、バッテリ１２とを含む。データ処理装置２にはバッテリ１２の電圧が電源電圧Ｖｃｃとして供給される。
　図２は、中央処理装置（ＣＰＵ）を有するデータ処理装置の概略構成図である。図２には一般的なマイクロコンピュータの構成に加えて、本願発明に特有の機能部を記載している。
　図２を参照して、データ処理装置２は、中央処理装置ＣＰＵと、メモリ２２と、データやアドレスを転送するバス２１と、データ転送部（ダイレクトメモリアクセスコントローラ）ＤＭＡＣと、アナログ・デジタル変換部ＡＤＣと、割込コントローラＩＮＴＣと、シリアル通信部ＳＣＩＯと、システム制御部ＳＹＳＣと、クロック回路２６と、電源回路２４と、記憶部２８とを含む。
　中央処理装置ＣＰＵは、メモリ２２に格納されているプログラムを順次実行し、データ処理装置２全体の動作制御を行なう。シリアル通信部ＳＣＩＯは、外部から入力されたデータをメモリ２２に格納する。アナログ・デジタル変換部ＡＤＣは、外部から入力されたアナログ信号をデジタル値に変換し、メモリ２２に格納する。データ転送部ＤＭＡＣは、シリアル通信部ＳＣＩＯやアナログ・デジタル変換部ＡＤＣのデジタルデータをメモリ２２に格納する際に、バス２１を経由したデータ転送を制御する。
　割込コントローラＩＮＴＣは、外部または内部の機能部が発行する割込信号を受けて、中央処理装置ＣＰＵに対する割込を発行させる。中央処理装置ＣＰＵは割込内容に応じた処理を行なう。クロック回路２６は、データ処理装置２の動作クロックＣＬＫを発生させ、データ処理装置２内部の各機能部に応じた周波数の動作クロックを各機能部に供給する。
　図１、図２を参照して、センサ４は、アナログ・デジタル変換部ＡＤＣに入力されるアナログ信号を生成する。通信部６は、システム外部とのデータ通信制御を行い、データをシリアル通信部ＳＣＩＯに入力しまたはシリアル通信部ＳＣＩＯからデータを受領する。またタイマ８は、データ処理装置２の設定する時間の経過に応じてデータ処理装置２に対して割込み信号を発行する。そしてデータ処理装置２には、外部に接続されたバッテリにより動作電源電圧Ｖｃｃが供給される。
　このような構成のシステムにおいて、バッテリの劣化（一次電池であれば起電力の低下、二次電池であれば充放電の繰返しによる蓄電能力の低下による電流供給能力の低下）の程度がデータ処理装置２の動作安定に影響を及ぼす。
　電源回路２４は、外部供給電源電圧Ｖｃｃを降圧または昇圧し、内部動作電圧Ｖｄｄ等を生成して中央処理装置（ＣＰＵ）等へ供給する。電圧検出部１０は、外部供給電源電圧Ｖｃｃの電圧変化に応じてパワーオンリセット動作の契機となるリセット信号を生成するパワーオンリセット回路ＰＯＲａおよびＰＯＲｂと、外部供給電源電圧Ｖｃｃの電圧低下に応じて割込み信号またはリセット信号を生成する電圧低下検出回路ＬＶＤとを有する。
　パワーオンリセット回路ＰＯＲａは、消費電力量が小さく検出精度が低い電圧検出回路であり、パワーオンリセット回路ＰＯＲｂはパワーオンリセット回路ＰＯＲａと比較すると消費電力量が大きく検出精度が高い電圧検出回路である。
　パワーオンリセット回路ＰＯＲａは、外部供給電源電圧Ｖｃｃがたとえば２．０Ｖ～２．５Ｖの間のある電圧（ＰＯＲａ検出電圧Ｖｒｓｔ（ＰＯＲａ））に上昇してきたことを検知してリセット信号ＮＰＯＲＡを解除し、または同電圧にまで低下してきたことを検知してリセット信号ＮＰＯＲＡを出力する。
　パワーオンリセット回路ＰＯＲｂは、外部供給電源電圧Ｖｃｃがたとえば２．６Ｖ±０．１Ｖ（ＰＯＲｂ検出電圧Ｖｒｓｔ（ＰＯＲｂ）)に上昇してきたことを検知してリセット信号ＮＰＯＲＢを解除し、または同電圧にまで低下してきたことを検知してリセット信号ＮＰＯＲＢを出力する。
　図３は、電圧検出部と電源回路の構成を示したブロック図である。
　図３を参照して、電圧検出部１０は、カレントソースＣＳと、バンドギャップリファレンス回路ＢＧＲと、基準電圧発生回路ＶＲＥＦＢＵＦと、パワーオンリセット回路ＰＯＲａ，ＰＯＲｂと、電圧低下検出回路ＬＶＤとを含む。
　カレントソースＣＳは、バイアス電圧Ｖｂｉａｓ生成用の定電流源であり、データ処理装置２に電源が投入されている間は、常時ＯＮ状態とされている。バンドギャップリファレンス回路ＢＧＲは、電圧依存性および温度依存性の小さい基準電圧発生回路である。基準電圧発生回路ＶＲＥＦＢＵＦは、バンドギャップリファレンス回路ＢＧＲからの基準電圧ＶｒｅｆＩを元にトリミング処理を行ない所望の基準電圧ＶｒｅｆＯを生成する基準電圧発生回路である。
　データ処理装置２では、待機モード（低消費電力状態）に遷移するときに内部回路の一部、または、全部への動作電源の供給を遮断（供給の停止）し、待機電流の低減を図る回路方式を採用することができる。例えば、ソフトウェアスタンバイモードのような所定の低消費電力モードにおいて、電源供給を必要としない内蔵ＲＯＭの電源を遮断し、また、ディープスタンバイモードのような所定の低消費電力モードにおいて、内蔵ＲＯＭに加えてＣＰＵ等の内部ロジックの全部又は一部の動作電源を遮断し、さらにはＲＡＭのデータを保持する必要がない場合には当該ＲＡＭの動作電源も遮断したりすることができる。
　電源回路２４は、複数の降圧回路ＶＤＣを含む。降圧回路ＶＤＣは、基準電圧発生回路ＶＲＥＦＢＵＦからの基準電圧でチップ内部電源電圧を発生する回路である。降圧回路ＶＤＣは、低消費電力状態（ディープスタンバイモード）時は動作を停止する。
　通常の動作期間中はパワーオンリセット回路ＰＯＲａ及びＰＯＲｂを使用し、低消費電力期間においてはパワーオンリセット回路ＰＯＲｂの停止を選択可能とする。この選択は、記憶部２８中のレジスタの設定によって行なわれる。
　パワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤを使用する場合には、図３のカレントソースＣＳとバンドギャップリファレンス回路ＢＧＲと基準電圧発生回路ＶＲＥＦＢＵＦとが動作している必要がある。一方で、パワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤを使用せず、パワーオンリセット回路ＰＯＲａのみ使用する場合には、カレントソースＣＳのみ動作していればよい。待機モードの低消費電力期間にパワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤを停止することで、パワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤでの消費電流が削減できる。そしてバンドギャップリファレンス回路ＢＧＲと基準電圧発生回路ＶＲＥＦＢＵＦをさらに停止させれば、バンドギャップリファレンス回路ＢＧＲと基準電圧発生回路ＶＲＥＦＢＵＦでの消費電流をさらに削減することが出来る。
　図４は、パワーオンリセット回路ＰＯＲａの一例を示した回路図である。
　図５は、パワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤの一例を示した回路図である。
　図４を参照して、パワーオンリセット回路ＰＯＲａは、電源電圧Ｖｃｃが与えられるノードとノードＮ１との間に接続されゲートに接地ノードが接続されるＰチャネルＭＯＳトランジスタ４２と、ノードＮ１と接地ノードとの間に接続されるおよびディプレッション型のＮチャネルＭＯＳトランジスタ４４と、ノードＮ１と接地ノードとの間に接続されるキャパシタ４６とを含む。
　パワーオンリセット回路ＰＯＲａは、さらに、ノードＮ１に入力が接続され、リセット信号ＮＰＯＲＡを出力する直列に接続されたインバータ４８，５０を含む。リセット信号ＮＰＯＲＡは、ロウレベルでリセットを示し、ハイレベルでリセット解除を示す。
　図５を参照して、カレントソースＣＳと、バンドギャップリファレンス回路ＢＧＲと、基準電圧発生回路ＶＲＥＦＢＵＦとがパワーオンリセット回路ＰＯＲｂと電圧低下検出回路ＬＶＤに共用される。カレントソースＣＳが発生する電圧Ｖｂｉａｓが、バンドギャップリファレンス回路ＢＧＲと、基準電圧発生回路ＶＲＥＦＢＵＦと、電圧比較器５８，６２とに供給される。
　電圧比較器５８は、プラス入力ノードに分圧回路５４の出力を受け、マイナス入力ノードにバンドギャップリファレンス回路ＢＧＲの出力を受け、これらを比較する。なお、図３で示したように、バンドギャップリファレンス回路ＢＧＲの出力に代えて基準電圧発生回路ＶＲＥＦＢＵＦの出力を電圧比較器５８が受けるように構成しても良い。
　電圧比較器５８は、リセット信号ＮＰＯＲＢを出力する。リセット信号ＮＰＯＲＢは、ロウレベルでリセットを示し、ハイレベルでリセット解除を示す。
　セレクタ５６は分圧回路５４の複数の分圧電圧出力のいずれかを選択する。セレクタ６０は、基準電圧発生回路ＶＲＥＦＢＵＦの複数の出力のいずれかを選択する。セレクタ５６の出力と、セレクタ６０の出力とが電圧比較器６２に入力される。電圧比較器６２は、プラス入力ノードにセレクタ５６の出力を受け、マイナス入力ノードにセレクタ６０の出力を受け、これらを比較する。電圧比較器６２は、リセット信号ＮＬＶＤを出力する。リセット信号ＮＬＶＤは、ロウレベルでリセットを示し、ハイレベルでリセット解除を示す。
　図６は、パワーオンリセット回路ＰＯＲａの出力特性を説明するための図である。
　図４、図６を参照して、ディプレッション型のＮチャネルＭＯＳトランジスタ４４の閾値電圧はマイナスの値のため、電源電圧が０Ｖであっても導通状態にすることができる。このため、電源電圧Ｖｃｃが０Ｖの時は、ノードＮ１は０Ｖに保たれている。このため、抵抗などのパッシブ素子を用いることなくノードＮ１の初期化を容易に実現できる。
　電源投入後、ＰチャネルＭＯＳトランジスタ４２のゲート－ソース間電圧ＶｇｓがＰチャネルＭＯＳトランジスタ４２の閾値電圧以下の間は、ノードＮ１は０Ｖに保たれる。
　外部から供給される電源電圧Ｖｃｃが０Ｖからインバータ４８，５０の動作可能な電圧ＶＬａに上昇すると、パワーオンリセット回路ＰＯＲａの出力はロウレベルに確定する。
　その後、電源電圧Ｖｃｃが上昇し、トランジスタ４２の駆動力がトランジスタ４４の駆動力よりも大きくなるとノードＮ１の電位は上昇を開始する。そして、ノードＮ１の電位がインバータ４８の閾値電圧を超えると出力がロウレベルからハイレベルに反転しリセットが解除される。
　この出力がリセット解除を示すハイレベルになるのは、電源電圧Ｖｃｃが２．０Ｖ～２．５Ｖの間である。図４のトランジスタ４２，４４の電流経路には、電源電圧Ｖｃｃが与えられるノードから接地ノードに向けて定常電流が流れるが、この値は小さく例えば０．１μＡ程度である。この定常電流は、主にトランジスタ４４の駆動力に依存して定まる。
　ディプレッション型のＮチャネルＭＯＳトランジスタ４４の寸法を調整すれば定常電流を小さく抑えることができる。また、トランジスタ４４を使用するほうが、抵抗素子を使用するよりもチップ上に占める面積の割合が小さく、コスト的にも有利である。
　しかし、パワーオンリセット回路ＰＯＲａは、リセット解除電圧ＶＨａが２．０Ｖ～２．５Ｖの範囲でばらつきが生じる。これは、プロセスパラメータの変動により、インバータ４８の閾値電圧、トランジスタ４２，４４の駆動力のバランスが変動するからである。
　図７は、パワーオンリセット回路ＰＯＲｂの出力特性を説明するための図である。
　図７を参照して、外部から供給される電源電圧Ｖｃｃが０Ｖから電圧ＶＬｂに上昇すると、パワーオンリセット回路ＰＯＲｂの出力はロウレベルに確定する。そしてこの出力がリセット解除を示すハイレベルに遷移するのは、電源電圧Ｖｃｃが２．６Ｖ±０．１Ｖの間である。すなわち、Ｖｃｃ＝２．５Ｖ～２．７Ｖの間でリセットが解除される。図５の分圧回路５４、バンドギャップリファレンス回路ＢＧＲ、カレントソースＣＳには、それぞれ１μＡ，１μＡ，０．２μＡの定常電流が流れる。したがって、パワーオンリセット回路ＰＯＲｂは、パワーオンリセット回路ＰＯＲａと比較すると、リセット解除の電圧精度は高いが、定常電流も多い。
　パワーオンリセット回路ＰＯＲａは、パワーオンリセット回路ＰＯＲｂよりも電源電圧が低い状態からリセット出力を確定させることができ、定常電流も少なくて済む。したがって、パワーオンリセット回路ＰＯＲａの利点（電源電圧が低くてもリセットをかけることができることと定常電流が小さいこと）を採用し、パワーオンリセット回路ＰＯＲｂの利点（リセット解除電圧の精度が高いこと）を採用するように構成することが望ましい。
　図８は、データ処理装置の主要ブロックを示したブロック図である。このブロック図を用いてデータ処理装置の待機モードへの移行動作を説明する。
　図８を参照して、中央処理装置ＣＰＵは、待機モード（低消費電力状態）への遷移命令実行に先行して、待機モード（低消費電力状態）への遷移と共にパワーオンリセット回路ＰＯＲｂが停止し、パワーオンリセット回路ＰＯＲａのみが動作するように記憶部２８中のレジスタに設定をする。中央処理装置ＣＰＵが待機モード（低消費電力状態）への遷移命令を実行することにより、システム制御部ＳＹＳＣは記憶部２８中の対応するレジスタを参照し、制御信号ＳＯＮを非活性化して電圧低下検出回路ＬＶＤとパワーオンリセット回路ＰＯＲｂを停止させる。その結果、待機モード（低消費電力状態）では、電圧検出部１０のなかではパワーオンリセット回路ＰＯＲａのみが継続して動作する。
　またシステム制御部ＳＹＳＣは、同様に記憶部２８中の対応するレジスタの設定を参照して、中央処理装置ＣＰＵ、データ転送部ＤＭＡＣ、メモリ、アナログ・デジタル変換部ＡＤＣ、シリアル通信部ＳＣＩＯへの電源供給の停止、クロック供給の停止を電源回路２４とクロック回路２６へそれぞれ指示する。
　なお、待機状態への遷移前に中央処理装置ＣＰＵがレジスタの設定を行なうので、ユーザがプログラムを変えれば待機状態での電力消費の状況を適宜変更することもできる。
　図８では、システム制御部ＳＹＳＣが中央処理装置ＣＰＵよりも低電圧動作可能に構成され、待機モード（低消費電力状態）からの復帰の制御を実行する例を説明したが、電源回路２４の中にこのような低電圧で動作可能な制御部を設けてもよい。
　図９は、低消費電力期間と動作期間を説明するための動作波形図である。
　図８、図９を参照して、時刻ｔ１以前の待機モード（低消費電力状態）において、バッテリからの外部供給電源電圧Ｖｃｃが、パワーオンリセット回路ＰＯＲａの検出電圧Ｖｒｓｔ（ＰＯＲａ）よりも高い間は、パワーオンリセット回路ＰＯＲａは外部供給電圧の電圧レベルの監視を継続する。
　時刻ｔ１において、データ処理装置２の外部に接続される図１のセンサ４等からの信号に応じてデータ処理装置２が待機モード（低消費電力状態）から復帰をする場合、パワーオンリセット回路ＰＯＲｂも動作を再開する。すなわち、待機モード（低消費電力状態）への遷移前に記憶部２８の対応レジスタにパワーオンリセット回路ＰＯＲｂの停止指示が書き込まれていた場合でも、リセット信号ＮＰＯＲＡの出力に応答してレジスタがクリアされるので、これに応答してシステム制御部ＳＹＳＣが信号ＳＯＮを活性化させるので、パワーオンリセット回路ＰＯＲｂは動作を開始する。
　この時点において外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも高い場合は、データ処理装置２は待機モード（低消費電力状態）から復帰をして外部から入力された信号に対応した処理を行なうことができる(動作期間Ｔ１)。
　ただし、時刻ｔ５のように、パワーオンリセット回路ＰＯＲｂが動作を再開した時点で外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも低下していた場合、パワーオンリセット回路ＰＯＲｂはリセット信号を出力する（動作期間Ｔ３）。システム制御部ＳＹＳＣは、このときはリセットを解除しない。したがってリセット解除電圧の精度は維持される。
　また時刻ｔ３のように、待機モード中（低消費電力状態中）に外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲａ）よりも低下した場合、パワーオンリセット回路ＰＯＲａはリセット信号ＮＰＯＲＡを出力する。パワーオンリセット回路ＰＯＲａまたはパワーオンリセット回路ＰＯＲｂからのリセット信号ＮＰＯＲＡ，ＮＰＯＲＢの出力に応答して、データ処理装置２は、ハードウエア的に（ＣＰＵのソフトウェアリセットではなくシステム制御部ＳＹＳＣによって）メモリやレジスタ、その他回路中のラッチ回路の初期化を行ない、リセット信号が解除されるのを待つ。このときパワーオンリセット回路ＰＯＲｂは、待機モード（低消費電力状態）への遷移前に記憶部２８の対応レジスタに停止指示が書き込まれていた場合でも、リセット信号ＮＰＯＲＡの出力に応答してレジスタがクリアされるので、動作を開始する。
　なお、システム制御部ＳＹＳＣは、中央処理装置ＣＰＵよりも動作電源電圧の下限が低くなるように構成されているので、パワーオンリセット回路ＰＯＲａのリセット出力に応じてパワーオンリセット回路ＰＯＲｂを活性化させる処理が可能である。
　時刻ｔ３のように、リセット信号の出力後すぐに、バッテリが供給する外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲａ）よりも高い状態に戻った場合はパワーオンリセット回路ＰＯＲａはリセット解除信号を出力することが可能である。また外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも高い状態に戻った場合はパワーオンリセット回路ＰＯＲｂもリセット解除信号を出力できる。したがって、データ処理装置２はリセット解除され、再起動が可能である。
　時刻ｔ３のような一時的な電圧低下が生じた場合、データ処理装置２の回路中のラッチ回路等に不測の値が設定されることが生じる。外部供給電源電圧Ｖｃｃの低下を検知してリセット動作を行なうことで、データ処理装置２の動作の不安定化を防止することができる。
　一方で、時刻ｔ５のように、外部からの信号入力またはリセット信号の出力によりデータ処理装置２が待機モード（低消費電力状態）から復帰をした時点において、外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも低いか、またはさらに検出電圧Ｖｒｓｔ（ＰＯＲａ）よりも低い場合は、パワーオンリセット回路ＰＯＲｂおよびパワーオンリセット回路ＰＯＲａの一方または両方ともがリセット解除信号を出力できない。システム制御部ＳＹＳＣは、リセット解除を行なわないため、データ処理装置２はリセット解除されることなくそのまま停止状態となる（動作期間Ｔ３）。
　図１０は、データ処理装置で実行されるパワーオンリセット動作に関する処理を説明するためのフローチャートである。
　図１０を参照して、ステップＳ１において通常の電源投入が行なわれると、データ処理装置はパワーオンリセット動作実行後ステップＳ２の動作期間に移行する。このときのパワーオンリセット動作は、パワーオンリセット回路ＰＯＲａおよびパワーオンリセット回路ＰＯＲｂがともに活性化された状態で実行される。
　ステップＳ２においては、パワーオンリセットが解除された通常モードでデータ処理装置２はデータ処理動作を実行する。この処理は、当該時間にシステムとして行なうべき制御プログラムの処理であり、たとえば電力メータの例では２４時間ごとに実行される電力使用量の記録処理である。ステップＳ２の動作期間では、中央処理装置ＣＰＵやその他周辺回路が必要に応じて起動され動作を行なう。
　ステップＳ２の動作が完了するとデータ処理装置２は通常モードから低消費電力状態の待機モードに移行する。待機モードへの移行の前にステップＳ３において、パワーオンリセット回路ＰＯＲａのみ使用して、パワーオンリセット回路ＰＯＲｂは不使用とするように、中央処理装置ＣＰＵが記憶部２８中のレジスタの設定を行なう。また、電圧低下検出回路ＬＶＤ、電源回路２４、クロック回路２６を停止する設定も必要に応じて記憶部２８中の対応するレジスタに書き込まれる。
　その後、ステップＳ４において低消費電力状態の待機モードに遷移する命令を中央処理装置ＣＰＵが実行する。ステップＳ５では、記憶部２８中のレジスタの設定を参照し、システム制御部ＳＹＳＣがパワーオンリセット回路ＰＯＲｂ、電圧低下検出回路ＬＶＤを停止させ、また電源回路２４やクロック回路２６も停止させる。パワーオンリセット回路ＰＯＲｂ、電圧低下検出回路ＬＶＤを停止させることにより、従来よりも待機モードにおける消費電力は一層低減される。
　ステップＳ６では、システム制御部ＳＹＳＣは、待機モード（低消費電力状態）からの復帰要因の入力待ち状態となる。待機モード（低消費電力状態）からの復帰要因としては、図１の通信部６からの復帰要求、タイマ８による割込等が考えられる。ステップＳ６において、復帰要因の入力が有った場合にはステップＳ１０に処理が進み、復帰要因の入力が無かった場合にはステップＳ７に処理が進む。
　ステップＳ７では、パワーオンリセット回路ＰＯＲａの検出電圧Ｖｒｓｔ（ＰＯＲａ）より外部供給電源電圧Ｖｃｃが低いか否かが判断される。具体的には、システム制御部ＳＹＳＣがパワーオンリセット回路ＰＯＲａの出力ＮＰＯＲＡがＬレベルであるか否かに基づいて判断を行なう。ステップＳ７において、外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲａ）より低下していない場合にはステップＳ６に処理が戻り再び復帰要因の入力の有無の検出が継続される。
　ステップＳ７において、外部供給電源電圧Ｖｃｃの低下が見られた場合には、ステップＳ８においてリセットが実行され、記憶部２８のレジスタの設定はクリアされステップＳ９に処理が進む。ステップＳ９では、ステップＳ７と同様に、パワーオンリセット回路ＰＯＲａの検出電圧Ｖｒｓｔ（ＰＯＲａ）より外部供給電源電圧Ｖｃｃが低いか否かが判断される。
　ステップＳ９において、外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲａ）より低下していない場合（電圧が上昇した場合）にはステップＳ１０に処理が進む。一方、ステップＳ９において、まだ外部供給電源電圧Ｖｃｃが検出電圧Ｖｒｓｔ（ＰＯＲａ）より低下している場合には、再びステップＳ８に処理がもどりリセットが継続される。
　ステップＳ１０では、システム制御部ＳＹＳＣが図５の制御信号ＳＯＮを活性化してスイッチ５２を導通させ、回路７０に電源電圧の供給を行なう。これに伴い、パワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤが動作を開始する。また、電源回路やクロック回路も活性化され電源電圧やクロック信号の供給を開始する。
　続いてステップＳ１１においては、外部供給電源電圧Ｖｃｃがパワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも低いか否かが判断される。具体的には、システム制御部ＳＹＳＣがパワーオンリセット回路ＰＯＲｂの出力ＮＰＯＲＢがＬレベルであるか否かに基づいて判断を行なう。
　ステップＳ１１において、外部供給電源電圧Ｖｃｃがパワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも低い場合には、ステップＳ１２にリセットが実行され、記憶部２８のレジスタの設定はクリアされステップＳ１３に処理が進む。ステップＳ１３では、ステップＳ１１と同様に、パワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）より外部供給電源電圧Ｖｃｃが低いか否かが判断される。
　ステップＳ１３において、パワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）より外部供給電源電圧Ｖｃｃが低い場合には、再びステップＳ１２が実行されリセットの解除待ち状態となる。外部供給電源電圧Ｖｃｃがパワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも低い状態が続いていれば、図９の期間Ｔ３で示したようにリセット解除がされない状態となる。
　ステップＳ１３において、外部供給電源電圧Ｖｃｃがパワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）よりも高くなった場合には、リセットが解除されステップＳ１０に処理が戻る。
　ステップＳ１０でパワーオンリセット回路ＰＯＲｂおよび電圧低下検出回路ＬＶＤが動作を開始し、電源回路やクロック回路も活性化され電源電圧やクロック信号の供給を開始した後に、ステップＳ１１において外部供給電源電圧Ｖｃｃがパワーオンリセット回路ＰＯＲｂの検出電圧Ｖｒｓｔ（ＰＯＲｂ）より低下していなかった場合には、ステップＳ２に処理が進みデータ処理装置の動作期間の処理が実行される。
　なおステップＳ９からステップＳ１３の処理は、電源投入(ステップＳ１)処理の一部として行って良い。その場合、ステップＳ９では外部供給電圧Ｖｃｃがパワーオンリセット回路ＰＯＲａの検出電圧Ｖｒｓｔ（ＰＯＲａ）よりも低い場合は、外部供給電圧Ｖｃｃが上昇するまで待機する(ステップＳ９を実行し続ける)事となる。
　以上の構成とすることにより、データ処理装置が待機モード（低消費電力状態）にある期間に必要とする電流量を低減することができる。それによりデータ処理装置に外部供給電圧を供給するバッテリの電流供給能力の低下を抑制することができ、結果としてシステム全体の稼働時間の長時間化を実現することができる。
またバッテリではなく電流供給能力の低下が生じない商用電源からの電源供給であったとしてもシステム全体としての低消費電力化は実現することができる。
　最後に、再び図を参照して本実施の形態のデータ処理装置を総括する。図２、図８に示すように、データ処理装置２は、図４に示す第１のパワーオンリセット回路ＰＯＲａと、第１のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い図５に示す第２のパワーオンリセット回路ＰＯＲｂと、第２のパワーオンリセット回路ＰＯＲｂを活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部２８と、第１および第２のパワーオンリセット回路ＰＯＲａ，ＰＯＲｂの出力に応じて初期化されるとともに、記憶部２８に情報を設定する中央処理装置ＣＰＵとを備える。
　好ましくは、データ処理装置２は、通常モードと待機モードとを有する。中央処理装置ＣＰＵは、待機モードにおいては第２のパワーオンリセット回路ＰＯＲｂを非活性化した状態で第１のパワーオンリセット回路ＰＯＲｂを使用して電源電圧がリセット条件を満たす電圧に低下したことの検出を行なうように記憶部２８に情報を設定する。
　より好ましくは、中央処理装置ＣＰＵは、通常モードから待機モードに移行する前に記憶部２８の情報を第２のパワーオンリセット回路ＰＯＲｂを非活性状態にするように設定してから待機モードに移行する。
　さらに好ましくは、図８に示すように、データ処理装置２は、第１および第２のパワーオンリセット回路ＰＯＲａ，ＰＯＲｂの出力を受けるシステム制御部ＳＹＳＣをさらに備える。図１０で説明したように、システム制御部ＳＹＳＣは、待機モード中に第１のパワーオンリセット回路ＰＯＲａの出力がリセットを示した後にリセット解除を示し（ステップＳ９でＹＥＳ）かつ第２のパワーオンリセット回路ＰＯＲｂが非活性化されていた場合には、第２のパワーオンリセット回路ＰＯＲｂを活性化し（ステップＳ１０）、第２のパワーオンリセット回路ＰＯＲｂの出力がリセット解除を示したとき（ステップＳ１３でＮＯかつステップＳ１１でＮＯ）に中央処理装置ＣＰＵのリセットを解除する。
　好ましくは、データ処理装置２は、通常モードと待機モードとを有する。中央処理装置ＣＰＵは、通常モードから待機モードに移行する前に記憶部２８の情報を設定することにより、第２のパワーオンリセット回路ＰＯＲｂを待機モード中に使用するか否かを選択可能である。すなわち、実施例では待機モード中は第２のパワーオンリセット回路ＰＯＲｂを使用しない例を説明したが、中央処理装置ＣＰＵが実行するプログラムを変更すれば待機モード中でも第２のパワーオンリセット回路ＰＯＲｂを使用するようにも動作を変更できる。
　好ましくは、図４に示すように、第１のパワーオンリセット回路ＰＯＲａは、電源ノードの電位の上昇に伴って充電され電位が上昇する内部ノードＮ１が入力に接続されたインバータ４８を含む。図５に示すように、第２のパワーオンリセット回路ＰＯＲｂは、バンドギャップリファレンス回路ＢＧＲの出力と電源ノードの電圧を分圧する分圧回路５４の出力とを比較する比較回路５８を含む。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１　データ処理システム、２　データ処理装置、４　センサ、６　通信部、８　タイマ、１０　電圧検出部、１２　バッテリ、１８　プリント配線基板、２１　バス、２２　メモリ、２４　電源回路、２６　クロック回路、２８　記憶部、４２，４４　トランジスタ、４６　キャパシタ、４８，５０　インバータ、５２　スイッチ、５４　分圧回路、５６，６０　セレクタ、５８，６２　電圧比較器、７０　回路、ＡＤＣ　アナログ・デジタル変換部、ＢＧＲ　バンドギャップリファレンス回路、ＣＰＵ　中央処理装置、ＣＳ　カレントソース、ＤＭＡＣ　データ転送部、ＩＮＴＣ　割込コントローラ、ＬＶＤ　電圧低下検出回路、ＰＯＲａ，ＰＯＲｂ　パワーオンリセット回路、ＳＣＩＯ　シリアル通信部、ＳＹＳＣ　システム制御部、ＶＤＣ　降圧回路、ＶＲＥＦＢＵＦ　基準電圧発生回路。

Claims (7)

  1. 　第１のパワーオンリセット回路（ＰＯＲａ）と、
    　前記第１のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第２のパワーオンリセット回路（ＰＯＲｂ）と、
    　前記第２のパワーオンリセット回路（ＰＯＲｂ）を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部（２８）と、
    　前記第１および第２のパワーオンリセット回路（ＰＯＲａ，ＰＯＲｂ）の出力に応じて初期化されるとともに、前記記憶部（２８）に前記情報を設定する中央処理装置（ＣＰＵ）とを備える、データ処理装置。
  2. 　前記データ処理装置は、通常モードと待機モードとを有し、
    　前記中央処理装置（ＣＰＵ）は、前記待機モードにおいては前記第２のパワーオンリセット回路（ＰＯＲｂ）を非活性化した状態で前記第１のパワーオンリセット回路（ＰＯＲｂ）を使用して電源電圧がリセット条件を満たす電圧に低下したことの検出を行なうように前記記憶部（２８）に前記情報を設定する、請求の範囲第１項に記載のデータ処理装置。
  3. 　前記中央処理装置（ＣＰＵ）は、前記通常モードから前記待機モードに移行する前に前記記憶部（２８）の前記情報を前記第２のパワーオンリセット回路（ＰＯＲｂ）を非活性状態にするように設定してから前記待機モードに移行する、請求の範囲第２項に記載のデータ処理装置。
  4. 　前記第１および第２のパワーオンリセット回路（ＰＯＲａ，ＰＯＲｂ）の出力を受ける制御部（ＳＹＳＣ）をさらに備え、
    　前記制御部（ＳＹＳＣ）は、前記待機モード中に前記第１のパワーオンリセット回路（ＰＯＲａ）の出力がリセットを示した後にリセット解除を示しかつ前記第２のパワーオンリセット回路（ＰＯＲｂ）が非活性化されていた場合には、前記第２のパワーオンリセット回路（ＰＯＲｂ）を活性化し、前記第２のパワーオンリセット回路（ＰＯＲｂ）の出力がリセット解除を示したときに前記中央処理装置（ＣＰＵ）のリセットを解除する、請求の範囲第３項に記載のデータ処理装置。
  5. 　前記データ処理装置は、通常モードと待機モードとを有し、
    　前記中央処理装置（ＣＰＵ）は、前記通常モードから前記待機モードに移行する前に前記記憶部（２８）の前記情報を設定することにより、前記第２のパワーオンリセット回路（ＰＯＲｂ）を前記待機モード中に使用するか否かを選択可能である、請求の範囲第１項に記載のデータ処理装置。
  6. 　前記第１のパワーオンリセット回路（ＰＯＲａ）は、電源ノードの電位の上昇に伴って充電され電位が上昇する内部ノード（Ｎ１）が入力に接続されたインバータ（４８）を含み、
    　前記第２のパワーオンリセット回路（ＰＯＲｂ）は、バンドギャップリファレンス回路（ＢＧＲ）の出力と電源ノードの電圧を分圧する分圧回路（５４）の出力とを比較する比較回路（５８）を含む、請求の範囲第１項に記載のデータ処理装置。
  7. 　データ処理システムであって、
    　プリント配線基板（１８）と、
    　前記プリント配線基板に搭載されたデータ処理装置（２）とを備え、
    　前記データ処理装置（２）は、
    　第１のパワーオンリセット回路（ＰＯＲａ）と、
    　前記第１のパワーオンリセット回路よりも消費電力が多くかつリセット電圧精度の高い第２のパワーオンリセット回路（ＰＯＲｂ）と、
    　前記第２のパワーオンリセット回路（ＰＯＲｂ）を活性状態に保持するか非活性状態にしておくかを設定するための情報を記憶する記憶部（２８）と、
    　前記第１および第２のパワーオンリセット回路（ＰＯＲａ，ＰＯＲｂ）の出力に応じて初期化されるとともに、前記記憶部（２８）に前記情報を設定する中央処理装置（ＣＰＵ）とを含む、データ処理システム。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5959841B2 (ja) * 2011-12-12 2016-08-02 キヤノン株式会社 画像処理装置及びその制御方法、並びにプログラム
JP6102692B2 (ja) * 2013-11-22 2017-03-29 株式会社デンソー 電子制御装置
CN104490478A (zh) * 2015-01-09 2015-04-08 王小楠 医用射线定位薄膜及定位便捷的病变处拍照方法
CN105988548B (zh) * 2015-02-05 2020-04-17 恩智浦美国有限公司 用于集成电路的初始操作模式
CN111159962B (zh) * 2019-12-23 2023-11-03 北京华大信安科技有限公司 一种内嵌nvm芯片的低功耗设计方法及系统
KR20210111107A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 데이터 전송 회로 및 그 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302810A (ja) * 2008-06-12 2009-12-24 Denso Corp パワーオンリセット回路
JP2010147979A (ja) * 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびパワーオンリセット回路の調整方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3036290B2 (ja) * 1993-04-08 2000-04-24 日本電気株式会社 パワー・オン・リセット回路
JP2000231791A (ja) * 1998-12-10 2000-08-22 Fujitsu Ltd 半導体記憶装置及びデータバスのリセット方法
JP4462743B2 (ja) * 2000-03-29 2010-05-12 株式会社ルネサステクノロジ パワーオンリセット回路
US6629265B1 (en) * 2000-04-18 2003-09-30 Cypress Semiconductor Corp. Reset scheme for microcontrollers
JP2004048429A (ja) * 2002-07-12 2004-02-12 Matsushita Electric Ind Co Ltd パワーオンリセット回路
JP2005039635A (ja) * 2003-07-16 2005-02-10 Matsushita Electric Ind Co Ltd パワーオンリセット回路
JP4172378B2 (ja) * 2003-11-14 2008-10-29 沖電気工業株式会社 パワーオンリセット回路
TWI241767B (en) * 2004-11-25 2005-10-11 Sunplus Technology Co Ltd Power-low reset circuit
JP4896472B2 (ja) * 2005-09-12 2012-03-14 株式会社リコー パワーオンリセット回路
US7265595B1 (en) * 2006-03-03 2007-09-04 Cypress Semiconductor Corporation Stochastic reset circuit
JP2008040543A (ja) 2006-08-01 2008-02-21 Renesas Technology Corp 半導体集積回路
JP4531020B2 (ja) 2006-08-01 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
US20080158220A1 (en) * 2007-01-03 2008-07-03 Himax Technologies Limited Power-on-reset circuit and method therefor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302810A (ja) * 2008-06-12 2009-12-24 Denso Corp パワーオンリセット回路
JP2010147979A (ja) * 2008-12-22 2010-07-01 Elpida Memory Inc 半導体装置およびパワーオンリセット回路の調整方法

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