JPH0637613A - Cmosパワーオンリセット回路 - Google Patents

Cmosパワーオンリセット回路

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JPH0637613A
JPH0637613A JP5151403A JP15140393A JPH0637613A JP H0637613 A JPH0637613 A JP H0637613A JP 5151403 A JP5151403 A JP 5151403A JP 15140393 A JP15140393 A JP 15140393A JP H0637613 A JPH0637613 A JP H0637613A
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

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Abstract

(57)【要約】 【目的】 正確に複数の電源電圧の同時監視ができ、か
つ無効電源電圧に応じてリセット論理信号の状態を変
え、CMOS集積回路の電源を無効にすることができる
CMOSパワーオンリセット回路を提供することを目的
とする。 【構成】 電源電圧がしきい値電圧以上になった時のコ
ンパレータ1の出力と、遅延コンデンサ30の電圧が基
準電圧Vref2以下になった時のコンパレータ3の出
力とにより、RSフリップフロップ20の出力をローに
リセットして、リセット論理信号reset hを有効
とし、遅延コンデンサ30の充電を開始する。また、遅
延コンデンサ30の電圧が基準電圧Vref2よ低い値
からしきい値電圧に充電するのに要する時間に相当する
最後に発生した電源電圧の揺動の後、リセット論理信号
reset hが有効に変わるまでの時間を遅延タイマ
ーの遅延時間とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、広義には電子回路を
電源の電力上昇に応じた、あるいは電源電圧の降下ある
いは揺動に続く所定の状態にリセットするのに有効なリ
セット論理信号を生成するためのとCMOSパワーオン
リセット回路に関する。より詳細には、この発明はCM
OS集積回路技術における精密なアプリケーションに実
施するためのCMOSパワーオンリセット回路に関す
る。
【0002】
【従来の技術】電子回路、特にマイクロプロセッサを含
む論理回路は少なくとも一つの外部電源によって給電さ
れる。電源が初めに投入されるとき、給電された論理回
路は既知の状態に初期設定されねばならない。かかる回
路が初期設定され、正常に動作しているときでも、何ら
かの理由で電源電圧に予期しない降下や揺動が発生し、
論理回路の状態が変化したり、動作不良が発生する可能
性がある。したがって、電源電圧が適正な動作に適した
所定の最小電圧に達した後、電源電圧を連続的に監視
し、かかる揺動の後に論理回路をリセットする必要があ
る。初期電力上昇あるいは電源揺動後のリセット動作は
パワーオンリセット論理信号によって行われる。この発
明は電源電圧の監視とかかるリセット信号の提供に関す
る。
【0003】従来、マイクロプロセッサ等の集積回路へ
のリセット論理信号を提供するためにディスクリート部
品からなる外部リセット回路が用いられていた。交流電
力線の監視には他の種類の電圧監視回路が用いられてい
た。たとえば、ヴォルテイジ・コントロール・インク.
(Voltage Control Inc.)所有の国際特許出願PCT/
US90/06301号には、交流線間電圧を監視し、
交流線間電圧が所定の動作電圧範囲外にあるとき交流電
力で動作するユーザー機器を断路するディスクリートア
ナログ回路が開示されている。ディスクリート部品の使
用は、サイズが大きく、実施費用も高いためほとんどの
アプリケーションにおいて望ましいものではない。ベン
ハミダ(Benhamida )の米国特許第5,109,163
号には、マイクロプロセッサを含む集積回路チップある
いは電源投入時に初期設定を必要とする場合のある論理
回路の一部として実施することのできるパワーオンリセ
ット回路を開示している。また、米国特許第5,11
5,146号には、集積パワーオン回路が開示されてい
る。モノリシックパワーオンリセット回路はバイポーラ
型のものがある。かかる装置の例としては、テキサス・
インストルメント(Texas Instruments )の製造する
“サプライ・ヴォルテイジ・スーパーヴァイザース(Su
pply Voltage Supervisors)”のTL7702シリーズ
や富士通の製品番号MV3771がある。
【0004】従来のパワーオン回路は(内部あるいは外
部の)タイミングコンデンサを有し、監視される電源電
圧が有効となった後リセット論理信号を発する前に遅延
期間を設けている。これによって、電源電圧の安定化を
確実にしている。通常、リセット論理信号はコンデンサ
ノードから発生し、コンデンサが十分に充電されるとき
発せられる。電源電圧が無効レベルに降下するとき、ト
ランジスタスイッチがこのタイミングコンデンサを放電
する。このコンデンサが十分に放電された後、リセット
論理信号は無効状態に変化する。たとえば、富士通の部
品番号MB3771には監視される電圧が無効になると
き外部タイミングコンデンサ(ノードCT)を放電する
ように構成されたNPNトランジスタが用いられてい
る。リセット論理信号はこのコンデンサノードから発生
し、したがってコンデンサが十分に放電された後、この
リセット論理信号はその状態が変化する。同様な方法が
ベンハミダ(Benhamida )の米国特許第5,109,1
83号(図1参照。内部コンデンサノードC)に示され
ている。
【0005】
【発明が解決しようとする課題】従来の技術では、この
ようなリセット論理信号の無効状態へのスイッチング
は、タイミングコンデンサの放電を待たねばならない。
タイミングコンデンサの放電は、リセット論理信号が発
せられる前の電源電圧の降下後に遅延を生じる。かかる
遅延は特に高速システムにおいて誤動作の原因となりう
る。電源電圧が無効レベルに降下するとき遅延なく無効
電源電圧を示すリセット論理信号を発する必要がある。
【0006】従来のディスクリートバイポーラ回路をC
MOS技術に実施することは好ましくない。さらに、バ
イポーラモノリシック方式同様に’163の特許(ベン
ハミダ(Benhamida ))に開示された両回路はいくつか
の共通する欠点がある。まず、従来の回路にはヒステリ
シスを有する入力コンパレータを採用したものがある。
入力のヒステリシスはほとんど無益であることがわかっ
ている。これは、初期故障状態が発生した後、比較的長
い遅延時間を設けることによって、この入力が無視され
るためである。さらに、ヒステリシスはコンパレータの
サイズと複雑性を増し、かかるリセット回路を拡張して
複数の電源電圧を監視することが困難になる。
【0007】したがって、CMOS集積システムにパワ
ーオンリセット論理信号を提供する改良された方法と、
かかる方法を実施するための比較的簡単でしたがって小
型の回路が必要とされている。また、入力段にヒステリ
シスを必要としないパワーオンリセット回路を提供する
ことが望ましい。また、無効電源電圧レベルの直接指示
が得られることが必要とされている。
【0008】さらに、多くの集積回路システムは複数の
電源電圧を必要とする。たとえば、典型的なCMOS回
路は+5VDCの供給電力(VDD)と+12VDCの
供給電力(VHH)の両方を必要とする場合がある。し
たがって、回路のサイズと複雑性を最小限にしながらパ
ワーオンリセット回路の複数の電源電圧を監視できるよ
うにすることが望ましい。
【0009】この発明の目的は、CMOS集積回路にお
ける正確な電源電圧の監視を提供することである。この
発明の他の目的は、無効電源電圧に応じて直ちに状態の
変化するリセット論理信号を提供することである。この
発明のさらに別の目的は、簡単で小型の集積回路中で複
数の電源電圧を同時に監視することである。
【0010】
【課題を解決するための手段】この発明の特徴の一つ
は、有効状態と無効状態を有する2値リセット論理信号
を生成するためのパワーオン回路であることである。
【0011】
【作用】リセット論理信号の無効状態は、一つあるいは
それ以上の電源電圧が通常の動作について許容できる所
定の最低レベル以下に低下したことを示す。つまり、電
源電圧は“無効”となった。これは一時的に発生する、
すなわち短時間の電圧の揺動であるか、あるいはより長
い時間にわたって発生する可能性がある。パワーオンリ
セット論理信号は、入力電源電圧がその最低有効レベル
以上に連続的にとどまるようになるまで有効にはならな
い。
【0012】このパワーオンリセット回路は監視すべき
電源電圧(PORVDD)を受け、かつスケーリングす
るための抵抗分割器回路網を有する。基準電圧からしき
い値電圧が得られる。スケーリングされた電源電圧をこ
のしきい値電圧と比較するための第1のコンパレータが
採用される。第1のコパレータ出力はスケーリングされ
た電源電圧がしきい値電圧を超えるとき有効電源状態を
示し、そうでない場合無効電源状態を示す。
【0013】遅延タイマーが所定の遅延期間を提供す
る。論理回路が有効電源状態に応じてこの遅延タイマー
を始動する。しかし、この遅延タイマーが遅延期間の終
了を示すまでさらに別の論理が遅延タイマーの始動を遅
延する。これは、少なくとも遅延期間は電源が最後に無
効になってからリセット論理信号を有効状態に変えるま
で経過することを確実にする。
【0014】無効電源状態の指示に応じて、また遅延期
間にかかわりなくリセット論理信号を無効状態にし、そ
れによってリセット論理信号を遅延なくただちに無効状
態にするための別の論理が第1のコンパレータに結合さ
れている。
【0015】好適には、この発明は遅延タイマーがRS
フリップフロップを含むCMOS集積回路に実施され
る。遅延コンデンサがコンデンサ電圧を蓄積する。中間
信号、すなわちRSフリップフロップQ出力信号が第1
の状態のときに遅延コンデンサを充電し、中間信号が第
2の状態のときに遅延コンデンサを放電する手段が設け
られている。第2のコンパレータがコンデンサ電圧を監
視し、それを所定の基準電圧と比較して遅延コンデンサ
がほとんど放電されるのがいつかを判定する。遅延コン
デンサの再充電は、電源電圧が有効になった後でも、遅
延コンデンサがほぼ放電されるまで遅延される。この放
電状態から遅延コンデンサを再充電する時間が遅延時間
を規定する。
【0016】遅延タイマーを始動させる回路はこのよう
に第1の遅延コンデンサに結合されて、RSフリップフ
ロップ出力信号を第1の状態に設定して有効電源状態の
指示に応じて遅延コンデンサの充電を開始する。また、
遅延手段は第2のコンパレータを含み、第1のコンパレ
ータに結合されて、RSフリップフロップ出力信号
(q)を第2の状態にセットして、電源電圧が無効であ
り、また遅延コンデンサがほぼ放電された後にのみ遅延
コンデンサの放電を開始し、それによって新しい遅延期
間が始まる前に遅延期間が確実に終了するようにする。
【0017】重要なことは、第1の(入力)コンパレー
タは入力電源電圧がそのしきい値以下に低下するとき常
にRSフリップフロップを所定の状態にするようにRS
フリップフロップに結合されていることである。RSフ
リップフロップ出力はリセット論理信号を順次その無効
状態にして、それによって少しでも感知できる遅延を生
じることなく無効入力状態を指示する。遅延コンデンサ
電圧はリセット論理信号の無効状態への切り換わりには
影響せず、またそれを遅延させることもなく、有効状態
への切り換わりにのみ影響する。複数の電源を、追加の
それぞれの入力にスケーリング抵抗器網とコンパレータ
を設けることによって監視することができる。
【0018】この発明の上記および他の目的、特徴およ
び利点は図面を参照して行う以下の好適的な実施例の詳
細な説明からより容易に明らかになるであろう。
【0019】
【実施例】序文 図1はこの発明のCMOSパワーオンリセット回路10
の概略図である。この実施例では、二つの電源電圧PO
RVDDとPORVHHが同時に監視される。電源電圧
PORVDDおよびPORVHHは抵抗分割器回路網を
用いて分圧されている。分圧された出力の各々はしきい
値電圧と比較するためにそれぞれ対応する入力コンパレ
ータに結合される。かかる比較の結果は、次に説明する
遅延タイミングとともにリセット論理信号reset
hを提供するのに用いられる。リセット論理信号res
et hの低電圧(論理0)は有効状態である。これは
監視されている電源電圧のすべてが少なくとも次に説明
する遅延期間中それぞれの対応する有効レベル以上に連
続してとどまっていたことを示す。
【0020】しきい値電圧 しきい値電圧vpは次のように内部的に生成される。第
1の基準電圧vrefは比較的正確な外部(あるいは内
部)基準電圧である。好適には第1の基準電圧vref
はパワーオンリセット回路の電力上昇時に電源電圧VO
RVDDが第1の基準電圧vrefの定常状態値を超え
るまでは第1の基準電圧vrefが電源電圧VORVD
Dに従うように発生する。しきい値電圧vpは抵抗分割
器回路網R1−R2を介して基準電圧vrefから発生
する。コンパレータ4はR1−R2抵抗器回路網を用い
て正フィードバック構成に接続される。この正フィード
バックの目的はヒステリシスを提供することである。し
きい値電圧vpの値は次のように決定される。
【0021】vp=[R2/(R1+R2)]*vo4
のvref=論理0 vp=[R2/(R1+R2)]*vref+[R1/
(R1+R2)]*vo4のvo4=論理1
【0022】コンパレータ4の出力vo4は遅延期間の
最後にはローになる。これはリセツト論理信号rese
hが通常ロー、すなわち有効状態になるときであ
る。vpノードで加算が行われるため、しきい値電圧v
pは出力vo4がハイであるときより高くなり、出力v
o4がローになるとき降下する。これによって、しきい
値電圧vpが低下する。
【0023】この構成は電源がモータを駆動するディス
クドライブ等のアプリケーションに特に適している。リ
セット論理信号が有効になると、モータがオンになり、
電源電圧が一時的に降下する。これによって、リセット
論理信号が無効状態に切り換わり、モータその他が不安
定で潜在的に危険なループ中で切れることがある。リセ
ット論理信号が有効になるとき、しきい値電圧を下げる
ことによってこの問題は防止される。それ自体がヒステ
リシスを有するしきい値電圧を提供することによって、
入力コンパレータ(コンパレータ1、コンパレータ2)
はヒステリシスを必要としない。これによって、追加の
電源電圧を同時に監視するためのこの回路の拡張を容易
に行うことができる。監視すべき追加の電源はそれぞれ
適当な抵抗分割器と簡単なコンパレータを必要とするだ
けである。ヒステリシスのための別途の対策は不要であ
る。これはヒステリシスがしきい値電圧vpに組み込ま
れているためである。各抵抗分割器は対応する公称電源
電圧をしきい値電圧vpに分圧するように設計されてい
る。
【0024】入力コンパレータ回路 コンパレータ1およ2は印加された電源電圧を連続的に
監視する。電源電圧PORVDDは抵抗分割器回路網R
d1−Rd2によって分割され、分割された第1の出力
信号vsen1はコンパレータ1の反転入力に入力され
る。同様に、電源電圧PORVHHはRh1−Rh2回
路網によって分割され、分割された第2の出力信号vs
en2はコンパレータ2の反転入力に接続される。コン
パレータ1および2への非反転入力はしきい値電圧vp
を受けるように結合されている。抵抗分割器回路網Rd
1−Rd2およびRh1−Rh2は、電源電圧PORV
DDとPORVHHが有効レベルに達するとき、第1、
第2の出力信号vsen1とvsen2の電圧が出力v
o4のハイ(論理レベル1)のしきい値電圧vpに等し
くなるような比率とされる。この入力コンパレータ回路
は追加の電源のそれぞれに同様の抵抗分割器回路網と入
力コンパレータを設けることによって追加の電源を同時
に監視するために拡張することができる。
【0025】コンパレータ1の出力vo1とコンパレー
タ2の出力vo2はNOR論理ゲート22において結合
される。NOR論理ゲート22の出力はインバータ24
を介してRSフリップフロップ20のセット入力に結合
される。(追加の入力コンパレータにはNOR論理ゲー
ト22の入力の数を必要に応じて増やすことによって対
処することができる。)したがって、両方の(あるいは
すべての)電源電圧が有効であるとき、すなわちスケー
リングされた入力電圧がしきい値電圧vpを超えると
き、NOR論理ゲート22の出力はハイ(論理1)であ
る。
【0026】遅延タイミング 遅延タイミング回路を次に説明する。遅延タイミング回
路は遅延コンデンサ30と遅延コンデンサ30を充電す
るための電流源36を含む。電流源36は遅延コンデン
サ30を充電するためにトランジスタ34を介して遅延
コンデンサ30に結合されている。この遅延コンデンサ
はこの遅延コンデンサを放電するためにトランジスタ3
2を介して接地されている。トランジスタ32、34は
一度にそのうちの一つだけがオン状態であるように相補
的になっている。トランジスタ32、34のゲートはR
Sフリップフロップ20のQ出力に、RSフリップフロ
ップ出力信号(q)がローになるとき、トランジスタ3
4がオンになり遅延コンデンサが充電を開始するように
結合されている。逆に、RSフリップフロップ出力信号
qがハイ(論理1)になるとき、トランジスタ34はオ
フになり、トランジスタ32がオンになって、図3Aに
示すように遅延コンデンサ30を放電する。このよう
に、RSフリップフロップ20の状態によって遅延コン
デンサが充電中であるか放電中であるかが決まる。遅延
コンデンサ30は通常の(有効な)定常状態においては
充電された状態にとどまる。
【0027】コンパレータ3は遅延コンデンサ30の電
荷あるいは電圧を連続的に監視する。第2の基準電圧v
ref2が抵抗分割器回路網Rr1−Rr2によって第
1の基準電圧vrefから得られる。コンパレータ3は
遅延コンデンサ30に結合された反転入力と第2の基準
電圧vref2を受けるように結合された非反転入力を
有する。したがって、コンパレータ3の出力vo3は遅
延コンデンサ電圧が第2の基準電圧vref2以下に落
ちるときハイ(論理1)になる。第2の基準電圧vre
f2は比較的低い電圧(次の例では約0.6ボルト)に
設定され、コンパレータ3は、遅延コンデンサがほとん
ど放電されるときこれを検出し、指示するようになって
いる(図3参照)。
【0028】コンパレータ3の出力はANDゲート38
を介してRSフリップフロップ20のリセット入力に結
合されている。ANDゲート38への第2の入力はNO
R論理ゲート22の出力に接続されている。NOR論理
ゲート22は両方の電源電圧が有効であるときにハイ
(論理1)であることを思い出していただきたい。コン
パレータ3の出力vo3はこの信号をANDゲート38
を介してRSフリップフロップ20のリセット入力に送
る。したがって、RSフリップフロップは電源電圧が有
効であり、遅延コンデンサがほとんど放電されていると
きにのみ、出力Qをローにリセットして遅延コンデンサ
の充電を開始することができる。これは、最後に発生し
た電源の揺動の後リセット論理信号が有効状態に変わる
までに少なくとも一つの遅延期間が確実に経過するよう
にするためである。この遅延期間は遅延コンデンサ30
を低電圧(すなわち第2の基準電圧vref2より低
い)からより高いしきい値電圧(vp)に充電するのに
要する時間によって決まる。この遅延時間は充電のため
の電流源36はもちろん遅延コンデンサの大きさにも左
右される。この遅延時間は所望のアプリケーションに合
わせて選択される。たとえば、ディスクドライブのモー
タの制御であれば、25ミリ秒といった長い遅延が望ま
しい。電源電圧が有効である時間からリセット論理信号
reset hがローになるまでの遅延時間(td)は
td=(C*vp)/Iによって決定され、Iは電流源
36によって提供される電流、Cは遅延コンデンサ30
のキャパシタンスである。
【0029】コンパレータ4とリセット論理信号 コンパレータ4はリセット論理信号を遅延期間中無効状
態(論理1)に保持する、しきい値電圧vpへのヒステ
リシスを与えるためにリセット論理信号からの正フィー
ドバックを提供するという二つの目的をはたすものであ
る。コンパレータ4は遅延コンデンサ30に結合された
反転入力としきい値電圧vpに結合された非反転入力を
有する。通常の定常状態では、遅延コンデンサ30は充
電されており、したがってコンパレータ4の出力(vo
4)はロー(論理0)である。これによって、出力Qの
信号(RSフリップフロップ20)はORゲート40を
通過してリセット論理信号を提供することができる。
【0030】有効な定常状態では、出力Qはローであ
り、したがってリセット論理信号reset hもまた
ローである。しかし、遅延コンデンサ30が放電され、
またそれが充電中であるとき、すなわちその電圧がしき
い値電圧vpより小さいとき、出力vo4はハイであ
り、それによってORゲート40を作動させ、したがっ
てリセット論理信号がハイになって無効状態を表わす。
上述したように、出力vo4がハイであるとき、これは
フィードバック抵抗器R2を介してしきい値電圧vpに
はたらいてヒステリシスを提供する。その結果、しきい
値電圧vpは無効状態において多少高くなる。
【0031】RSフリップフロップ20の出力QはOR
ゲート40を介して結合されていることに注意しなけれ
ばならない。ORゲート40の出力はモノリシックCM
OSシステム中の他の回路をリセットあるいは初期設定
するのに用いられるリセット論理信号を提供する。選択
的に、あるいは追加的にこのリセット論理信号は適当な
ドライバあるいはバッファ回路を用いて外部ピンに引き
出すこともでき、その詳細については周知である。
【0032】リセット論理信号は遅延コンデンサ30か
ら直接制御されるものではないことに注意しなければな
らない。むしろ、このリセット論理信号は遅延コンデン
サの放電にともなう遅延を防止し一つあるいはそれ以上
の入力電圧の無効状態を直ちに示すために、次に説明す
るように遅延回路から絶縁されている。
【0033】動作例 CMOS処理において実施されるこの実施例の動作例で
は、各構成要素および電圧は次の表に示す値を有する。
【0034】 PORVDD +5ボルト PORVHH +12ボルト vref +2.5ボルト vref2 +0.625ボルト vp (パワーアップ) 2.45−2.563ボル
ト vp (パワーダウン) 2.536−2.424ボ
ルト Rd1 8.25Kオーム Rd2 10.0Kオーム Rh1 31.6Kオーム Rh2 10.0Kオーム
【0035】 注:1.分割抵抗器は各対について±1%変動する。 2.抵抗器Rr1およびRr2は第2の基準電圧vre
f2を生成するために3:1の比率とした。
【0036】上の例に指定したパラメータは抵抗器R2
とR1(図1参照)を209:1の比率とすることによ
って得られる。その結果集積回路中に大きな面積を占め
ることになる。抵抗器R2の面積を最小限にするため
に、図2に示すようなT形回路網構成を選択した。図2
において、等価抵抗Reqは次のように記述することが
できる。
【0037】Req=Ra+Rc[1+(Ra+R1)
/Rb]
【0038】その結果Ra=50Kオーム、Rb=5K
オーム、Rc=41K、R1=2.5Kオームとなる。
【0039】このアプリケーションには、周知のさまざ
まなコンパレータ回路のうち任意のものを用いることが
できる。実施例の一例において、コンパレータ設計(図
示せず)は折り返しカスケード構成に基づくものであっ
た。このコンパレータはたとえば2ボルトといった低い
電圧で動作し得ることが重要である。また、このコンパ
レータのスイッチング速度はこのパワーオンリセット回
路の応答時間に影響する。
【0040】論理ゲート(22,24,38,40)お
よびRSフリップフロップ20は周知であり、その実施
に用いる標準CMOSセルが存在する。この抵抗器網は
たとえば整合精度を得るためのインタディジテッド(int
erdigitated)ポリシリコンを用いて実施することができ
る。
【0041】パワーオン回路のパワーアップシーケンシ
ング 一般に、パワーオン回路自体が初めに無効状態でリセッ
ト信号を発し、それによって他の回路が電源電圧が有効
となり安定化した後にのみ適正に初期設定されるように
することによって“パワーオン”することが好適であ
る。この回路に初めに電力が印加されるとき、この回路
は次のように動作する。電源電圧PORVDDおよびP
ORVHHは上向きに傾斜しているものと仮定する。第
1の基準電圧vrefはパワーオンの後電源電圧POR
VDDが第1の基準電圧vrefの定常状態値を超える
までは電源電圧PORVDDに従うように発生する。電
源の上昇中、第1の出力信号vsen1と第2の出力信
号vsen2は第1の基準電圧vref(vp=vre
f)より小さく、その結果、出力vo1とvo2がハイ
になる(第1の基準電圧vrefはその定常状態値に達
していないものと仮定する)。出力vo1あるいはvo
2が論理1であるとき、出力Qがハイにセットされ、ト
ランジスタ32を介して遅延コンデンサ30が放電され
る。これによって、この遅延コンデンサの初期バイアス
電荷あるいは漂遊電荷が確実に除去される。また出力Q
の論理1によってリセット論理信号reset hがハ
イにセットされ、電源の無効状態を示す。
【0042】PORVDDが増大し続けると、基準電圧
vrefはその定常状態値をとる。両方の電源が有効レ
ベルに達し、第1の出力信号vsen1、第2の出力信
号vsen2がしきい値電圧vpを小さな増分Δvだけ
超えると、出力vo1およびvo2は論理0に切り換わ
り、RSフリップフロップ20がそのリセットモードに
切り換わる。すなわち、出力Qは論理0である。その結
果、電流源36が遅延コンデンサ30を充電し始める。
ここから遅延時間が始まる。
【0043】この時間、出力vo4(コンパレータ4の
出力)はハイ(しきい値電圧vp>遅延コンデンサの電
圧DELAY)であることに注意しなければならない。
これによって現在はロー(論理0)であるRSフリップ
フロップの状態(出力Q)にかかわりなく、遅延コンデ
ンサがしきい値電圧vpに充電されるまでリセット論理
信号reset h(無効状態)に保持される。この遅
延期間の最後、すなわち、遅延コンデンサ電圧がしきい
値電圧vpをわずかに超えるとき、出力vo4がローに
なる。出力Qがまだローであると仮定すると、リセット
論理信号(reset h)は論理0すなわち有効状態
に切り換わる。
【0044】定常状態動作 いずれかの電源あるいは両方の電源の電圧がその有効電
圧レベルより下がると、対応する入力コンパレータは論
理1に切り換わり、この信号はNOR論理ゲート22、
インバータ24を介して伝播してRSフリップフロップ
20を出力Qがハイになるようにセットする。出力Qの
ハイは直ちにORゲート40をハイに駆動し、従ってリ
セット論理信号reset hが直ちに論理1に切り換
わり、無効電源電圧を示す。この発明の利点は、この無
効電源電圧の指示が遅延コンデンサの放電を待たずに行
われることである。この機能は次に説明する図8および
図9に最も良く示されている。
【0045】電源電圧が有効レベルに戻ると、入力コン
パレータは再びローになり、NOR論理ゲート22がハ
イになる。しかし、ANDゲート38は上述したよう
に、コンパレータ3が遅延コンデンサがほとんど放電さ
れたことを示す(出力vo3)までこのRSフリップフ
ロップのリセットを防止する。この構成によって、この
遅延期間(td)は電源入力電圧が無効となる度に確実
に設けられる。
【0046】シミュレーション結果の例 CMOSパワーオンリセット回路10の動作を図3から
図7のシミュレーション図に示す。図3から図7には、
時間を表わす共通の水平スケールが用いられる。水平の
目盛はそれぞれ約100ミリ秒に対応する。図3はコン
パレータ出力信号vo3を示す。図4はRSフリップフ
ロップ出力信号qを示す。図5はリセット論理信号re
set hと遅延コンデンサの電圧DELAYを示す。
図6は電源電圧PORVDDと第1の基準電圧vref
を示す。最後に、図7は電源電圧PORVHHを示す。
電圧を表わす垂直のスケールには適当な番号が付けられ
ている。このように、図3から図6では垂直の1目盛は
2ボルトを表わし、図7は1目盛あたり5ボルトであ
る。
【0047】初めに、二つの電源電圧がその公称値に上
がる。電源電圧PORVHHはほとんどすぐに有効にな
り、電源電圧PORVDDは約10ミリ秒以内に有効に
なる。そのすぐ後に、図7に示すように、電源電圧PO
RVHHは20ミリ秒付近で短い負のスパイク50を示
す。図5を見ると、このスパイクは遅延コンデンサの充
電を遅延(あるいは開始)させ、その結果、電圧DEL
AYの上昇はスパイク50がなくなるまで発生しない。
約25ミリ秒から400ミリ秒の期間中、図5に示すよ
うに、遅延コンデンサの電圧DELAYが上昇するとき
リセット論理信号reset h出力はハイ(無効)に
保持される。
【0048】図3は初めはハイであり、遅延コンデンサ
がほとんど放電されている(DELAY<vref2)
ことを示す出力vo3信号を示す。約150ミリ秒に、
電圧DELAYは第2の基準電圧vref2を横切り、
出力vo3がローになる。これによって、電源電圧は現
在有効であるが、入力コンパレータ出力信号(図示せ
ず)によるRSフリップフロップのリセットが防止され
る。約430ミリ秒に、電圧DELAYはしきい値電圧
vp(約2.5ボルト)を横切り、その結果、出力vo
4がローになる(図示せず)。RSフリップフロップ出
力信号qはまだローである(図4)ため、リセット論理
信号reset hは図5に示すようにローになり、有
効状態を示す。
【0049】図6を見ると、約600ミリ秒に、電源電
圧PORVDDは短い負のスパイクを示し、その期間中
に電圧はその有効レベルより低くなる。電源電圧POR
VDDはすぐに有効電圧レベルに回復するが、その初期
の値より多少低くなる。スパイク52が出力vo1をハ
イに切り換え、これがRSフリップフロップ20を伝播
して出力Qをハイにセットし、その結果、リセット論理
信号reset hがハイになり(図5参照)、これに
よって無効状態が示される。遅延コンデンサが放電さ
れ、電圧DELAYが0に落ちる。電圧PORVDDは
直ちに有効レベルに回復し、出力vo3が再びハイにな
る(コンデンサが放電される)ため、RSフリップフロ
ップは迅速にリセットされ、RSフリップフロップ出力
信号qがローになって、遅延コンデンサの再充電が始ま
る。RSフリップフロップ出力信号qはこのとき短い正
のスパイク46を示す。
【0050】図8および図9は600ミリ秒の点の周囲
の拡大図であり、リセット論理信号reset h、電
圧DELAY、および出力vo3信号(図8)およびR
Sフリップフロップ出力信号q(図9)を示す。600
ミリ秒(図6)での電源電圧PORVDDの揺動に応じ
てリセット論理信号reset hは直ちにハイ(無
効)になる。遅延コンデンサは放電を開始し、電圧DE
LAYが消滅する。約2ミリ秒後、電圧DELAYは第
2の基準電圧vref2を横切り、出力vo3がハイに
なる。図9において、RSフリップフロップ出力信号q
は入力の動揺に応じて直ちにハイになる。電源電圧PO
RVDDは直ちに有効電圧レベルに回復したが、RSフ
リップフロップ出力信号qはハイに保持される。これは
遅延コンデンサがほとんど放電されるまでvo3がロー
であるためである。次に出力vo3がハイになり、RS
フリップフロップのリセットが可能になり、RSフリッ
プフロップ出力信号qがローになる。このとき、602
ミリ秒後に再充電が開始される。
【0051】再度図7を見ると、電源電圧PORVHH
に第2のスパイク54が現われるが、今回は約690ミ
リ秒である。スパイク54は電源電圧PORVHH有効
レベルより下への偏りを有する。したがって、スパイク
54は出力vo2ハイをセットし、再びRSフリップフ
ロップをセットし(RSフリップフロップ出力信号qは
ハイになる)、遅延コンデンサが放電される(図4およ
び図5参照)。電源電圧PORVHHが有効になると、
出力vo3がハイであるため、RSフリップフロップ出
力信号qが(論理1に)直ちにリセットされ、遅延コン
デンサは再び再充電を開始する。リセット論理信号re
set hはこの時間中ハイ(無効)のままであり、遅
延コンデンサの電圧DELAYがしきい値電圧vpより
低いときこの状態に保持される。図5に示すように、再
充電はこの図の残りの部分で継続する。リセット論理信
号reset hはハイ(無効)のままである。電圧D
ELAYは電流源36(図1)が電源電圧PORVDD
に依存するため初めより小さい傾斜で上昇する。最後
に、図3において、出力vo3は電圧DELAYが第2
の基準電圧vref2を超えるとき約1300ミリ秒で
ローになる。
【0052】以上この発明の原理をその実施例を用いて
図示し、説明してきたが、当該技術に精通するものには
この発明の構成やその細部にはかかる原理から逸脱する
ことなく変更を加えうることは明らかであろう。添付ク
レームの精神と範囲に包含されるすべての変更態様を特
許請求するものである。
【0053】
【発明の効果】以上詳細に説明したように、この発明に
よれば、監視すべき電源電圧が所定のしきい値電圧を越
えると、第1のコンパレータから有効電源状態を指示
し、しきい値電圧を越えない場合には、無効電源状態を
指示し、有効電源状態の指示に応じて遅延タイマーを始
動するとともに、遅延タイマーで設定した遅延期間がこ
の遅延タイマーで指示するまで遅延タイマーの始動を遅
延させるようにし、かつ無効電源状態の場合には、遅延
期間に無関係にリセット論理信号を直ちに無効状態にす
るように構成したので、CMOS集積回路における複数
の電源電圧の正確な監視が同時に可能となり、かつ無効
電源電圧に応じて状態の変化するリセット論理信号を得
ることができ、無効電源電圧時にCMOS集積回路の電
源をリセット論理信号で無効とすることができるという
効果を奏する。
【図面の簡単な説明】
【図1】この発明によるCMOSパワーオンリセット回
路の概略図である。
【図2】図1の回路の使用のための別のフィードバック
抵抗器T回路網を示す概略図である。
【図3】図2の別のフィードバック抵抗器回路網を使用
するために変形された図1の回路の動作を説明するシミ
ュレーション図である。
【図4】図2の別のフィードバック抵抗器回路網を使用
するために変形された図1の回路の動作を説明するシミ
ュレーション図である。
【図5】図2の別のフィードバック抵抗器回路網を使用
するために変形された図1の回路の動作を説明するシミ
ュレーション図である。
【図6】図2の別のフィードバック抵抗器回路網を使用
するために変形された図1の回路の動作を説明するシミ
ュレーション図である。
【図7】図2の別のフィードバック抵抗器回路網を使用
するために変形された図1の回路の動作を説明するシミ
ュレーション図である。
【図8】タイムが600ミリ秒の周囲を拡大した図3〜
図7の選択された波形の詳細を示す拡大図(×100
0)である。
【図9】タイムが600ミリ秒の周囲を拡大した図3〜
図7の選択された波形の詳細を示す拡大図(×100
0)である。
【符号の説明】
1,2,3,4 コンパレータ 10 CMOSパワーオンリセット回路 20 RSフリップフロップ 22 NOR論理ゲート 24 インバータ 30 遅延コンデンサ 32,34 トランジスタ 36 電流源 38 ANDゲート 40 ORゲート PORVDD、PORVHH 電源電圧 vp しきい値電圧 reset h リセット論理信号

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 監視すべき電源電圧(PORVDD)を
    受けかつスケーリングするための入力手段と、しきい値
    電圧(vp)を提供するためのしきい値電圧手段(R
    1,R2)と、スケールされた電源電圧をしきい値電圧
    と比較し、かつ電源電圧がしきい値電圧を越えたときに
    有効電源状態を指示(vo1)するとともに、そうでな
    い場合には無効電源状態を指示するための第1のコンパ
    レータ手段(1)と、所定の遅延期間を提供し、かつ遅
    延期間の終了を指示するための遅延タイマー(30,3
    6,20)と、少なくとも遅延期間は電源が最後に無効
    になってからリセット論理信号を有効状態に変えるまで
    経過することを確実にするために遅延タイマーが遅延期
    間の終了を指示するまで遅延タイマーの始動を遅らせる
    ための手段(3,38)と、無効電源状態の指示に応じ
    て、かつ遅延期間に関係なくリセット出力信号を無効状
    態にし、それによってリセット論理信号を遅延なく直ち
    に無効状態にするための第1のコンパレータ手段に結合
    された手段(20,40)と、からなる有効状態と無効
    状態を有する2値リセット出力信号を発生するためCM
    OSパワーオンリセット回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060858A (ja) * 1999-07-14 2001-03-06 Fairchild Semiconductor Corp 2つの電源を有するシステムのためのパワー・オン・リセット回路
KR20100121595A (ko) * 2007-12-28 2010-11-18 쌘디스크 코포레이션 유효 전력의 국부 감지와 다중 범위를 갖는 시스템과 회로
JP2012195834A (ja) * 2011-03-17 2012-10-11 Elpida Memory Inc 半導体装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2699755B1 (fr) * 1992-12-22 1995-03-10 Sgs Thomson Microelectronics Circuit de démarrage et de sécurité contre les coupures d'alimentation, pour circuit intégré.
US5495196A (en) * 1993-05-07 1996-02-27 Xilinx, Inc. User controlled reset circuit with fast recovery
US5450417A (en) * 1993-10-26 1995-09-12 Texas Instruments Incorporated Circuit for testing power-on-reset circuitry
US5519346A (en) * 1994-06-22 1996-05-21 Motorola, Inc. Selective restart circuit for an electronic device
US5649210C1 (en) * 1994-09-29 2001-09-18 Maxim Integrated Products Communication interface circuit having network connection detection capability
US6000003A (en) 1994-09-29 1999-12-07 Maxim Integrated Products, Inc. Communication circuit having network connection detection capability
US5799194A (en) * 1994-09-29 1998-08-25 Maxim Integrated Products Communication interface circuit having network connection detection capability
US5780942A (en) * 1995-04-28 1998-07-14 Kabushiki Kaisha Toshiba Input circuit and semiconductor integrated circuit device including same
US5801561A (en) * 1995-05-01 1998-09-01 Intel Corporation Power-on initializing circuit
DE19532677B4 (de) * 1995-09-05 2006-03-30 Schneider Automation Gmbh Überwachungsschaltung für wenigstens eine Versorgungsspannung
US5818271A (en) * 1996-04-16 1998-10-06 Exar Corporation Power-up/interrupt delay timer
US5778238A (en) * 1996-06-19 1998-07-07 Microchip Technology Incorporated Power-down reset circuit
FR2753579B1 (fr) * 1996-09-19 1998-10-30 Sgs Thomson Microelectronics Circuit electronique pourvu d'un dispositif de neutralisation
KR100224669B1 (ko) * 1996-12-10 1999-10-15 윤종용 내부 전원 전압 발생기 회로
JP3254159B2 (ja) * 1997-02-04 2002-02-04 セイコーインスツルメンツ株式会社 充放電制御回路
US6078201A (en) * 1998-01-06 2000-06-20 Xilinx, Inc. Power-on reset circuit for dual supply voltages
US6204706B1 (en) * 1998-06-24 2001-03-20 Hewlett-Packard Company Voltage supervisory circuit for a multi-rail power supply
US6043687A (en) * 1998-07-29 2000-03-28 Stmicroelectronics, Inc. Integrated circuit precision resistor ratio matching
US6119238A (en) * 1998-11-30 2000-09-12 Philips Electronics North America Corporation Apparatus for generating a power off/on signal
US6252433B1 (en) * 1999-05-12 2001-06-26 Southwest Research Institute Single event upset immune comparator
KR100486022B1 (ko) * 1999-09-16 2005-05-03 현대중공업 주식회사 멀티제어전원 사용회로의 전원 온 리셋 동기화 회로
US6646844B1 (en) * 1999-12-15 2003-11-11 Motorola, Inc. Apparatus for power-on disable in a multiple power supply system and a method therefor
JP2002042459A (ja) * 2000-07-26 2002-02-08 Mitsubishi Electric Corp 半導体集積回路装置
JP4748841B2 (ja) * 2000-10-24 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US6333650B1 (en) * 2000-12-05 2001-12-25 Juniper Networks, Inc. Voltage sequencing circuit for powering-up sensitive electrical components
JP4095778B2 (ja) * 2001-08-24 2008-06-04 株式会社東芝 半導体装置および電源電圧制御方法
US6998829B2 (en) * 2003-05-14 2006-02-14 Intersil Americas Inc. Soft start precharge circuit for DC power supply
SE526731C2 (sv) * 2003-10-30 2005-11-01 Infineon Technologies Ag Uppstartningsövervakningskrets
US7049865B2 (en) * 2004-03-05 2006-05-23 Intel Corporation Power-on detect circuit for use with multiple voltage domains
CN100342647C (zh) * 2004-03-23 2007-10-10 华为技术有限公司 一种正电源输入负载上电缓启动的电路
JP4534162B2 (ja) * 2006-05-30 2010-09-01 エルピーダメモリ株式会社 半導体集積回路装置
US7711971B1 (en) * 2006-06-28 2010-05-04 Linear Technology Corporation Multi-input power supply supervisor
US7518419B1 (en) 2006-12-15 2009-04-14 National Semiconductor Corporation Wideband power-on reset circuit
US7388414B1 (en) 2007-03-30 2008-06-17 National Semiconductor Corporation Wideband power-on reset circuit with glitch-free output
US7639052B2 (en) * 2007-04-06 2009-12-29 Altera Corporation Power-on-reset circuitry
KR101022673B1 (ko) * 2009-06-16 2011-03-22 주식회사 하이닉스반도체 반도체 메모리장치의 파워업회로
US9369124B2 (en) * 2011-04-07 2016-06-14 Nxp B.V. Power-on-reset circuit with low power consumption
US8415993B1 (en) * 2011-10-26 2013-04-09 Sand 9, Inc. Power-on reset circuit and method
JP5852538B2 (ja) * 2012-09-26 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置
US9523722B2 (en) * 2014-06-02 2016-12-20 Winbond Electronics Corporation Method and apparatus for supply voltage glitch detection in a monolithic integrated circuit device
US10345348B2 (en) * 2014-11-04 2019-07-09 Stmicroelectronics S.R.L. Detection circuit for an active discharge circuit of an X-capacitor, related active discharge circuit, integrated circuit and method
CN106487367A (zh) * 2015-08-24 2017-03-08 瑞章科技有限公司 上电复位电路,及产生上电复位信号的方法
US10256809B2 (en) 2015-08-24 2019-04-09 Ruizhang Technology Limited Company Power-on reset circuit
JP6627574B2 (ja) * 2016-02-29 2020-01-08 株式会社リコー 電圧レベル検出装置、モータ駆動装置、モータ駆動システム、及び画像形成装置
US10050617B2 (en) * 2016-12-22 2018-08-14 Texas Instruments Incorporated On chip redundant system reset for out of context functional safety SoC
CN113261193A (zh) * 2018-12-13 2021-08-13 电力集成公司 用于功率转换器的死区时间调整
CN117713782B (zh) * 2024-02-04 2024-04-26 成都电科星拓科技有限公司 上电复位电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3965388A (en) * 1974-12-13 1976-06-22 Arthur D. Little, Inc. Digital light responsive switching circuit
US4473759A (en) * 1982-04-22 1984-09-25 Motorola, Inc. Power sensing circuit and method
US4788462A (en) * 1987-02-12 1988-11-29 United Technologies Corporation Power-On-Reset (POR) circuit
JPH01119114A (ja) * 1987-10-31 1989-05-11 Sony Corp ディレイ回路
US4999730A (en) * 1989-05-10 1991-03-12 Pickard Harold W Line voltage monitor and controller
US5115146A (en) * 1990-08-17 1992-05-19 Sgs-Thomson Microelectronics, Inc. Power-on reset circuit for controlling test mode entry
US5109163A (en) * 1991-02-15 1992-04-28 Zilog, Inc. Integrated power-on reset circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001060858A (ja) * 1999-07-14 2001-03-06 Fairchild Semiconductor Corp 2つの電源を有するシステムのためのパワー・オン・リセット回路
KR20100121595A (ko) * 2007-12-28 2010-11-18 쌘디스크 코포레이션 유효 전력의 국부 감지와 다중 범위를 갖는 시스템과 회로
JP2011508566A (ja) * 2007-12-28 2011-03-10 サンディスク コーポレイション 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路
JP2012195834A (ja) * 2011-03-17 2012-10-11 Elpida Memory Inc 半導体装置

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