JP3410765B2 - Ｃｍｏｓパワーオンリセット回路 - Google Patents
Ｃｍｏｓパワーオンリセット回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、広義には電子回路を
電源の電力上昇に応じた、あるいは電源電圧の降下ある
いは揺動に続く所定の状態にリセットするのに有効なリ
セット論理信号を生成するためのとＣＭＯＳパワーオン
リセット回路に関する。より詳細には、この発明はＣＭ
ＯＳ集積回路技術における精密なアプリケーションに実
施するためのＣＭＯＳパワーオンリセット回路に関す
る。
電源の電力上昇に応じた、あるいは電源電圧の降下ある
いは揺動に続く所定の状態にリセットするのに有効なリ
セット論理信号を生成するためのとＣＭＯＳパワーオン
リセット回路に関する。より詳細には、この発明はＣＭ
ＯＳ集積回路技術における精密なアプリケーションに実
施するためのＣＭＯＳパワーオンリセット回路に関す
る。
【０００２】
【従来の技術】電子回路、特にマイクロプロセッサを含
む論理回路は少なくとも一つの外部電源によって給電さ
れる。電源が初めに投入されるとき、給電された論理回
路は既知の状態に初期設定されねばならない。かかる回
路が初期設定され、正常に動作しているときでも、何ら
かの理由で電源電圧に予期しない降下や揺動が発生し、
論理回路の状態が変化したり、動作不良が発生する可能
性がある。したがって、電源電圧が適正な動作に適した
所定の最小電圧に達した後、電源電圧を連続的に監視
し、かかる揺動の後に論理回路をリセットする必要があ
る。初期電力上昇あるいは電源揺動後のリセット動作は
パワーオンリセット論理信号によって行われる。この発
明は電源電圧の監視とかかるリセット信号の提供に関す
る。
む論理回路は少なくとも一つの外部電源によって給電さ
れる。電源が初めに投入されるとき、給電された論理回
路は既知の状態に初期設定されねばならない。かかる回
路が初期設定され、正常に動作しているときでも、何ら
かの理由で電源電圧に予期しない降下や揺動が発生し、
論理回路の状態が変化したり、動作不良が発生する可能
性がある。したがって、電源電圧が適正な動作に適した
所定の最小電圧に達した後、電源電圧を連続的に監視
し、かかる揺動の後に論理回路をリセットする必要があ
る。初期電力上昇あるいは電源揺動後のリセット動作は
パワーオンリセット論理信号によって行われる。この発
明は電源電圧の監視とかかるリセット信号の提供に関す
る。
【０００３】従来、マイクロプロセッサ等の集積回路へ
のリセット論理信号を提供するためにディスクリート部
品からなる外部リセット回路が用いられていた。交流電
力線の監視には他の種類の電圧監視回路が用いられてい
た。たとえば、ヴォルテイジ・コントロール・インク．
（Voltage Control Inc.）所有の国際特許出願ＰＣＴ／
ＵＳ９０／０６３０１号には、交流線間電圧を監視し、
交流線間電圧が所定の動作電圧範囲外にあるとき交流電
力で動作するユーザー機器を断路するディスクリートア
ナログ回路が開示されている。ディスクリート部品の使
用は、サイズが大きく、実施費用も高いためほとんどの
アプリケーションにおいて望ましいものではない。ベン
ハミダ（Benhamida ）の米国特許第５，１０９，１６３
号には、マイクロプロセッサを含む集積回路チップある
いは電源投入時に初期設定を必要とする場合のある論理
回路の一部として実施することのできるパワーオンリセ
ット回路を開示している。また、米国特許第５，１１
５，１４６号には、集積パワーオン回路が開示されてい
る。モノリシックパワーオンリセット回路はバイポーラ
型のものがある。かかる装置の例としては、テキサス・
インストルメント（Texas Instruments ）の製造する
“サプライ・ヴォルテイジ・スーパーヴァイザース（Su
pply Voltage Supervisors）”のＴＬ７７０２シリーズ
や富士通の製品番号ＭＶ３７７１がある。
のリセット論理信号を提供するためにディスクリート部
品からなる外部リセット回路が用いられていた。交流電
力線の監視には他の種類の電圧監視回路が用いられてい
た。たとえば、ヴォルテイジ・コントロール・インク．
（Voltage Control Inc.）所有の国際特許出願ＰＣＴ／
ＵＳ９０／０６３０１号には、交流線間電圧を監視し、
交流線間電圧が所定の動作電圧範囲外にあるとき交流電
力で動作するユーザー機器を断路するディスクリートア
ナログ回路が開示されている。ディスクリート部品の使
用は、サイズが大きく、実施費用も高いためほとんどの
アプリケーションにおいて望ましいものではない。ベン
ハミダ（Benhamida ）の米国特許第５，１０９，１６３
号には、マイクロプロセッサを含む集積回路チップある
いは電源投入時に初期設定を必要とする場合のある論理
回路の一部として実施することのできるパワーオンリセ
ット回路を開示している。また、米国特許第５，１１
５，１４６号には、集積パワーオン回路が開示されてい
る。モノリシックパワーオンリセット回路はバイポーラ
型のものがある。かかる装置の例としては、テキサス・
インストルメント（Texas Instruments ）の製造する
“サプライ・ヴォルテイジ・スーパーヴァイザース（Su
pply Voltage Supervisors）”のＴＬ７７０２シリーズ
や富士通の製品番号ＭＶ３７７１がある。
【０００４】従来のパワーオン回路は（内部あるいは外
部の）タイミングコンデンサを有し、監視される電源電
圧が有効となった後リセット論理信号を発する前に遅延
期間を設けている。これによって、電源電圧の安定化を
確実にしている。通常、リセット論理信号はコンデンサ
ノードから発生し、コンデンサが十分に充電されるとき
発せられる。電源電圧が無効レベルに降下するとき、ト
ランジスタスイッチがこのタイミングコンデンサを放電
する。このコンデンサが十分に放電された後、リセット
論理信号は無効状態に変化する。たとえば、富士通の部
品番号ＭＢ３７７１には監視される電圧が無効になると
き外部タイミングコンデンサ（ノードＣＴ）を放電する
ように構成されたＮＰＮトランジスタが用いられてい
る。リセット論理信号はこのコンデンサノードから発生
し、したがってコンデンサが十分に放電された後、この
リセット論理信号はその状態が変化する。同様な方法が
ベンハミダ（Benhamida ）の米国特許第５，１０９，１
８３号（図１参照。内部コンデンサノードＣ）に示され
ている。
部の）タイミングコンデンサを有し、監視される電源電
圧が有効となった後リセット論理信号を発する前に遅延
期間を設けている。これによって、電源電圧の安定化を
確実にしている。通常、リセット論理信号はコンデンサ
ノードから発生し、コンデンサが十分に充電されるとき
発せられる。電源電圧が無効レベルに降下するとき、ト
ランジスタスイッチがこのタイミングコンデンサを放電
する。このコンデンサが十分に放電された後、リセット
論理信号は無効状態に変化する。たとえば、富士通の部
品番号ＭＢ３７７１には監視される電圧が無効になると
き外部タイミングコンデンサ（ノードＣＴ）を放電する
ように構成されたＮＰＮトランジスタが用いられてい
る。リセット論理信号はこのコンデンサノードから発生
し、したがってコンデンサが十分に放電された後、この
リセット論理信号はその状態が変化する。同様な方法が
ベンハミダ（Benhamida ）の米国特許第５，１０９，１
８３号（図１参照。内部コンデンサノードＣ）に示され
ている。
【０００５】
【発明が解決しようとする課題】従来の技術では、この
ようなリセット論理信号の無効状態へのスイッチング
は、タイミングコンデンサの放電を待たねばならない。
タイミングコンデンサの放電は、リセット論理信号が発
せられる前の電源電圧の降下後に遅延を生じる。かかる
遅延は特に高速システムにおいて誤動作の原因となりう
る。電源電圧が無効レベルに降下するとき遅延なく無効
電源電圧を示すリセット論理信号を発する必要がある。
ようなリセット論理信号の無効状態へのスイッチング
は、タイミングコンデンサの放電を待たねばならない。
タイミングコンデンサの放電は、リセット論理信号が発
せられる前の電源電圧の降下後に遅延を生じる。かかる
遅延は特に高速システムにおいて誤動作の原因となりう
る。電源電圧が無効レベルに降下するとき遅延なく無効
電源電圧を示すリセット論理信号を発する必要がある。
【０００６】従来のディスクリートバイポーラ回路をＣ
ＭＯＳ技術に実施することは好ましくない。さらに、バ
イポーラモノリシック方式同様に’１６３の特許（ベン
ハミダ（Benhamida ））に開示された両回路はいくつか
の共通する欠点がある。まず、従来の回路にはヒステリ
シスを有する入力コンパレータを採用したものがある。
入力のヒステリシスはほとんど無益であることがわかっ
ている。これは、初期故障状態が発生した後、比較的長
い遅延時間を設けることによって、この入力が無視され
るためである。さらに、ヒステリシスはコンパレータの
サイズと複雑性を増し、かかるリセット回路を拡張して
複数の電源電圧を監視することが困難になる。
ＭＯＳ技術に実施することは好ましくない。さらに、バ
イポーラモノリシック方式同様に’１６３の特許（ベン
ハミダ（Benhamida ））に開示された両回路はいくつか
の共通する欠点がある。まず、従来の回路にはヒステリ
シスを有する入力コンパレータを採用したものがある。
入力のヒステリシスはほとんど無益であることがわかっ
ている。これは、初期故障状態が発生した後、比較的長
い遅延時間を設けることによって、この入力が無視され
るためである。さらに、ヒステリシスはコンパレータの
サイズと複雑性を増し、かかるリセット回路を拡張して
複数の電源電圧を監視することが困難になる。
【０００７】したがって、ＣＭＯＳ集積システムにパワ
ーオンリセット論理信号を提供する改良された方法と、
かかる方法を実施するための比較的簡単でしたがって小
型の回路が必要とされている。また、入力段にヒステリ
シスを必要としないパワーオンリセット回路を提供する
ことが望ましい。また、無効電源電圧レベルの直接指示
が得られることが必要とされている。
ーオンリセット論理信号を提供する改良された方法と、
かかる方法を実施するための比較的簡単でしたがって小
型の回路が必要とされている。また、入力段にヒステリ
シスを必要としないパワーオンリセット回路を提供する
ことが望ましい。また、無効電源電圧レベルの直接指示
が得られることが必要とされている。
【０００８】さらに、多くの集積回路システムは複数の
電源電圧を必要とする。たとえば、典型的なＣＭＯＳ回
路は＋５ＶＤＣの供給電力（ＶＤＤ）と＋１２ＶＤＣの
供給電力（ＶＨＨ）の両方を必要とする場合がある。し
たがって、回路のサイズと複雑性を最小限にしながらパ
ワーオンリセット回路の複数の電源電圧を監視できるよ
うにすることが望ましい。
電源電圧を必要とする。たとえば、典型的なＣＭＯＳ回
路は＋５ＶＤＣの供給電力（ＶＤＤ）と＋１２ＶＤＣの
供給電力（ＶＨＨ）の両方を必要とする場合がある。し
たがって、回路のサイズと複雑性を最小限にしながらパ
ワーオンリセット回路の複数の電源電圧を監視できるよ
うにすることが望ましい。
【０００９】この発明の目的は、ＣＭＯＳ集積回路にお
ける正確な電源電圧の監視を提供することである。この
発明の他の目的は、無効電源電圧に応じて直ちに状態の
変化するリセット論理信号を提供することである。この
発明のさらに別の目的は、簡単で小型の集積回路中で複
数の電源電圧を同時に監視することである。
ける正確な電源電圧の監視を提供することである。この
発明の他の目的は、無効電源電圧に応じて直ちに状態の
変化するリセット論理信号を提供することである。この
発明のさらに別の目的は、簡単で小型の集積回路中で複
数の電源電圧を同時に監視することである。
【００１０】
【課題を解決するための手段】この発明の特徴の一つ
は、有効状態と無効状態を有する２値リセット論理信号
を生成するためのパワーオン回路であることである。
は、有効状態と無効状態を有する２値リセット論理信号
を生成するためのパワーオン回路であることである。
【００１１】
【作用】リセット論理信号の無効状態は、一つあるいは
それ以上の電源電圧が通常の動作について許容できる所
定の最低レベル以下に低下したことを示す。つまり、電
源電圧は“無効”となった。これは一時的に発生する、
すなわち短時間の電圧の揺動であるか、あるいはより長
い時間にわたって発生する可能性がある。パワーオンリ
セット論理信号は、入力電源電圧がその最低有効レベル
以上に連続的にとどまるようになるまで有効にはならな
い。
それ以上の電源電圧が通常の動作について許容できる所
定の最低レベル以下に低下したことを示す。つまり、電
源電圧は“無効”となった。これは一時的に発生する、
すなわち短時間の電圧の揺動であるか、あるいはより長
い時間にわたって発生する可能性がある。パワーオンリ
セット論理信号は、入力電源電圧がその最低有効レベル
以上に連続的にとどまるようになるまで有効にはならな
い。
【００１２】このパワーオンリセット回路は監視すべき
電源電圧（ＰＯＲＶＤＤ）を受け、かつスケーリングす
るための抵抗分割器回路網を有する。基準電圧からしき
い値電圧が得られる。スケーリングされた電源電圧をこ
のしきい値電圧と比較するための第１のコンパレータが
採用される。第１のコパレータ出力はスケーリングされ
た電源電圧がしきい値電圧を超えるとき有効電源状態を
示し、そうでない場合無効電源状態を示す。
電源電圧（ＰＯＲＶＤＤ）を受け、かつスケーリングす
るための抵抗分割器回路網を有する。基準電圧からしき
い値電圧が得られる。スケーリングされた電源電圧をこ
のしきい値電圧と比較するための第１のコンパレータが
採用される。第１のコパレータ出力はスケーリングされ
た電源電圧がしきい値電圧を超えるとき有効電源状態を
示し、そうでない場合無効電源状態を示す。
【００１３】遅延タイマーが所定の遅延期間を提供す
る。論理回路が有効電源状態に応じてこの遅延タイマー
を始動する。しかし、この遅延タイマーが遅延期間の終
了を示すまでさらに別の論理が遅延タイマーの始動を遅
延する。これは、少なくとも遅延期間は電源が最後に無
効になってからリセット論理信号を有効状態に変えるま
で経過することを確実にする。
る。論理回路が有効電源状態に応じてこの遅延タイマー
を始動する。しかし、この遅延タイマーが遅延期間の終
了を示すまでさらに別の論理が遅延タイマーの始動を遅
延する。これは、少なくとも遅延期間は電源が最後に無
効になってからリセット論理信号を有効状態に変えるま
で経過することを確実にする。
【００１４】無効電源状態の指示に応じて、また遅延期
間にかかわりなくリセット論理信号を無効状態にし、そ
れによってリセット論理信号を遅延なくただちに無効状
態にするための別の論理が第１のコンパレータに結合さ
れている。
間にかかわりなくリセット論理信号を無効状態にし、そ
れによってリセット論理信号を遅延なくただちに無効状
態にするための別の論理が第１のコンパレータに結合さ
れている。
【００１５】好適には、この発明は遅延タイマーがＲＳ
フリップフロップを含むＣＭＯＳ集積回路に実施され
る。遅延コンデンサがコンデンサ電圧を蓄積する。中間
信号、すなわちＲＳフリップフロップＱ出力信号が第１
の状態のときに遅延コンデンサを充電し、中間信号が第
２の状態のときに遅延コンデンサを放電する手段が設け
られている。第２のコンパレータがコンデンサ電圧を監
視し、それを所定の基準電圧と比較して遅延コンデンサ
がほとんど放電されるのがいつかを判定する。遅延コン
デンサの再充電は、電源電圧が有効になった後でも、遅
延コンデンサがほぼ放電されるまで遅延される。この放
電状態から遅延コンデンサを再充電する時間が遅延時間
を規定する。
フリップフロップを含むＣＭＯＳ集積回路に実施され
る。遅延コンデンサがコンデンサ電圧を蓄積する。中間
信号、すなわちＲＳフリップフロップＱ出力信号が第１
の状態のときに遅延コンデンサを充電し、中間信号が第
２の状態のときに遅延コンデンサを放電する手段が設け
られている。第２のコンパレータがコンデンサ電圧を監
視し、それを所定の基準電圧と比較して遅延コンデンサ
がほとんど放電されるのがいつかを判定する。遅延コン
デンサの再充電は、電源電圧が有効になった後でも、遅
延コンデンサがほぼ放電されるまで遅延される。この放
電状態から遅延コンデンサを再充電する時間が遅延時間
を規定する。
【００１６】遅延タイマーを始動させる回路はこのよう
に第１の遅延コンデンサに結合されて、ＲＳフリップフ
ロップ出力信号を第１の状態に設定して有効電源状態の
指示に応じて遅延コンデンサの充電を開始する。また、
遅延手段は第２のコンパレータを含み、第１のコンパレ
ータに結合されて、ＲＳフリップフロップ出力信号
（ｑ）を第２の状態にセットして、電源電圧が無効であ
り、また遅延コンデンサがほぼ放電された後にのみ遅延
コンデンサの放電を開始し、それによって新しい遅延期
間が始まる前に遅延期間が確実に終了するようにする。
に第１の遅延コンデンサに結合されて、ＲＳフリップフ
ロップ出力信号を第１の状態に設定して有効電源状態の
指示に応じて遅延コンデンサの充電を開始する。また、
遅延手段は第２のコンパレータを含み、第１のコンパレ
ータに結合されて、ＲＳフリップフロップ出力信号
（ｑ）を第２の状態にセットして、電源電圧が無効であ
り、また遅延コンデンサがほぼ放電された後にのみ遅延
コンデンサの放電を開始し、それによって新しい遅延期
間が始まる前に遅延期間が確実に終了するようにする。
【００１７】重要なことは、第１の（入力）コンパレー
タは入力電源電圧がそのしきい値以下に低下するとき常
にＲＳフリップフロップを所定の状態にするようにＲＳ
フリップフロップに結合されていることである。ＲＳフ
リップフロップ出力はリセット論理信号を順次その無効
状態にして、それによって少しでも感知できる遅延を生
じることなく無効入力状態を指示する。遅延コンデンサ
電圧はリセット論理信号の無効状態への切り換わりには
影響せず、またそれを遅延させることもなく、有効状態
への切り換わりにのみ影響する。複数の電源を、追加の
それぞれの入力にスケーリング抵抗器網とコンパレータ
を設けることによって監視することができる。
タは入力電源電圧がそのしきい値以下に低下するとき常
にＲＳフリップフロップを所定の状態にするようにＲＳ
フリップフロップに結合されていることである。ＲＳフ
リップフロップ出力はリセット論理信号を順次その無効
状態にして、それによって少しでも感知できる遅延を生
じることなく無効入力状態を指示する。遅延コンデンサ
電圧はリセット論理信号の無効状態への切り換わりには
影響せず、またそれを遅延させることもなく、有効状態
への切り換わりにのみ影響する。複数の電源を、追加の
それぞれの入力にスケーリング抵抗器網とコンパレータ
を設けることによって監視することができる。
【００１８】この発明の上記および他の目的、特徴およ
び利点は図面を参照して行う以下の好適的な実施例の詳
細な説明からより容易に明らかになるであろう。
び利点は図面を参照して行う以下の好適的な実施例の詳
細な説明からより容易に明らかになるであろう。
【００１９】
【実施例】序文
図１はこの発明のＣＭＯＳパワーオンリセット回路１０
の概略図である。この実施例では、二つの電源電圧ＰＯ
ＲＶＤＤとＰＯＲＶＨＨが同時に監視される。電源電圧
ＰＯＲＶＤＤおよびＰＯＲＶＨＨは抵抗分割器回路網を
用いて分圧されている。分圧された出力の各々はしきい
値電圧と比較するためにそれぞれ対応する入力コンパレ
ータに結合される。かかる比較の結果は、次に説明する
遅延タイミングとともにリセット論理信号ｒｅｓｅｔ
ｈを提供するのに用いられる。リセット論理信号ｒｅｓ
ｅｔ ｈの低電圧（論理０）は有効状態である。これは
監視されている電源電圧のすべてが少なくとも次に説明
する遅延期間中それぞれの対応する有効レベル以上に連
続してとどまっていたことを示す。
の概略図である。この実施例では、二つの電源電圧ＰＯ
ＲＶＤＤとＰＯＲＶＨＨが同時に監視される。電源電圧
ＰＯＲＶＤＤおよびＰＯＲＶＨＨは抵抗分割器回路網を
用いて分圧されている。分圧された出力の各々はしきい
値電圧と比較するためにそれぞれ対応する入力コンパレ
ータに結合される。かかる比較の結果は、次に説明する
遅延タイミングとともにリセット論理信号ｒｅｓｅｔ
ｈを提供するのに用いられる。リセット論理信号ｒｅｓ
ｅｔ ｈの低電圧（論理０）は有効状態である。これは
監視されている電源電圧のすべてが少なくとも次に説明
する遅延期間中それぞれの対応する有効レベル以上に連
続してとどまっていたことを示す。
【００２０】しきい値電圧
しきい値電圧ｖｐは次のように内部的に生成される。第
１の基準電圧ｖｒｅｆは比較的正確な外部（あるいは内
部）基準電圧である。好適には第１の基準電圧ｖｒｅｆ
はパワーオンリセット回路の電力上昇時に電源電圧ＶＯ
ＲＶＤＤが第１の基準電圧ｖｒｅｆの定常状態値を超え
るまでは第１の基準電圧ｖｒｅｆが電源電圧ＶＯＲＶＤ
Ｄに従うように発生する。しきい値電圧ｖｐは抵抗分割
器回路網Ｒ１−Ｒ２を介して基準電圧ｖｒｅｆから発生
する。コンパレータ４はＲ１−Ｒ２抵抗器回路網を用い
て正フィードバック構成に接続される。この正フィード
バックの目的はヒステリシスを提供することである。し
きい値電圧ｖｐの値は次のように決定される。
１の基準電圧ｖｒｅｆは比較的正確な外部（あるいは内
部）基準電圧である。好適には第１の基準電圧ｖｒｅｆ
はパワーオンリセット回路の電力上昇時に電源電圧ＶＯ
ＲＶＤＤが第１の基準電圧ｖｒｅｆの定常状態値を超え
るまでは第１の基準電圧ｖｒｅｆが電源電圧ＶＯＲＶＤ
Ｄに従うように発生する。しきい値電圧ｖｐは抵抗分割
器回路網Ｒ１−Ｒ２を介して基準電圧ｖｒｅｆから発生
する。コンパレータ４はＲ１−Ｒ２抵抗器回路網を用い
て正フィードバック構成に接続される。この正フィード
バックの目的はヒステリシスを提供することである。し
きい値電圧ｖｐの値は次のように決定される。
【００２１】ｖｐ＝［Ｒ２／（Ｒ１＋Ｒ２）］＊ｖｏ４
のｖｒｅｆ＝論理０ ｖｐ＝［Ｒ２／（Ｒ１＋Ｒ２）］＊ｖｒｅｆ＋［Ｒ１／
（Ｒ１＋Ｒ２）］＊ｖｏ４のｖｏ４＝論理１
のｖｒｅｆ＝論理０ ｖｐ＝［Ｒ２／（Ｒ１＋Ｒ２）］＊ｖｒｅｆ＋［Ｒ１／
（Ｒ１＋Ｒ２）］＊ｖｏ４のｖｏ４＝論理１
【００２２】コンパレータ４の出力ｖｏ４は遅延期間の
最後にはローになる。これはリセツト論理信号ｒｅｓｅ
ｔ ｈが通常ロー、すなわち有効状態になるときであ
る。ｖｐノードで加算が行われるため、しきい値電圧ｖ
ｐは出力ｖｏ４がハイであるときより高くなり、出力ｖ
ｏ４がローになるとき降下する。これによって、しきい
値電圧ｖｐが低下する。
最後にはローになる。これはリセツト論理信号ｒｅｓｅ
ｔ ｈが通常ロー、すなわち有効状態になるときであ
る。ｖｐノードで加算が行われるため、しきい値電圧ｖ
ｐは出力ｖｏ４がハイであるときより高くなり、出力ｖ
ｏ４がローになるとき降下する。これによって、しきい
値電圧ｖｐが低下する。
【００２３】この構成は電源がモータを駆動するディス
クドライブ等のアプリケーションに特に適している。リ
セット論理信号が有効になると、モータがオンになり、
電源電圧が一時的に降下する。これによって、リセット
論理信号が無効状態に切り換わり、モータその他が不安
定で潜在的に危険なループ中で切れることがある。リセ
ット論理信号が有効になるとき、しきい値電圧を下げる
ことによってこの問題は防止される。それ自体がヒステ
リシスを有するしきい値電圧を提供することによって、
入力コンパレータ（コンパレータ１、コンパレータ２）
はヒステリシスを必要としない。これによって、追加の
電源電圧を同時に監視するためのこの回路の拡張を容易
に行うことができる。監視すべき追加の電源はそれぞれ
適当な抵抗分割器と簡単なコンパレータを必要とするだ
けである。ヒステリシスのための別途の対策は不要であ
る。これはヒステリシスがしきい値電圧ｖｐに組み込ま
れているためである。各抵抗分割器は対応する公称電源
電圧をしきい値電圧ｖｐに分圧するように設計されてい
る。
クドライブ等のアプリケーションに特に適している。リ
セット論理信号が有効になると、モータがオンになり、
電源電圧が一時的に降下する。これによって、リセット
論理信号が無効状態に切り換わり、モータその他が不安
定で潜在的に危険なループ中で切れることがある。リセ
ット論理信号が有効になるとき、しきい値電圧を下げる
ことによってこの問題は防止される。それ自体がヒステ
リシスを有するしきい値電圧を提供することによって、
入力コンパレータ（コンパレータ１、コンパレータ２）
はヒステリシスを必要としない。これによって、追加の
電源電圧を同時に監視するためのこの回路の拡張を容易
に行うことができる。監視すべき追加の電源はそれぞれ
適当な抵抗分割器と簡単なコンパレータを必要とするだ
けである。ヒステリシスのための別途の対策は不要であ
る。これはヒステリシスがしきい値電圧ｖｐに組み込ま
れているためである。各抵抗分割器は対応する公称電源
電圧をしきい値電圧ｖｐに分圧するように設計されてい
る。
【００２４】入力コンパレータ回路
コンパレータ１およ２は印加された電源電圧を連続的に
監視する。電源電圧ＰＯＲＶＤＤは抵抗分割器回路網Ｒ
ｄ１−Ｒｄ２によって分割され、分割された第１の出力
信号ｖｓｅｎ１はコンパレータ１の反転入力に入力され
る。同様に、電源電圧ＰＯＲＶＨＨはＲｈ１−Ｒｈ２回
路網によって分割され、分割された第２の出力信号ｖｓ
ｅｎ２はコンパレータ２の反転入力に接続される。コン
パレータ１および２への非反転入力はしきい値電圧ｖｐ
を受けるように結合されている。抵抗分割器回路網Ｒｄ
１−Ｒｄ２およびＲｈ１−Ｒｈ２は、電源電圧ＰＯＲＶ
ＤＤとＰＯＲＶＨＨが有効レベルに達するとき、第１、
第２の出力信号ｖｓｅｎ１とｖｓｅｎ２の電圧が出力ｖ
ｏ４のハイ（論理レベル１）のしきい値電圧ｖｐに等し
くなるような比率とされる。この入力コンパレータ回路
は追加の電源のそれぞれに同様の抵抗分割器回路網と入
力コンパレータを設けることによって追加の電源を同時
に監視するために拡張することができる。
監視する。電源電圧ＰＯＲＶＤＤは抵抗分割器回路網Ｒ
ｄ１−Ｒｄ２によって分割され、分割された第１の出力
信号ｖｓｅｎ１はコンパレータ１の反転入力に入力され
る。同様に、電源電圧ＰＯＲＶＨＨはＲｈ１−Ｒｈ２回
路網によって分割され、分割された第２の出力信号ｖｓ
ｅｎ２はコンパレータ２の反転入力に接続される。コン
パレータ１および２への非反転入力はしきい値電圧ｖｐ
を受けるように結合されている。抵抗分割器回路網Ｒｄ
１−Ｒｄ２およびＲｈ１−Ｒｈ２は、電源電圧ＰＯＲＶ
ＤＤとＰＯＲＶＨＨが有効レベルに達するとき、第１、
第２の出力信号ｖｓｅｎ１とｖｓｅｎ２の電圧が出力ｖ
ｏ４のハイ（論理レベル１）のしきい値電圧ｖｐに等し
くなるような比率とされる。この入力コンパレータ回路
は追加の電源のそれぞれに同様の抵抗分割器回路網と入
力コンパレータを設けることによって追加の電源を同時
に監視するために拡張することができる。
【００２５】コンパレータ１の出力ｖｏ１とコンパレー
タ２の出力ｖｏ２はＮＯＲ論理ゲート２２において結合
される。ＮＯＲ論理ゲート２２の出力はインバータ２４
を介してＲＳフリップフロップ２０のセット入力に結合
される。（追加の入力コンパレータにはＮＯＲ論理ゲー
ト２２の入力の数を必要に応じて増やすことによって対
処することができる。）したがって、両方の（あるいは
すべての）電源電圧が有効であるとき、すなわちスケー
リングされた入力電圧がしきい値電圧ｖｐを超えると
き、ＮＯＲ論理ゲート２２の出力はハイ（論理１）であ
る。
タ２の出力ｖｏ２はＮＯＲ論理ゲート２２において結合
される。ＮＯＲ論理ゲート２２の出力はインバータ２４
を介してＲＳフリップフロップ２０のセット入力に結合
される。（追加の入力コンパレータにはＮＯＲ論理ゲー
ト２２の入力の数を必要に応じて増やすことによって対
処することができる。）したがって、両方の（あるいは
すべての）電源電圧が有効であるとき、すなわちスケー
リングされた入力電圧がしきい値電圧ｖｐを超えると
き、ＮＯＲ論理ゲート２２の出力はハイ（論理１）であ
る。
【００２６】遅延タイミング
遅延タイミング回路を次に説明する。遅延タイミング回
路は遅延コンデンサ３０と遅延コンデンサ３０を充電す
るための電流源３６を含む。電流源３６は遅延コンデン
サ３０を充電するためにトランジスタ３４を介して遅延
コンデンサ３０に結合されている。この遅延コンデンサ
はこの遅延コンデンサを放電するためにトランジスタ３
２を介して接地されている。トランジスタ３２、３４は
一度にそのうちの一つだけがオン状態であるように相補
的になっている。トランジスタ３２、３４のゲートはＲ
Ｓフリップフロップ２０のＱ出力に、ＲＳフリップフロ
ップ出力信号（ｑ）がローになるとき、トランジスタ３
４がオンになり遅延コンデンサが充電を開始するように
結合されている。逆に、ＲＳフリップフロップ出力信号
ｑがハイ（論理１）になるとき、トランジスタ３４はオ
フになり、トランジスタ３２がオンになって、図３Ａに
示すように遅延コンデンサ３０を放電する。このよう
に、ＲＳフリップフロップ２０の状態によって遅延コン
デンサが充電中であるか放電中であるかが決まる。遅延
コンデンサ３０は通常の（有効な）定常状態においては
充電された状態にとどまる。
路は遅延コンデンサ３０と遅延コンデンサ３０を充電す
るための電流源３６を含む。電流源３６は遅延コンデン
サ３０を充電するためにトランジスタ３４を介して遅延
コンデンサ３０に結合されている。この遅延コンデンサ
はこの遅延コンデンサを放電するためにトランジスタ３
２を介して接地されている。トランジスタ３２、３４は
一度にそのうちの一つだけがオン状態であるように相補
的になっている。トランジスタ３２、３４のゲートはＲ
Ｓフリップフロップ２０のＱ出力に、ＲＳフリップフロ
ップ出力信号（ｑ）がローになるとき、トランジスタ３
４がオンになり遅延コンデンサが充電を開始するように
結合されている。逆に、ＲＳフリップフロップ出力信号
ｑがハイ（論理１）になるとき、トランジスタ３４はオ
フになり、トランジスタ３２がオンになって、図３Ａに
示すように遅延コンデンサ３０を放電する。このよう
に、ＲＳフリップフロップ２０の状態によって遅延コン
デンサが充電中であるか放電中であるかが決まる。遅延
コンデンサ３０は通常の（有効な）定常状態においては
充電された状態にとどまる。
【００２７】コンパレータ３は遅延コンデンサ３０の電
荷あるいは電圧を連続的に監視する。第２の基準電圧ｖ
ｒｅｆ２が抵抗分割器回路網Ｒｒ１−Ｒｒ２によって第
１の基準電圧ｖｒｅｆから得られる。コンパレータ３は
遅延コンデンサ３０に結合された反転入力と第２の基準
電圧ｖｒｅｆ２を受けるように結合された非反転入力を
有する。したがって、コンパレータ３の出力ｖｏ３は遅
延コンデンサ電圧が第２の基準電圧ｖｒｅｆ２以下に落
ちるときハイ（論理１）になる。第２の基準電圧ｖｒｅ
ｆ２は比較的低い電圧（次の例では約０．６ボルト）に
設定され、コンパレータ３は、遅延コンデンサがほとん
ど放電されるときこれを検出し、指示するようになって
いる（図３参照）。
荷あるいは電圧を連続的に監視する。第２の基準電圧ｖ
ｒｅｆ２が抵抗分割器回路網Ｒｒ１−Ｒｒ２によって第
１の基準電圧ｖｒｅｆから得られる。コンパレータ３は
遅延コンデンサ３０に結合された反転入力と第２の基準
電圧ｖｒｅｆ２を受けるように結合された非反転入力を
有する。したがって、コンパレータ３の出力ｖｏ３は遅
延コンデンサ電圧が第２の基準電圧ｖｒｅｆ２以下に落
ちるときハイ（論理１）になる。第２の基準電圧ｖｒｅ
ｆ２は比較的低い電圧（次の例では約０．６ボルト）に
設定され、コンパレータ３は、遅延コンデンサがほとん
ど放電されるときこれを検出し、指示するようになって
いる（図３参照）。
【００２８】コンパレータ３の出力はＡＮＤゲート３８
を介してＲＳフリップフロップ２０のリセット入力に結
合されている。ＡＮＤゲート３８への第２の入力はＮＯ
Ｒ論理ゲート２２の出力に接続されている。ＮＯＲ論理
ゲート２２は両方の電源電圧が有効であるときにハイ
（論理１）であることを思い出していただきたい。コン
パレータ３の出力ｖｏ３はこの信号をＡＮＤゲート３８
を介してＲＳフリップフロップ２０のリセット入力に送
る。したがって、ＲＳフリップフロップは電源電圧が有
効であり、遅延コンデンサがほとんど放電されていると
きにのみ、出力Ｑをローにリセットして遅延コンデンサ
の充電を開始することができる。これは、最後に発生し
た電源の揺動の後リセット論理信号が有効状態に変わる
までに少なくとも一つの遅延期間が確実に経過するよう
にするためである。この遅延期間は遅延コンデンサ３０
を低電圧（すなわち第２の基準電圧ｖｒｅｆ２より低
い）からより高いしきい値電圧（ｖｐ）に充電するのに
要する時間によって決まる。この遅延時間は充電のため
の電流源３６はもちろん遅延コンデンサの大きさにも左
右される。この遅延時間は所望のアプリケーションに合
わせて選択される。たとえば、ディスクドライブのモー
タの制御であれば、２５ミリ秒といった長い遅延が望ま
しい。電源電圧が有効である時間からリセット論理信号
ｒｅｓｅｔ ｈがローになるまでの遅延時間（ｔｄ）は
ｔｄ＝（Ｃ＊ｖｐ）／Ｉによって決定され、Ｉは電流源
３６によって提供される電流、Ｃは遅延コンデンサ３０
のキャパシタンスである。
を介してＲＳフリップフロップ２０のリセット入力に結
合されている。ＡＮＤゲート３８への第２の入力はＮＯ
Ｒ論理ゲート２２の出力に接続されている。ＮＯＲ論理
ゲート２２は両方の電源電圧が有効であるときにハイ
（論理１）であることを思い出していただきたい。コン
パレータ３の出力ｖｏ３はこの信号をＡＮＤゲート３８
を介してＲＳフリップフロップ２０のリセット入力に送
る。したがって、ＲＳフリップフロップは電源電圧が有
効であり、遅延コンデンサがほとんど放電されていると
きにのみ、出力Ｑをローにリセットして遅延コンデンサ
の充電を開始することができる。これは、最後に発生し
た電源の揺動の後リセット論理信号が有効状態に変わる
までに少なくとも一つの遅延期間が確実に経過するよう
にするためである。この遅延期間は遅延コンデンサ３０
を低電圧（すなわち第２の基準電圧ｖｒｅｆ２より低
い）からより高いしきい値電圧（ｖｐ）に充電するのに
要する時間によって決まる。この遅延時間は充電のため
の電流源３６はもちろん遅延コンデンサの大きさにも左
右される。この遅延時間は所望のアプリケーションに合
わせて選択される。たとえば、ディスクドライブのモー
タの制御であれば、２５ミリ秒といった長い遅延が望ま
しい。電源電圧が有効である時間からリセット論理信号
ｒｅｓｅｔ ｈがローになるまでの遅延時間（ｔｄ）は
ｔｄ＝（Ｃ＊ｖｐ）／Ｉによって決定され、Ｉは電流源
３６によって提供される電流、Ｃは遅延コンデンサ３０
のキャパシタンスである。
【００２９】コンパレータ４とリセット論理信号
コンパレータ４はリセット論理信号を遅延期間中無効状
態（論理１）に保持する、しきい値電圧ｖｐへのヒステ
リシスを与えるためにリセット論理信号からの正フィー
ドバックを提供するという二つの目的をはたすものであ
る。コンパレータ４は遅延コンデンサ３０に結合された
反転入力としきい値電圧ｖｐに結合された非反転入力を
有する。通常の定常状態では、遅延コンデンサ３０は充
電されており、したがってコンパレータ４の出力（ｖｏ
４）はロー（論理０）である。これによって、出力Ｑの
信号（ＲＳフリップフロップ２０）はＯＲゲート４０を
通過してリセット論理信号を提供することができる。
態（論理１）に保持する、しきい値電圧ｖｐへのヒステ
リシスを与えるためにリセット論理信号からの正フィー
ドバックを提供するという二つの目的をはたすものであ
る。コンパレータ４は遅延コンデンサ３０に結合された
反転入力としきい値電圧ｖｐに結合された非反転入力を
有する。通常の定常状態では、遅延コンデンサ３０は充
電されており、したがってコンパレータ４の出力（ｖｏ
４）はロー（論理０）である。これによって、出力Ｑの
信号（ＲＳフリップフロップ２０）はＯＲゲート４０を
通過してリセット論理信号を提供することができる。
【００３０】有効な定常状態では、出力Ｑはローであ
り、したがってリセット論理信号ｒｅｓｅｔ ｈもまた
ローである。しかし、遅延コンデンサ３０が放電され、
またそれが充電中であるとき、すなわちその電圧がしき
い値電圧ｖｐより小さいとき、出力ｖｏ４はハイであ
り、それによってＯＲゲート４０を作動させ、したがっ
てリセット論理信号がハイになって無効状態を表わす。
上述したように、出力ｖｏ４がハイであるとき、これは
フィードバック抵抗器Ｒ２を介してしきい値電圧ｖｐに
はたらいてヒステリシスを提供する。その結果、しきい
値電圧ｖｐは無効状態において多少高くなる。
り、したがってリセット論理信号ｒｅｓｅｔ ｈもまた
ローである。しかし、遅延コンデンサ３０が放電され、
またそれが充電中であるとき、すなわちその電圧がしき
い値電圧ｖｐより小さいとき、出力ｖｏ４はハイであ
り、それによってＯＲゲート４０を作動させ、したがっ
てリセット論理信号がハイになって無効状態を表わす。
上述したように、出力ｖｏ４がハイであるとき、これは
フィードバック抵抗器Ｒ２を介してしきい値電圧ｖｐに
はたらいてヒステリシスを提供する。その結果、しきい
値電圧ｖｐは無効状態において多少高くなる。
【００３１】ＲＳフリップフロップ２０の出力ＱはＯＲ
ゲート４０を介して結合されていることに注意しなけれ
ばならない。ＯＲゲート４０の出力はモノリシックＣＭ
ＯＳシステム中の他の回路をリセットあるいは初期設定
するのに用いられるリセット論理信号を提供する。選択
的に、あるいは追加的にこのリセット論理信号は適当な
ドライバあるいはバッファ回路を用いて外部ピンに引き
出すこともでき、その詳細については周知である。
ゲート４０を介して結合されていることに注意しなけれ
ばならない。ＯＲゲート４０の出力はモノリシックＣＭ
ＯＳシステム中の他の回路をリセットあるいは初期設定
するのに用いられるリセット論理信号を提供する。選択
的に、あるいは追加的にこのリセット論理信号は適当な
ドライバあるいはバッファ回路を用いて外部ピンに引き
出すこともでき、その詳細については周知である。
【００３２】リセット論理信号は遅延コンデンサ３０か
ら直接制御されるものではないことに注意しなければな
らない。むしろ、このリセット論理信号は遅延コンデン
サの放電にともなう遅延を防止し一つあるいはそれ以上
の入力電圧の無効状態を直ちに示すために、次に説明す
るように遅延回路から絶縁されている。
ら直接制御されるものではないことに注意しなければな
らない。むしろ、このリセット論理信号は遅延コンデン
サの放電にともなう遅延を防止し一つあるいはそれ以上
の入力電圧の無効状態を直ちに示すために、次に説明す
るように遅延回路から絶縁されている。
【００３３】動作例
ＣＭＯＳ処理において実施されるこの実施例の動作例で
は、各構成要素および電圧は次の表に示す値を有する。
は、各構成要素および電圧は次の表に示す値を有する。
【００３４】
ＰＯＲＶＤＤ ＋５ボルト
ＰＯＲＶＨＨ ＋１２ボルト
ｖｒｅｆ ＋２．５ボルト
ｖｒｅｆ２ ＋０．６２５ボルト
ｖｐ （パワーアップ） ２．４５−２．５６３ボル
ト ｖｐ （パワーダウン） ２．５３６−２．４２４ボ
ルト Ｒｄ１ ８．２５Ｋオーム Ｒｄ２ １０．０Ｋオーム Ｒｈ１ ３１．６Ｋオーム Ｒｈ２ １０．０Ｋオーム
ト ｖｐ （パワーダウン） ２．５３６−２．４２４ボ
ルト Ｒｄ１ ８．２５Ｋオーム Ｒｄ２ １０．０Ｋオーム Ｒｈ１ ３１．６Ｋオーム Ｒｈ２ １０．０Ｋオーム
【００３５】
注：１．分割抵抗器は各対について±１％変動する。
２．抵抗器Ｒｒ１およびＲｒ２は第２の基準電圧ｖｒｅ
ｆ２を生成するために３：１の比率とした。
ｆ２を生成するために３：１の比率とした。
【００３６】上の例に指定したパラメータは抵抗器Ｒ２
とＲ１（図１参照）を２０９：１の比率とすることによ
って得られる。その結果集積回路中に大きな面積を占め
ることになる。抵抗器Ｒ２の面積を最小限にするため
に、図２に示すようなＴ形回路網構成を選択した。図２
において、等価抵抗Ｒｅｑは次のように記述することが
できる。
とＲ１（図１参照）を２０９：１の比率とすることによ
って得られる。その結果集積回路中に大きな面積を占め
ることになる。抵抗器Ｒ２の面積を最小限にするため
に、図２に示すようなＴ形回路網構成を選択した。図２
において、等価抵抗Ｒｅｑは次のように記述することが
できる。
【００３７】Ｒｅｑ＝Ｒａ＋Ｒｃ［１＋（Ｒａ＋Ｒ１）
／Ｒｂ］
／Ｒｂ］
【００３８】その結果Ｒａ＝５０Ｋオーム、Ｒｂ＝５Ｋ
オーム、Ｒｃ＝４１Ｋ、Ｒ１＝２．５Ｋオームとなる。
オーム、Ｒｃ＝４１Ｋ、Ｒ１＝２．５Ｋオームとなる。
【００３９】このアプリケーションには、周知のさまざ
まなコンパレータ回路のうち任意のものを用いることが
できる。実施例の一例において、コンパレータ設計（図
示せず）は折り返しカスケード構成に基づくものであっ
た。このコンパレータはたとえば２ボルトといった低い
電圧で動作し得ることが重要である。また、このコンパ
レータのスイッチング速度はこのパワーオンリセット回
路の応答時間に影響する。
まなコンパレータ回路のうち任意のものを用いることが
できる。実施例の一例において、コンパレータ設計（図
示せず）は折り返しカスケード構成に基づくものであっ
た。このコンパレータはたとえば２ボルトといった低い
電圧で動作し得ることが重要である。また、このコンパ
レータのスイッチング速度はこのパワーオンリセット回
路の応答時間に影響する。
【００４０】論理ゲート（２２，２４，３８，４０）お
よびＲＳフリップフロップ２０は周知であり、その実施
に用いる標準ＣＭＯＳセルが存在する。この抵抗器網は
たとえば整合精度を得るためのインタディジテッド(int
erdigitated)ポリシリコンを用いて実施することができ
る。
よびＲＳフリップフロップ２０は周知であり、その実施
に用いる標準ＣＭＯＳセルが存在する。この抵抗器網は
たとえば整合精度を得るためのインタディジテッド(int
erdigitated)ポリシリコンを用いて実施することができ
る。
【００４１】パワーオン回路のパワーアップシーケンシ
ング 一般に、パワーオン回路自体が初めに無効状態でリセッ
ト信号を発し、それによって他の回路が電源電圧が有効
となり安定化した後にのみ適正に初期設定されるように
することによって“パワーオン”することが好適であ
る。この回路に初めに電力が印加されるとき、この回路
は次のように動作する。電源電圧ＰＯＲＶＤＤおよびＰ
ＯＲＶＨＨは上向きに傾斜しているものと仮定する。第
１の基準電圧ｖｒｅｆはパワーオンの後電源電圧ＰＯＲ
ＶＤＤが第１の基準電圧ｖｒｅｆの定常状態値を超える
までは電源電圧ＰＯＲＶＤＤに従うように発生する。電
源の上昇中、第１の出力信号ｖｓｅｎ１と第２の出力信
号ｖｓｅｎ２は第１の基準電圧ｖｒｅｆ（ｖｐ＝ｖｒｅ
ｆ）より小さく、その結果、出力ｖｏ１とｖｏ２がハイ
になる（第１の基準電圧ｖｒｅｆはその定常状態値に達
していないものと仮定する）。出力ｖｏ１あるいはｖｏ
２が論理１であるとき、出力Ｑがハイにセットされ、ト
ランジスタ３２を介して遅延コンデンサ３０が放電され
る。これによって、この遅延コンデンサの初期バイアス
電荷あるいは漂遊電荷が確実に除去される。また出力Ｑ
の論理１によってリセット論理信号ｒｅｓｅｔ ｈがハ
イにセットされ、電源の無効状態を示す。
ング 一般に、パワーオン回路自体が初めに無効状態でリセッ
ト信号を発し、それによって他の回路が電源電圧が有効
となり安定化した後にのみ適正に初期設定されるように
することによって“パワーオン”することが好適であ
る。この回路に初めに電力が印加されるとき、この回路
は次のように動作する。電源電圧ＰＯＲＶＤＤおよびＰ
ＯＲＶＨＨは上向きに傾斜しているものと仮定する。第
１の基準電圧ｖｒｅｆはパワーオンの後電源電圧ＰＯＲ
ＶＤＤが第１の基準電圧ｖｒｅｆの定常状態値を超える
までは電源電圧ＰＯＲＶＤＤに従うように発生する。電
源の上昇中、第１の出力信号ｖｓｅｎ１と第２の出力信
号ｖｓｅｎ２は第１の基準電圧ｖｒｅｆ（ｖｐ＝ｖｒｅ
ｆ）より小さく、その結果、出力ｖｏ１とｖｏ２がハイ
になる（第１の基準電圧ｖｒｅｆはその定常状態値に達
していないものと仮定する）。出力ｖｏ１あるいはｖｏ
２が論理１であるとき、出力Ｑがハイにセットされ、ト
ランジスタ３２を介して遅延コンデンサ３０が放電され
る。これによって、この遅延コンデンサの初期バイアス
電荷あるいは漂遊電荷が確実に除去される。また出力Ｑ
の論理１によってリセット論理信号ｒｅｓｅｔ ｈがハ
イにセットされ、電源の無効状態を示す。
【００４２】ＰＯＲＶＤＤが増大し続けると、基準電圧
ｖｒｅｆはその定常状態値をとる。両方の電源が有効レ
ベルに達し、第１の出力信号ｖｓｅｎ１、第２の出力信
号ｖｓｅｎ２がしきい値電圧ｖｐを小さな増分Δｖだけ
超えると、出力ｖｏ１およびｖｏ２は論理０に切り換わ
り、ＲＳフリップフロップ２０がそのリセットモードに
切り換わる。すなわち、出力Ｑは論理０である。その結
果、電流源３６が遅延コンデンサ３０を充電し始める。
ここから遅延時間が始まる。
ｖｒｅｆはその定常状態値をとる。両方の電源が有効レ
ベルに達し、第１の出力信号ｖｓｅｎ１、第２の出力信
号ｖｓｅｎ２がしきい値電圧ｖｐを小さな増分Δｖだけ
超えると、出力ｖｏ１およびｖｏ２は論理０に切り換わ
り、ＲＳフリップフロップ２０がそのリセットモードに
切り換わる。すなわち、出力Ｑは論理０である。その結
果、電流源３６が遅延コンデンサ３０を充電し始める。
ここから遅延時間が始まる。
【００４３】この時間、出力ｖｏ４（コンパレータ４の
出力）はハイ（しきい値電圧ｖｐ＞遅延コンデンサの電
圧ＤＥＬＡＹ）であることに注意しなければならない。
これによって現在はロー（論理０）であるＲＳフリップ
フロップの状態（出力Ｑ）にかかわりなく、遅延コンデ
ンサがしきい値電圧ｖｐに充電されるまでリセット論理
信号ｒｅｓｅｔ ｈ（無効状態）に保持される。この遅
延期間の最後、すなわち、遅延コンデンサ電圧がしきい
値電圧ｖｐをわずかに超えるとき、出力ｖｏ４がローに
なる。出力Ｑがまだローであると仮定すると、リセット
論理信号（ｒｅｓｅｔ ｈ）は論理０すなわち有効状態
に切り換わる。
出力）はハイ（しきい値電圧ｖｐ＞遅延コンデンサの電
圧ＤＥＬＡＹ）であることに注意しなければならない。
これによって現在はロー（論理０）であるＲＳフリップ
フロップの状態（出力Ｑ）にかかわりなく、遅延コンデ
ンサがしきい値電圧ｖｐに充電されるまでリセット論理
信号ｒｅｓｅｔ ｈ（無効状態）に保持される。この遅
延期間の最後、すなわち、遅延コンデンサ電圧がしきい
値電圧ｖｐをわずかに超えるとき、出力ｖｏ４がローに
なる。出力Ｑがまだローであると仮定すると、リセット
論理信号（ｒｅｓｅｔ ｈ）は論理０すなわち有効状態
に切り換わる。
【００４４】定常状態動作
いずれかの電源あるいは両方の電源の電圧がその有効電
圧レベルより下がると、対応する入力コンパレータは論
理１に切り換わり、この信号はＮＯＲ論理ゲート２２、
インバータ２４を介して伝播してＲＳフリップフロップ
２０を出力Ｑがハイになるようにセットする。出力Ｑの
ハイは直ちにＯＲゲート４０をハイに駆動し、従ってリ
セット論理信号ｒｅｓｅｔ ｈが直ちに論理１に切り換
わり、無効電源電圧を示す。この発明の利点は、この無
効電源電圧の指示が遅延コンデンサの放電を待たずに行
われることである。この機能は次に説明する図８および
図９に最も良く示されている。
圧レベルより下がると、対応する入力コンパレータは論
理１に切り換わり、この信号はＮＯＲ論理ゲート２２、
インバータ２４を介して伝播してＲＳフリップフロップ
２０を出力Ｑがハイになるようにセットする。出力Ｑの
ハイは直ちにＯＲゲート４０をハイに駆動し、従ってリ
セット論理信号ｒｅｓｅｔ ｈが直ちに論理１に切り換
わり、無効電源電圧を示す。この発明の利点は、この無
効電源電圧の指示が遅延コンデンサの放電を待たずに行
われることである。この機能は次に説明する図８および
図９に最も良く示されている。
【００４５】電源電圧が有効レベルに戻ると、入力コン
パレータは再びローになり、ＮＯＲ論理ゲート２２がハ
イになる。しかし、ＡＮＤゲート３８は上述したよう
に、コンパレータ３が遅延コンデンサがほとんど放電さ
れたことを示す（出力ｖｏ３）までこのＲＳフリップフ
ロップのリセットを防止する。この構成によって、この
遅延期間（ｔｄ）は電源入力電圧が無効となる度に確実
に設けられる。
パレータは再びローになり、ＮＯＲ論理ゲート２２がハ
イになる。しかし、ＡＮＤゲート３８は上述したよう
に、コンパレータ３が遅延コンデンサがほとんど放電さ
れたことを示す（出力ｖｏ３）までこのＲＳフリップフ
ロップのリセットを防止する。この構成によって、この
遅延期間（ｔｄ）は電源入力電圧が無効となる度に確実
に設けられる。
【００４６】シミュレーション結果の例
ＣＭＯＳパワーオンリセット回路１０の動作を図３から
図７のシミュレーション図に示す。図３から図７には、
時間を表わす共通の水平スケールが用いられる。水平の
目盛はそれぞれ約１００ミリ秒に対応する。図３はコン
パレータ出力信号ｖｏ３を示す。図４はＲＳフリップフ
ロップ出力信号ｑを示す。図５はリセット論理信号ｒｅ
ｓｅｔ ｈと遅延コンデンサの電圧ＤＥＬＡＹを示す。
図６は電源電圧ＰＯＲＶＤＤと第１の基準電圧ｖｒｅｆ
を示す。最後に、図７は電源電圧ＰＯＲＶＨＨを示す。
電圧を表わす垂直のスケールには適当な番号が付けられ
ている。このように、図３から図６では垂直の１目盛は
２ボルトを表わし、図７は１目盛あたり５ボルトであ
る。
図７のシミュレーション図に示す。図３から図７には、
時間を表わす共通の水平スケールが用いられる。水平の
目盛はそれぞれ約１００ミリ秒に対応する。図３はコン
パレータ出力信号ｖｏ３を示す。図４はＲＳフリップフ
ロップ出力信号ｑを示す。図５はリセット論理信号ｒｅ
ｓｅｔ ｈと遅延コンデンサの電圧ＤＥＬＡＹを示す。
図６は電源電圧ＰＯＲＶＤＤと第１の基準電圧ｖｒｅｆ
を示す。最後に、図７は電源電圧ＰＯＲＶＨＨを示す。
電圧を表わす垂直のスケールには適当な番号が付けられ
ている。このように、図３から図６では垂直の１目盛は
２ボルトを表わし、図７は１目盛あたり５ボルトであ
る。
【００４７】初めに、二つの電源電圧がその公称値に上
がる。電源電圧ＰＯＲＶＨＨはほとんどすぐに有効にな
り、電源電圧ＰＯＲＶＤＤは約１０ミリ秒以内に有効に
なる。そのすぐ後に、図７に示すように、電源電圧ＰＯ
ＲＶＨＨは２０ミリ秒付近で短い負のスパイク５０を示
す。図５を見ると、このスパイクは遅延コンデンサの充
電を遅延（あるいは開始）させ、その結果、電圧ＤＥＬ
ＡＹの上昇はスパイク５０がなくなるまで発生しない。
約２５ミリ秒から４００ミリ秒の期間中、図５に示すよ
うに、遅延コンデンサの電圧ＤＥＬＡＹが上昇するとき
リセット論理信号ｒｅｓｅｔ ｈ出力はハイ（無効）に
保持される。
がる。電源電圧ＰＯＲＶＨＨはほとんどすぐに有効にな
り、電源電圧ＰＯＲＶＤＤは約１０ミリ秒以内に有効に
なる。そのすぐ後に、図７に示すように、電源電圧ＰＯ
ＲＶＨＨは２０ミリ秒付近で短い負のスパイク５０を示
す。図５を見ると、このスパイクは遅延コンデンサの充
電を遅延（あるいは開始）させ、その結果、電圧ＤＥＬ
ＡＹの上昇はスパイク５０がなくなるまで発生しない。
約２５ミリ秒から４００ミリ秒の期間中、図５に示すよ
うに、遅延コンデンサの電圧ＤＥＬＡＹが上昇するとき
リセット論理信号ｒｅｓｅｔ ｈ出力はハイ（無効）に
保持される。
【００４８】図３は初めはハイであり、遅延コンデンサ
がほとんど放電されている（ＤＥＬＡＹ＜ｖｒｅｆ２）
ことを示す出力ｖｏ３信号を示す。約１５０ミリ秒に、
電圧ＤＥＬＡＹは第２の基準電圧ｖｒｅｆ２を横切り、
出力ｖｏ３がローになる。これによって、電源電圧は現
在有効であるが、入力コンパレータ出力信号（図示せ
ず）によるＲＳフリップフロップのリセットが防止され
る。約４３０ミリ秒に、電圧ＤＥＬＡＹはしきい値電圧
ｖｐ（約２．５ボルト）を横切り、その結果、出力ｖｏ
４がローになる（図示せず）。ＲＳフリップフロップ出
力信号ｑはまだローである（図４）ため、リセット論理
信号ｒｅｓｅｔ ｈは図５に示すようにローになり、有
効状態を示す。
がほとんど放電されている（ＤＥＬＡＹ＜ｖｒｅｆ２）
ことを示す出力ｖｏ３信号を示す。約１５０ミリ秒に、
電圧ＤＥＬＡＹは第２の基準電圧ｖｒｅｆ２を横切り、
出力ｖｏ３がローになる。これによって、電源電圧は現
在有効であるが、入力コンパレータ出力信号（図示せ
ず）によるＲＳフリップフロップのリセットが防止され
る。約４３０ミリ秒に、電圧ＤＥＬＡＹはしきい値電圧
ｖｐ（約２．５ボルト）を横切り、その結果、出力ｖｏ
４がローになる（図示せず）。ＲＳフリップフロップ出
力信号ｑはまだローである（図４）ため、リセット論理
信号ｒｅｓｅｔ ｈは図５に示すようにローになり、有
効状態を示す。
【００４９】図６を見ると、約６００ミリ秒に、電源電
圧ＰＯＲＶＤＤは短い負のスパイクを示し、その期間中
に電圧はその有効レベルより低くなる。電源電圧ＰＯＲ
ＶＤＤはすぐに有効電圧レベルに回復するが、その初期
の値より多少低くなる。スパイク５２が出力ｖｏ１をハ
イに切り換え、これがＲＳフリップフロップ２０を伝播
して出力Ｑをハイにセットし、その結果、リセット論理
信号ｒｅｓｅｔ ｈがハイになり（図５参照）、これに
よって無効状態が示される。遅延コンデンサが放電さ
れ、電圧ＤＥＬＡＹが０に落ちる。電圧ＰＯＲＶＤＤは
直ちに有効レベルに回復し、出力ｖｏ３が再びハイにな
る（コンデンサが放電される）ため、ＲＳフリップフロ
ップは迅速にリセットされ、ＲＳフリップフロップ出力
信号ｑがローになって、遅延コンデンサの再充電が始ま
る。ＲＳフリップフロップ出力信号ｑはこのとき短い正
のスパイク４６を示す。
圧ＰＯＲＶＤＤは短い負のスパイクを示し、その期間中
に電圧はその有効レベルより低くなる。電源電圧ＰＯＲ
ＶＤＤはすぐに有効電圧レベルに回復するが、その初期
の値より多少低くなる。スパイク５２が出力ｖｏ１をハ
イに切り換え、これがＲＳフリップフロップ２０を伝播
して出力Ｑをハイにセットし、その結果、リセット論理
信号ｒｅｓｅｔ ｈがハイになり（図５参照）、これに
よって無効状態が示される。遅延コンデンサが放電さ
れ、電圧ＤＥＬＡＹが０に落ちる。電圧ＰＯＲＶＤＤは
直ちに有効レベルに回復し、出力ｖｏ３が再びハイにな
る（コンデンサが放電される）ため、ＲＳフリップフロ
ップは迅速にリセットされ、ＲＳフリップフロップ出力
信号ｑがローになって、遅延コンデンサの再充電が始ま
る。ＲＳフリップフロップ出力信号ｑはこのとき短い正
のスパイク４６を示す。
【００５０】図８および図９は６００ミリ秒の点の周囲
の拡大図であり、リセット論理信号ｒｅｓｅｔ ｈ、電
圧ＤＥＬＡＹ、および出力ｖｏ３信号（図８）およびＲ
Ｓフリップフロップ出力信号ｑ（図９）を示す。６００
ミリ秒（図６）での電源電圧ＰＯＲＶＤＤの揺動に応じ
てリセット論理信号ｒｅｓｅｔ ｈは直ちにハイ（無
効）になる。遅延コンデンサは放電を開始し、電圧ＤＥ
ＬＡＹが消滅する。約２ミリ秒後、電圧ＤＥＬＡＹは第
２の基準電圧ｖｒｅｆ２を横切り、出力ｖｏ３がハイに
なる。図９において、ＲＳフリップフロップ出力信号ｑ
は入力の動揺に応じて直ちにハイになる。電源電圧ＰＯ
ＲＶＤＤは直ちに有効電圧レベルに回復したが、ＲＳフ
リップフロップ出力信号ｑはハイに保持される。これは
遅延コンデンサがほとんど放電されるまでｖｏ３がロー
であるためである。次に出力ｖｏ３がハイになり、ＲＳ
フリップフロップのリセットが可能になり、ＲＳフリッ
プフロップ出力信号ｑがローになる。このとき、６０２
ミリ秒後に再充電が開始される。
の拡大図であり、リセット論理信号ｒｅｓｅｔ ｈ、電
圧ＤＥＬＡＹ、および出力ｖｏ３信号（図８）およびＲ
Ｓフリップフロップ出力信号ｑ（図９）を示す。６００
ミリ秒（図６）での電源電圧ＰＯＲＶＤＤの揺動に応じ
てリセット論理信号ｒｅｓｅｔ ｈは直ちにハイ（無
効）になる。遅延コンデンサは放電を開始し、電圧ＤＥ
ＬＡＹが消滅する。約２ミリ秒後、電圧ＤＥＬＡＹは第
２の基準電圧ｖｒｅｆ２を横切り、出力ｖｏ３がハイに
なる。図９において、ＲＳフリップフロップ出力信号ｑ
は入力の動揺に応じて直ちにハイになる。電源電圧ＰＯ
ＲＶＤＤは直ちに有効電圧レベルに回復したが、ＲＳフ
リップフロップ出力信号ｑはハイに保持される。これは
遅延コンデンサがほとんど放電されるまでｖｏ３がロー
であるためである。次に出力ｖｏ３がハイになり、ＲＳ
フリップフロップのリセットが可能になり、ＲＳフリッ
プフロップ出力信号ｑがローになる。このとき、６０２
ミリ秒後に再充電が開始される。
【００５１】再度図７を見ると、電源電圧ＰＯＲＶＨＨ
に第２のスパイク５４が現われるが、今回は約６９０ミ
リ秒である。スパイク５４は電源電圧ＰＯＲＶＨＨ有効
レベルより下への偏りを有する。したがって、スパイク
５４は出力ｖｏ２ハイをセットし、再びＲＳフリップフ
ロップをセットし（ＲＳフリップフロップ出力信号ｑは
ハイになる）、遅延コンデンサが放電される（図４およ
び図５参照）。電源電圧ＰＯＲＶＨＨが有効になると、
出力ｖｏ３がハイであるため、ＲＳフリップフロップ出
力信号ｑが（論理１に）直ちにリセットされ、遅延コン
デンサは再び再充電を開始する。リセット論理信号ｒｅ
ｓｅｔ ｈはこの時間中ハイ（無効）のままであり、遅
延コンデンサの電圧ＤＥＬＡＹがしきい値電圧ｖｐより
低いときこの状態に保持される。図５に示すように、再
充電はこの図の残りの部分で継続する。リセット論理信
号ｒｅｓｅｔ ｈはハイ（無効）のままである。電圧Ｄ
ＥＬＡＹは電流源３６（図１）が電源電圧ＰＯＲＶＤＤ
に依存するため初めより小さい傾斜で上昇する。最後
に、図３において、出力ｖｏ３は電圧ＤＥＬＡＹが第２
の基準電圧ｖｒｅｆ２を超えるとき約１３００ミリ秒で
ローになる。
に第２のスパイク５４が現われるが、今回は約６９０ミ
リ秒である。スパイク５４は電源電圧ＰＯＲＶＨＨ有効
レベルより下への偏りを有する。したがって、スパイク
５４は出力ｖｏ２ハイをセットし、再びＲＳフリップフ
ロップをセットし（ＲＳフリップフロップ出力信号ｑは
ハイになる）、遅延コンデンサが放電される（図４およ
び図５参照）。電源電圧ＰＯＲＶＨＨが有効になると、
出力ｖｏ３がハイであるため、ＲＳフリップフロップ出
力信号ｑが（論理１に）直ちにリセットされ、遅延コン
デンサは再び再充電を開始する。リセット論理信号ｒｅ
ｓｅｔ ｈはこの時間中ハイ（無効）のままであり、遅
延コンデンサの電圧ＤＥＬＡＹがしきい値電圧ｖｐより
低いときこの状態に保持される。図５に示すように、再
充電はこの図の残りの部分で継続する。リセット論理信
号ｒｅｓｅｔ ｈはハイ（無効）のままである。電圧Ｄ
ＥＬＡＹは電流源３６（図１）が電源電圧ＰＯＲＶＤＤ
に依存するため初めより小さい傾斜で上昇する。最後
に、図３において、出力ｖｏ３は電圧ＤＥＬＡＹが第２
の基準電圧ｖｒｅｆ２を超えるとき約１３００ミリ秒で
ローになる。
【００５２】以上この発明の原理をその実施例を用いて
図示し、説明してきたが、当該技術に精通するものには
この発明の構成やその細部にはかかる原理から逸脱する
ことなく変更を加えうることは明らかであろう。添付ク
レームの精神と範囲に包含されるすべての変更態様を特
許請求するものである。
図示し、説明してきたが、当該技術に精通するものには
この発明の構成やその細部にはかかる原理から逸脱する
ことなく変更を加えうることは明らかであろう。添付ク
レームの精神と範囲に包含されるすべての変更態様を特
許請求するものである。
【００５３】
【発明の効果】以上詳細に説明したように、この発明に
よれば、監視すべき電源電圧が所定のしきい値電圧を越
えると、第１のコンパレータから有効電源状態を指示
し、しきい値電圧を越えない場合には、無効電源状態を
指示し、有効電源状態の指示に応じて遅延タイマーを始
動するとともに、遅延タイマーで設定した遅延期間がこ
の遅延タイマーで指示するまで遅延タイマーの始動を遅
延させるようにし、かつ無効電源状態の場合には、遅延
期間に無関係にリセット論理信号を直ちに無効状態にす
るように構成したので、ＣＭＯＳ集積回路における複数
の電源電圧の正確な監視が同時に可能となり、かつ無効
電源電圧に応じて状態の変化するリセット論理信号を得
ることができ、無効電源電圧時にＣＭＯＳ集積回路の電
源をリセット論理信号で無効とすることができるという
効果を奏する。
よれば、監視すべき電源電圧が所定のしきい値電圧を越
えると、第１のコンパレータから有効電源状態を指示
し、しきい値電圧を越えない場合には、無効電源状態を
指示し、有効電源状態の指示に応じて遅延タイマーを始
動するとともに、遅延タイマーで設定した遅延期間がこ
の遅延タイマーで指示するまで遅延タイマーの始動を遅
延させるようにし、かつ無効電源状態の場合には、遅延
期間に無関係にリセット論理信号を直ちに無効状態にす
るように構成したので、ＣＭＯＳ集積回路における複数
の電源電圧の正確な監視が同時に可能となり、かつ無効
電源電圧に応じて状態の変化するリセット論理信号を得
ることができ、無効電源電圧時にＣＭＯＳ集積回路の電
源をリセット論理信号で無効とすることができるという
効果を奏する。
【図１】この発明によるＣＭＯＳパワーオンリセット回
路の概略図である。
路の概略図である。
【図２】図１の回路の使用のための別のフィードバック
抵抗器Ｔ回路網を示す概略図である。
抵抗器Ｔ回路網を示す概略図である。
【図３】図２の別のフィードバック抵抗器回路網を使用
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
【図４】図２の別のフィードバック抵抗器回路網を使用
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
【図５】図２の別のフィードバック抵抗器回路網を使用
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
【図６】図２の別のフィードバック抵抗器回路網を使用
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
【図７】図２の別のフィードバック抵抗器回路網を使用
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
するために変形された図１の回路の動作を説明するシミ
ュレーション図である。
【図８】タイムが６００ミリ秒の周囲を拡大した図３〜
図７の選択された波形の詳細を示す拡大図（×１００
０）である。
図７の選択された波形の詳細を示す拡大図（×１００
０）である。
【図９】タイムが６００ミリ秒の周囲を拡大した図３〜
図７の選択された波形の詳細を示す拡大図（×１００
０）である。
図７の選択された波形の詳細を示す拡大図（×１００
０）である。
１，２，３，４ コンパレータ
１０ ＣＭＯＳパワーオンリセット回路
２０ ＲＳフリップフロップ
２２ ＮＯＲ論理ゲート
２４ インバータ
３０ 遅延コンデンサ
３２，３４ トランジスタ
３６ 電流源
３８ ＡＮＤゲート
４０ ＯＲゲート
ＰＯＲＶＤＤ、ＰＯＲＶＨＨ 電源電圧
ｖｐ しきい値電圧
ｒｅｓｅｔ ｈ リセット論理信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヴァーノン・ノウレス
アメリカ合衆国アイダホ州ボイス ウエ
スト・ツリーライン・コート 10733
(56)参考文献 特開 昭61−95614（ＪＰ，Ａ)
特開 平３−241920（ＪＰ，Ａ)
実開 平２−21926（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/22
G06F 1/24
Claims (7)
- 【請求項１】 監視すべき第１の電源電圧を受けかつス
ケーリングするための第１の入力手段と、 しきい値電圧を提供するためのしきい値電圧手段と、 スケーリングされた第１の電源電圧を前記しきい値電圧
と比較し、前記第１の電源電圧が前記しきい値電圧を越
えたときに有効電源状態を指示し、そうでない場合には
無効電源状態を指示するための第１のコンパレータ手段
と、 前記有効電源状態の指示に応答して有効状態に２値リセ
ット出力信号をアサートし、前記無効電源状態の指示に
応答して無効状態に前記２値リセット出力信号をアサー
トする、２値リセット出力信号を提供する出力手段と、 所定の遅延期間を提供し、前記遅延期間の終了を指示す
るための遅延タイマーと、 前記有効電源状態の指示に応答して前記遅延タイマーを
開始する手段と、 前記リセット出力信号を前記有効状態に変える前に、前
記第１の電源が最後に無効になったときから少なくとも
前記遅延期間が経過することを保証するために、前記遅
延タイマーが前記遅延期間の終了を指示するまで前記遅
延タイマーの開始を遅延するための手段と、 前記遅延タイマーを回避するように前記出力手段に直接
結合され、それによって前記遅延期間の終了に関係なく
直ちに前記リセット出力信号を前記無効状態にし、前記
無効電源状態の指示に応答して前記リセット出力信号を
無効状態にする前記第１のコンパレータ手段に結合され
た手段と、 を備えることを特徴とする有効状態及び無効状態を有す
る２値リセット出力信号を発生するためのパワーオンリ
セット回路。 - 【請求項２】 ヒステリシスを提供するための前記しき
い値電圧手段に結合された手段と、 監視すべき第２の電源電圧を受けかつスケーリングする
ための第２の入力手段と、 スケーリングされた前記第２の電源電圧を前記しきい値
電圧と比較し、スケーリングされた前記第２の電源電圧
が前記しきい値電圧を越えたときに有効電源状態を指示
し、そうでないときには無効電源状態を指示するための
第２のコンパレータ手段と、 前記第１のコンパレータ手段及び第３のコンパレータ手
段の一つ又は両方が無効電源電圧を示すと、それによっ
て前記しきい値電圧がヒステリシスを示すので前記第２
のコンパレータ手段も第３のコンパレータ手段もそれぞ
れヒステリシスを必要としない無効電源状態を示すため
の第１のコンパレータ手段及び第３のコンパレータ手段
に結合された論理手段と、 を更に備えることを特徴とする請求項１記載の有効状態
及び無効状態を有する２値リセット出力信号を発生する
ためのパワーオンリセット回路。 - 【請求項３】 前記第１の電源電圧に結合された第１の
入力を有する電圧コンパレータ手段を備える前記第１の
コンパレータ手段と、 前記第２の電源電圧に結合された第１の入力を有する電
圧コンパレータ手段を備える前記第３のコンパレータ手
段と、 前記しきい値電圧を受けるために結合された第２の入力
をそれぞれ備える前記第１のコンパレータ手段及び第３
のコンパレータ手段のそれぞれと、 一つ又は両方の監視された前記電源電圧がそのそれぞれ
の有効電源電圧レベルより降下するとき、前記論理ゲー
トの出力状態が変化するので前記電圧コンパレータ手段
の出力を結合するために前記電圧コンパレータ手段のそ
れぞれの出力が結合された入力を有する論理ゲートを含
む前記論理手段と、 を備えることを特徴とする請求項２記載の有効状態及び
無効状態を有する２値リセット出力信号を発生するため
のパワーオンリセット回路。 - 【請求項４】 前記遅延タイマーは、 中間論理信号を格納する手段と、 キャパシタ電圧を充電するための遅延キャパシタと、 前記中間信号が第１の状態である場合に前記遅延キャパ
シタを充電し、前記中間信号が第２の状態である場合に
前記遅延キャパシタを放電するための前記格納する手段
に応答する手段と、 前記遅延キャパシタの電圧を所定の基準電圧と比較し、
前記遅延キャパシタの電圧が前記基準電圧よりも降下し
たときに指示し、それによって前記遅延キャパシタが実
質的に放電されるように指示する第２のコンパレータ手
段と、 前記第２のコンパレータ手段を備え、かつ前記第１のコ
ンパレータ手段に結合され、前記電源電圧が無効のとき
及び前記遅延キャパシタが実質的に放電された後に、前
記遅延キャパシタのみの放電を開始するために前記中間
論理信号を前記第２の状態に設定し、それによって、新
しい遅延期間を開始する前に前記遅延期間の終了を保証
する前記遅延タイマの開始を遅延するための手段と、 を備え、 前記遅延タイマーを開始する手段は前記有効電源状態の
指示に応答して、前記遅延キャパシタの充電を開始する
ように前記中間論理信号を前記第１の状態に設定するた
めの前記第１のコンパレータ手段に結合され、前記遅延
期間は前記遅延キャパシタを充電するために必要な時間
であることを特徴とする請求項１記載の有効状態及び無
効状態を有する２値リセット出力信号を発生するための
パワーオンリセット回路。 - 【請求項５】 第１の電圧コンパレータ手段並びに第２
の電圧コンパレータ手段及びラッチ手段を提供するステ
ップと、 前記第１の電圧コンパレータ手段で、前記入力電圧が有
効である指示を形成するために前記電源入力電圧をしき
い値電圧と連続的に比較するステップと、 前記第２の電圧コンパレータ手段で、前記キャパシタが
実質的に放電されたときに指示を形成するためにキャパ
シタ電圧を連続的に監視するステップと、 前記入力電圧が有効でかつ前記キャパシタが実質的に放
電さたとき、前記キャパシタを再充電し始めるために前
記ラッチ手段を第１の状態に設定するステップと、 前記入力電圧が前記しきい値電圧より降下したことに応
答して、前記キャパシタを放電するために前記ラッチ手
段を第２の状態に設定し、前記リセット出力信号を前記
無効状態に設定し、それによって、前記キャパシタの放
電を待たずに前記リセット出力信号を前記無効状態に設
定するステップと、 を備えることを特徴とする電源入力電圧に応答する集積
回路パワーオンリセット信号生成方法。 - 【請求項６】 第３の電圧コンパレータ手段を提供する
ステップと、 前記第３のコンパレータ手段で、前記キャパシタ電圧を
基準電圧と連続的に比較するステップと、 前記キャパシタ電圧が前記基準電圧を越えた後、前記入
力電圧が前記しきい値を越えた場合に、前記リセット出
力信号を前記有効状態に設定するステップと、をさらに
備えることを特徴とする請求項５記載の電源入力電圧に
応答する集積回路パワーオンリセット信号生成方法。 - 【請求項７】 前記しきい値電圧をヒステリシスにより
高くするステップをさらに備えることを特徴とする請求
項６記載の電源入力電圧に応答する集積回路パワーオン
リセット信号生成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/891,587 US5369310A (en) | 1992-06-01 | 1992-06-01 | CMOS power-on reset circuit |
| US891,587 | 1992-06-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637613A JPH0637613A (ja) | 1994-02-10 |
| JP3410765B2 true JP3410765B2 (ja) | 2003-05-26 |
Family
ID=25398473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15140393A Expired - Fee Related JP3410765B2 (ja) | 1992-06-01 | 1993-05-28 | Ｃｍｏｓパワーオンリセット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5369310A (ja) |
| JP (1) | JP3410765B2 (ja) |
Families Citing this family (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2699755B1 (fr) * | 1992-12-22 | 1995-03-10 | Sgs Thomson Microelectronics | Circuit de démarrage et de sécurité contre les coupures d'alimentation, pour circuit intégré. |
| US5495196A (en) * | 1993-05-07 | 1996-02-27 | Xilinx, Inc. | User controlled reset circuit with fast recovery |
| US5450417A (en) * | 1993-10-26 | 1995-09-12 | Texas Instruments Incorporated | Circuit for testing power-on-reset circuitry |
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