CN106487367A - 上电复位电路，及产生上电复位信号的方法 - Google Patents

Abstract

本发明提供了一种上电复位电路。所述上电复位电路包括两个比较器和一个锁存电路。所述上电复位电路可以在电源电压上升至第一基准电压之上时产生解除复位状态的解除信号，以及在所述电源电压下降至第二基准电压之下时产生重设定所述复位状态的重设定信号。所述上电复位电路还包括用来正确初始化和确保稳压电压和带隙电压稳定和高于地电压的电路。

Description

上电复位电路，及产生上电复位信号的方法

技术领域

本发明涉及集成电路领域，尤其涉及一种上电复位电路及一种产生上电复位信号的方法。

背景技术

在很多电子系统中，诸如基准电压、稳压电压和稳流电流等关键组件需要一定的时间来达到稳定。为了避免系统的异常运行，这些组件必须在进行常规操作之前稳定到一个确定的电源状态。通常，上电复位电路(POR：Power-On Reset circuit)被用来初始化稳定的电源状态，以确保能够完成安全启动。上位复位电路通过电源激活的方式强制系统进入复位状态，并使系统保持在该状态直至电源稳定，该状态可以采用诸如基准电压等参数来指示。通常，当能够安全解除时，尽快解除所述复位状态是非常有用的。

已经采用了多种不同的电路设计来提高上电复位电路的性能。但是，在以下的应用领域还需要进一步提高上电复位电路的性能，包括：检测不同系统组件的稳定运行，这些系统组件可能由于工艺和温度的多样性以及电源的上电跳变时间的变化而以多种不同的方式上电；识别解除复位的需求假象；以及，避免超出为提升系统性能的必要条件而花费的多余时间。

发明内容

本发明解决的技术问题是现有技术的上电复位电路的性能不佳。

本发明实施例提供了一种上电复位电路，适于产生复位信号。所述上电复位电路包括：第一比较器，包括第一输入端、第二输入端和输出端，所述第一比较器的第一输入端与第一基准电压耦合，所述第一比较器的第二输入端与电源电压耦合；第二比较器，包括第一输入端、第二输入端和输出端，所述第二比较器的第一输入端与所述电源电压耦合，所述第二比较器的第二输入端与第二基准电压耦合；以及锁存电路，包括第一端、第二端和输出端，所述第一比较器的输出端与所述锁存电路的第一端耦合，所述第二比较器的输出端与所述锁存电路的第二端耦合；其中，所述锁存电路的输出端被配置适于，在所述电源电压上升至所述第一基准电压之上时产生解除复位状态的解除信号，在所述电源电压下降至所述第二基准电压之下时产生重设定所述复位状态的重设定信号。

在一实施例的上电复位电路中，所述第一基准电压大于所述第二基准电压。

在一实施例的上电复位电路中，所述第一基准电压和所述第二基准电压与稳压电压具有比例关系，所述稳压电压基于带隙电压产生。

在一实施例的上电复位电路中，在所述锁存电路产生所述解除信号之前，所述复位状态已被设定。

在一实施例的上电复位电路中，还包括：耦合在所述电源电压和所述锁存电路的第一端之间的电容。

在一实施例的上电复位电路中，还包括启动电路，所述启动电路包括：耦合在电源电压和第一晶体管之间的第一电容；所述第一晶体管包括耦合至所述第一电容的漏极、接地的源极和耦合至控制电压的栅极；第二晶体管，包括耦合至所述锁存电路第一端的漏极、接地的源极和耦合至所述第一晶体管源极的栅极；和耦合在所述锁存电路的第一端和地之间的第二电容。

在一实施例的上电复位电路中，所述解除信号被配置延时，直至所述稳压电压稳定。

在一实施例的上电复位电路中，所述稳压电压的延时版本被用于与所述稳压电压比较。

在一实施例的上电复位电路中，还包括第一解除阻止电路，所述第一解除阻止电路包括：第一晶体管，包括耦合至所述稳压电压的源极、耦合至第二晶体管栅极的栅极、和耦合至所述第一晶体管栅极和第三晶体管的漏极；第二晶体管，包括耦合至所述稳压电压的源极、耦合至所述第一晶体管栅极的栅极、和耦合至电容的漏极；第三晶体管，包括耦合至所述第一晶体管漏极的漏极、接地的源极、和耦合至控制电压的栅极；耦合在所述第二晶体管漏极和地之间的电容；比较器，包括与所述稳压电压耦合的非反相端，和与所述第二晶体管漏极耦合的反相端。

在一实施例的上电复位电路中，所述电容的大小决定了产生所述稳压电压的延时版本的延时时间。

在一实施例的上电复位电路中，所述解除信号被配置延时，直至所述稳压电压稳定。

在一实施例的上电复位电路中，所述解除信号被配置延时，直至所述稳压电压远大于地电压。

在一实施例的上电复位电路中，还包括第二解除阻止电路，所述第二解除阻止电路包括：第一晶体管，包括耦合至所述电源电压的源极、耦合至第二晶体管栅极的栅极、和耦合至所述第一晶体管栅极和第三晶体管的漏极；第二晶体管，包括耦合至所述电源电压的源极、耦合至所述第一晶体管栅极的栅极、和耦合至第四晶体管的漏极；第三晶体管，包括耦合至第一晶体管漏极的漏极、接地的源极、和耦合至控制电压的栅极；第四晶体管，包括耦合至第二晶体管漏极的漏极、接地的源极、和耦合至分压电路的栅极；所述分压电路与所述稳压电压和地耦合；耦合在所述电源电压和所述第二晶体管漏极之间的电容；和在与所述第二晶体管漏极和第四晶体管源极耦合的端点产生的输出信号。

在一实施例的上电复位电路中，所述分压电路为所述稳压电压定义了一个大于地电压的范围，在所述范围内可以产生所述解除信号。

在一实施例的上电复位电路中，所述第二基准电压为所述稳压电压的存储版本。

在一实施例的上电复位电路中，还包括延时电路，所述延时电路包括晶体管，所述晶体管的漏极耦合至所述稳压电压，栅极耦合至电源电压，源极耦合至电容；其中，所述第二比较器的第二输入端耦合至所述晶体管的源极。

在一实施例的上电复位电路中，在产生所述解除信号后，所述第一基准电压变为另一不同的电压电平。

在一实施例的上电复位电路中，还包括：位于所述稳压电压和第一晶体管之间的串联电阻；所述第一晶体管包括与所述串联电阻连接的漏极、与第二晶体管耦合的源极、以及与使能信号耦合的栅极；所述第二晶体管包括与所述第一晶体管源极耦合的漏极、与控制电压耦合的栅极、以及接地的源极；其中，所述第一比较器的第一输入端耦合至所述串联电阻之间的端点。

本发明实施例还提供了一种产生上电复位信号的方法，包括：比较第一基准电压和电源电压；比较第二基准电压和所述电源电压；当所述电源电压上升至所述第一基准电压之上时，产生解除复位状态的解除信号；当所述电源电压下降至所述第二基准电压之下时，产生重设定所述复位状态的重设定信号

在一实施例的产生上电复位信号的方法中，所述第一基准电压大于所述第二基准电压。

在一实施例的产生上电复位信号的方法中，所述第一基准电压和所述第二基准电压与带隙电压具有比例关系。

在一实施例的产生上电复位信号的方法中，在产生所述解除信号之前，所述上电复位信号设定所述复位状态。

在一实施例的产生上电复位信号的方法中，还包括：延时所述解除信号直至所述带隙电压稳定

在一实施例的产生上电复位信号的方法中，还包括：当所述带隙电压接近地电平时，阻止所述解除信号。

在一实施例的产生上电复位信号的方法中，所述第二基准电压为带隙电压的已存储倍数。

与现有技术相比，本发明实施例的技术方案具有以下优点：本发明的上电复位电路包括第一比较器、第二比较器和锁存电路，所述上电复位电路起始于一个设定状态，解除信号处于高态，重设定信号处于低态，从而使得POR信号为高态。随着上电步骤的进行，所述电源电压到达一个安全的启动电压能够确保安全的芯片操作，所述POR电路需要解除所述复位状态。通过所述比较器比较电源电压和第一基准电压，当所述电源电压大于所述第一基准电压时，所述解除信号从高态转变为低态，因此，所述锁存电路接收到一个低态解除信号和一个高态重设定信号，从而产生一个低态POR信号。所述复位状态将会一直保持被解除直至所述POR电路重设定复位状态。进一步地，由于一旦电源电压掉到阈值电压以下，系统将会产生故障。因此，当电源电压低于一第二阈值电平时需要重设定所述复位状态。通过所述比较器将电源电压与第二基准电压进行比较。一旦所述电源电压掉到所述第二基准电压以下，所述比较器产生一个低态重设定信号，随后，所述锁存电路产生一个高态POR信号来重设定所述复位状态。

附图说明

本发明的技术方案通过示例进行说明，且并不限制于附图中的图形，附图中相同或相似的标号代表相同或相似的元件。

图1示出了本发明一实施例的上电复位电路的结构示意图；

图2示出了本发明一实施例的上电复位电路的细节结构示意图；

图3示出了本发明一实施例的用于确保POR电路初始时处于设定状态的启动电路示意图；

图4示出了本发明一实施例在允许复位状态的解除操作之前确保稳压电压稳定的电路的示意图；

图5示出了本发明一实施例在允许复位状态的解除操作之前确保稳压电压高于地电平的电路的示意图；

图6示出了本发明一实施例的用于产生所述稳压电压的存储版本的电路的示意图；

图7示出了本发明一实施例的在复位状态的解除操作之后改变第一稳压电压的电路的示意图；

图8示出了本发明一实施例POR电路操作的流程示意图。

具体实施方式

在下面的描述中，为了使本发明的实施例能够被透彻理解，阐述了很多细节。但是，显然地，对于本领域技术人员来说，本发明的实施例也可以在没有部分这些细节的情况下实施。在其他示例中，为了避免混淆本发明的实施例，一些公知的结构和器件通过框图的形式示出，而不是细节。

需要说明的是，本发明实施例的对应附图中，信号采用线条表示。一些线条可能更粗一些以表示多条复合的信号路径，和/或在一端具有箭头以表示主要的信息流向。但是这些标志并不用于限制本发明。当然，线条还被用于连接一个或多个示例实施例来促进对电路和逻辑单元的理解。任何由设计需求或者选择表示的代表信号，可能实际上包括一个或多个信号，该信号可以沿任一方向传输并以任何适宜类型的信号组合进行实施。

说明书的通篇以及权利要求中，术语“连接”是指相互连接的事物之间的直接电学连接，而没有中间器件。术语“耦合”或者是指相互连接的事物之间的直接电学连接，或者是指通过一个或多个无源或有源的中间器件实现的间接连接。术语“电路”是指以一定方式进行排列来相互合作，继而实现所需功能的一个或多个无源和/或有源器件。术语“信号”是指至少一个电流信号、电压信号或者数据/时钟信号。“一”、“一个”和“该”还包含了复数概念。“在…内”同时包括“在内”和“在上”的含义。

如本说明书所使用，除非另有规定或说明，表示顺序的形容词“第一”、“第二”和“第三”等，用于描述通用的对象，仅表明相似对象的不同实例被提及，而并不用于暗示如此描述的对象必须具有时间、空间、队列或者其他任何形式的确定的顺序。所述术语“大体上”在本文中是指在目标的10％内。

为了对实施例的描述，除非另有说明，晶体管是指金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和衬底端。源极和漏极端可以是相同的端，且在本说明书中可交换使用。本领域技术人员应当理解的是，在不脱离本发明思想的范围内，也可以使用其他晶体管，例如，双极结型晶体管(BJT PNP/NPN)、BiCMOS、CMOS等等。

图1示出了本发明实施例的一个示例上电复位电路的原理图。所述上电复位电路(POR)100包括锁存电路110和两个比较器121和122。

参考图1，所述上电复位电路100包括比较器121和122。在一个实施例中，所述比较器121和122为运算放大器，每个比较器均具有一个反相端和一个非反相端。所述比较器121和122的输出端与所述锁存电路110耦合。

根据本发明的一个实施例，所述比较器121的非反相端接收第一基准电压123，所述比较器121的反相端接收电源电压124。在另一个实施例中，所述比较器121的反相端121接收与所述电源电压成比例的电压。在一实施例中，所述比较器122的非反相端接收电源电压125，以及所述比较器122的反相端接收第二基准电压。在一实施例中，所述比较器121的非反相端接收与所述电源电压成比例的电压。

本发明的一实施例中，所述基准电压123和126与一稳压电压成比例。现有技术中任何适宜的技术都可被用来配置所述稳压电压来产生成比例的基准电压123和126。在一实施例中，所述稳压电压通过电压调节电路基于带隙电压V_BG产生。如本文所定义，所述带隙电压V_BG无论电源变化、温度变化和器件负载变化都为一个恒定电压。基于所述稳压电压和带隙电压V_BG产生基准电压123和126可以采用现有技术中任何已知的方法。在一实施例中，所述第一基准电压大于所述第二基准电压。例如，当所述POR电路100用于无线射频识别(RFID)系统时，所述带隙电压V_BG为0.365V，而所述第一基准电压为V_BG的三倍(1.095V)，所述第二基准电压为V_BG的两倍(0.73V)。

在一可选实施例中，所述基准电压123和126的电压值相同，但是，所述比较器121和122将所述基准电压与电源电压成比例的电压进行比较。例如，当所述POR电路100用于RFID系统时，所述基准电压123和126具有相同的电压值0.73V(V_BG电压0.365的两倍)，但是，所述比较器121接收与所述电源电压三分之二相同的电压，所述比较器122接收所述电源电压。现有技术中任何适宜技术都可以用来产生与电源电压成比例的电压。

在本发明的一实施例中，可以采用分压器为所述比较器121和122产生所述电源电压和稳定电压的适宜比例。在一实施例中，采用串联电阻形构成压器。在一可选实施例中，根据现有技术中的任何已知方法，如采用二极管连接的pMOS晶体管(diode-connected pMOS transistor)来替代电阻。当将元器件进行等比缩小时，所述采用二极管连接的pMOS晶体管使得流经所述分压器的电流更小。

参考图1，所述POR电路100包括锁存电路110。在一实施例中，所述锁存电路110为采用两个交叉耦合的与非门(NAND gates)112和114构成的SR触发器。所述与非门112接收从所述比较器121接收解除信号(de-assertsignal)111。所述与非门114从所述比较器122接收重设定信号(re-assertsignal)113。所述锁存器110的输出端输出POR信号115。所述POR信号或者解除所述复位状态或者重设定所述复位状态。低压POR信号115解除所述复位状态。为了产生低压POR信号115，所述锁存电路110需要一个低的解除信号111和一个高的重设定信号113。另一方面，高压POR信号115重设定所述复位状态。为了产生高压POR信号115，所述锁存电路110需要一个高的解除信号111和一个低的重设定信号113。

本发明的一个实施例中，所述POR电路100必须起始于一个设定状态(asserting state)。因此，最初所述解除信号111处于高态，所述重设定信号113处于低态，从而使得所述POR信号115为高态。随后，随着上电步骤的进行，所述重设定信号113可以被恢复到高态，同时所述锁存电路110输出的POR信号115保持在高态。随着系统上电，当所述电源电压到达一个安全的启动电压以及其他条件也得到满足以确保安全的芯片操作，所述POR电路100必须解除所述复位状态。在一实施例中，所述比较器121比较所述电源电压124和所述第一基准电压123。当所述电源电压124大于所述第一基准电压123时，所述解除信号111从高态转变为低态。因此，所述锁存电路110接收到一个低态解除信号111和一个高态重设定信号113，从而产生一个低态POR信号115。同样地，一旦所述电源达到一个安全阈值，所述POR电路100解除所述复位状态。当所述POR电路100用于一个RFID系统时，例如，所述第一基准电压123可以被设置在1.095V，为三倍的V_BG(0.365V)。因此，当所述启动电压达到1.095V，所述POR电路100解除所述复位状态。在另一方面，所述第二基准电压126可以被是设置在0.73V，为两倍的V_BG(0.365V)。因此，如果所述电压达到上述的1.095V，也就是其必然不会低于0.73V，所述比较器122产生一个高态重设定信号113。当接收到一个低态解除信号111和一个高态重设定信号113，所述锁存电路110产生一个低态POR信号115。低态的POR信号115解除所述复位状态。所述复位状态将会一直保持被解除直至所述POR电路100重设定所述复位状态。

在一实施例中，所述第一基准电压123必须被设置为一个阈值电平，所述阈值电平允许所述POR电路100复位循环。复位循环发生在当所述装置经历一个复位序列，且相同或相关的复位事件重新出现，从而导致发生一个新的复位序列。在RFID系统中，将所述第一基准电压123设置为三倍的V_BG将会防止复位循环的发生。

在本发明的一实施例中，一旦所述电源电压掉到一阈值电压以下，该系统将会产生故障。因此，当所述电源电压低于一第二阈值电平时需要重设定所述复位状态。在一实施例中，所述比较器将所述电源电压125与第二基准电压126进行比较。在一实施例中，一旦所述电源电压125掉到所述第二基准电压126以下，所述比较器126产生一个低态重设定信号113。由于所述第二基准电压126低于所述第一基准电压123，所述比较器121产生一个高态解除信号111。随后，所述锁存电路110产生一个高态POR信号115来重设定所述复位状态。当所述POR电路110用于RFID系统的情况下，例如，所述第二基准电压126可以设置在0.73V，为两倍的V_BG(0.365V)。因此，当失去足够的射频功率，电源电压掉至0.73V以下，所述比较器122产生一个低态重设定信号113。在另一方面，所述第一基准电压123可以被设置在1.095V，为三倍的V_BG(0.365V)。因此，如果所述电源电压掉至0.73V以下，其必然小于1.095V，所述比较器121产生一个高态解除信号111。当接收到高态解除信号111和低态重设定信号113，所述锁存电路110产生高态POR信号115。高态POR信号115重设定所述复位状态。所述复位状态将会一直被设定(asserted)直至所述POR电路100如上所述解除所述复位状态。

图2进一步示出了本发明实施例的一示例POR电路200的细节原理图。需要说明的是，为了简洁和/或清楚的说明，图2中涉及的一些本发明的组件将会在其他图中示出。

本发明的一实施例中，所述POR电路200必须起始于一个设定状态直至复位信号解除的条件得到满足。为了维持所述设定状态，到所述与非门112的解除信号211必须为高态，而到所述与非门114的重设定信号213必须为起始于低态。随着系统启动，所述重设定信号213将会过渡到高态。在一实施例中，在所述电源电压V_dd和所述解除信号211之间设置有电容C1。如此，在所述系统启动过程中，随着所述电容C1充电，所述解除信号211的电压跟随V_dd电压。在另一方面，为了在系统启动初始将所述解除信号213维持在低态，可以采用图3所示的电路。

本发明一实施例中，电压调整器(voltage regulators)采用V_BG来产生所述基准电压123和126。但是，在不同起始状态和加电速率下，一些带隙电路和电压调整器会表现的有些不规律，具有不同的表现行为。所述POR电路200可以确保所述复位状态不被解除直至所述调整器和带隙的电压稳定。如下面的进一步描述，图中的电路可以被用来确定是否已经达到所述稳定点。如下面的进一步描述，为了阻止所述解除，图4中的线路可以产生一个高态阻止信号411。

在本发明一实施例中，所述POR电路200还必须在所述基准电压123和126均过低时，阻止解除复位状态。所述带隙电压在一些时间开始升高，因此所述基准电压123和126在初始时可能处于地电平。当图4的电路在所述稳定电压V_REG稳定前阻止所述复位状态解除时，图5所示的电路确保在所述基准电压过低时能阻止过早解除。如下面的进一步描述，为了阻止所述解除，图5所示的电路产生一个高态阻止信号511。

在本发明的一实施例中，一旦在所述电源电压125掉至第二基准电压126之下时，为了重设定所述复位状态，所述解除信号211必须为高态。在一实施例中，为了确保当所述重设定信号在低态时所述解除信号211在高态，必须采用逻辑门。参考图2，可以采用或非门202结合与非门203来实现。在一实施例中，所述或非门202接收反相器205的输出信号1205和阻止信号511。或非门202的输出信号1202输入所述与非门203。

在一实施例中，基于所述比较器204确定所述电源电压125已经掉至所述阈值电压之下，信号113转到低态。所述或非门202从所述反相器205接收高态信号1205。其后，无论所述信号511的状态，所述或非门202的输出信号1202为低态。由于至所述与非门203的输出信号1202为低态，所述解除信号211将会为高态而无论所述信号1201的状态。

在一实施例中，可以基于图4和图5的电路产生的信号来使用逻辑门来阻止解除。在一实施例中，所述或非门201接收所述阻止信号411和解除信号111。所述或非门202接收所述阻止信号511和信号1205。或非门201的输出1201和或非门202的输出1201输入至所述与非门203。为了解除所述复位状态，所述与非门203的解除信号211必须为低。仅当所述与非门203的两个信号1201和1202均为高态时所述解除信号211为低态。进一步地，当所有输入信号111、411、511和1205均为低态时，所述或非门201和202的输出信号1201和1202为高态。因此，如上所述，图4和图5所示的电路可以通过产生高态阻止信号411和511来阻止所述复位状态的解除。

本发明的一实施例中，所述比较器204比较所述电源电压125与所述第二基准电压126来确保一旦电源电压掉至阈值电平下时的复位状态的解除。但是，由于所述基准电压126基于所述带隙电压V_BG，而V_BG会随着电源电压125的降低而降低，所述解除操作可能永远也不会被初始化。图6的电路可以产生基准电压126的一个存储版本。所处存储版本保存的时间足够所述比较器122来识别所述电源电压正掉至阈值电平之下，从而重设定所述复位状态。

在本发明的一实施例中，所述带隙电路可以采用控制电压来产生稳定电压。所述控制电压可以与诸如电流镜等技术一起使用来产生多个温度无关电流用于非带隙电路的电路中。所述控制电压最初为0但是随着系统启动而增加。在一些实施例中，控制电压可以为任何的常规稳定电压，所述常规稳定电压与可以使得电路稳定操作的电路一起使用，例如POR电路，所述常规稳定电压可以被用于产生稳压电压。

参考图3，电路300通过在系统上电时将所述重设定信号213设置在低态，确保图2所示的POR电路200处于设定状态。所述电路300包括电容C2，电容C2与电压源V_dd，以及晶体管M2的漏极在XX点耦合。所述晶体管M2的栅极与控制电压301耦合。所述晶体管M2的源极与地耦合。所述电路300还包括另一个晶体管M1，其漏极耦合至ZZ点，栅极连接至XX点，且源极耦合到地。电容C3与晶体管M1并联耦合，其一端连接至ZZ点，另一端耦合至地。在本发明一实施例中，所述ZZ点耦合至重设定信号213，位于如图2所示的反相器206和比较器114之间。在一实施例中，所述晶体管M1和M2为N型金属氧化物半导体晶体管(NMOS)。

再参考图3，在系统启动时，所述电压源V_dd开始对所述电容C2充电。XX点的电压最初跟随V_dd。因此，随着V_dd上升，晶体管M1开始导通。如此，晶体管M1将ZZ点的电压拉至地电平。因此，所述重设定信号213向图2所示的锁存器电路110输入低态。如上所述，低态重设定信号213产生高态POR信号115且设定复位状态。

在本发明一实施例中，随着系统加电，所述带隙电压从地电平上升至恒定阈值。在一实施例中，信号301为用于带隙电路，产生稳流电流的控制电压。所述控制电压初始时为0，但是随着系统加电而升高。随着所述带隙开始起作用，所述控制电压301将会上升并开启晶体管M2。所述晶体管M2将XX点电压拉至地电平，且所述晶体管M2进一步地停止导通。因此，使用重设定信号213的状态通过图2中的所述反相器206的输出确定。

参考图4，电路400被用于确保在稳压电压V_REG和带隙电压稳定后阻止所述复位状态的重设定操作。在本发明一实施例中，所述电路400包括3个晶体管M3、M4和M5，电容C4和比较器420。在一实施例中，所述晶体管M3和M4为P型金属氧化物半导体(PMOS)晶体管。在一实施例中，所述晶体管M3和M4以下面的配置方式构成电流镜：所述晶体管M3和M4的栅极在一起，所述晶体管M3和M4的源极耦合至稳压电压V_REG，且所述晶体管M3被强制维持由晶体管M5和点401确定的电流。在一实施例中，晶体管M3与晶体管M4匹配，也就是说，两个PMOS晶体管具有相同的特性。栅极耦合和晶体管特性匹配可以使得，晶体管M3的V_GS(栅源电压)被设定为与晶体管M4的V_GS相同，因此，流经晶体管M3漏极的电流I_REF与流经晶体管M4漏极的电流I_OUT相同。在一实施例中，所述晶体管M3和M4的衬底端被耦合至电源电压V_dd。

参考图4，所述晶体管M3的漏极还耦合至晶体管M5的漏极。晶体管M5中的电流通过控制电压401来控制。控制电压被用来在带隙电路中产生稳流电流。所述控制电压初始为0，但是随着系统上电而升高。在一实施例中，所述晶体管M5为NMOS晶体管。在本发明一实施例中，晶体管M4的漏极耦合至所述电容C4。电容C4的另一端接地。在一实施例中，在端点402产生稳压电压V_REG的延时复制，所述端点402将电容C4连接至晶体管M4的漏极和比较器420的反相端。所述比较器420的非反相端耦合至稳压电压403。在一实施例中，所述比较器420为运算放大器(OPAMP)。所述比较器420产生阻止信号411。

参考图4，最初时所述控制电压401接近地电平。随着系统加电以及电源电压V_dd上升，来自带隙电路的控制电压401和稳压电压也会上升。但是，如下面的进一步描述，延时的稳压电压402在最初时保持低态。随后，所述比较器420产生高态阻止信号411。

在一实施例中，一旦所述控制第一401达到合适的电平，随着所述带隙开始趋近最终的稳定状态，所述晶体管M5开始导通。在一实施例中，从晶体管M5到M3的较小的电流I_REF被镜像为来自所述晶体管M4漏极的电流I_OUT。在一实施例中，所述镜像电流I_OUT可以非常小，例如，大约为6纳安(nano-amp)。当所述电源电压充分升高时，所述电流I_OUT为与温度无关的已知值，且被稳流。所述电流I_OUT开始对所述电容C4充电。在一实施例中，所述延时稳压电压402达到与所述稳压电压403非常接近的电压值时所消耗的时间，可以通过所述电容C4的大小来精确确定。在本发明一实施例中，所述电容C4的大小基于所述稳压电压V_REG和带隙电压稳定所需的时间来确定。一旦所述延时稳压电压402达到所述稳压电压403的值V_REG，所述比较器420产生低态阻止信号411。

在本发明一实施例中，所述比较器420可以被设计为在不同的输入电平下具有偏移电压。所述比较器偏移电压代表了一最小直流(DC)输入电压，该最小直流输入电压被施加于所述比较器的输入端来引起所述比较器的状态转换。此处，所述偏移电压确保一旦所述延时稳压电压402达到V_REG的一个可接受范围内时，所述阻止信号411转换为低态。所述比较器420的偏移电压可以采用所述运算放大器的差分输入晶体管对的积分比例不对称(integral-ratioed asymmetry)来配置，或者通过现有技术中的其他已知技术来配置。例如，若所述POR电路200应用于RFID系统，当所述延时稳压电压402在V_REG的上下20～50mV范围内时，可以修改所述比较器420来产生一个较低的阻止信号411。

上述的电路400，在允许所述POR电路的复位状态解除操作前，将稳压电压的延时复制与所述稳压电压V_REG比较来确保其稳定性。但是，最初，所述延时稳压电压402和稳压电压403两者均接近于地电平。在这种情况下，所述比较器420识别这两个信号的电平非常接近，并产生低态阻止信号411。因此，所述电路400错误地允许对复位状态的解除操作。为了避免在所述稳压电压接近地电平时的解除操作，可以采用电路500。

如图5所示，所述电路500可以阻止在所述稳压电压V_REG过低时对所述复位状态的解除操作。所述电路500包括4个晶体管M6、M7、M8和M9，一组电阻R1、R2和R3，电容C7和两个反相器521和522。在一实施例中，所述晶体管M6和M7为PMOS晶体管。在一实施例中，所述晶体管M6和M7以下述的配置方式构成电流镜：所述晶体管M6和M7的栅极耦合在一起；所述晶体管M6和M7的源极耦合至源极电压V_dd。在一实施例中，所述晶体管M6与所述晶体管M7相匹配，也就是说，两个PMOS晶体管具有相同的特性。栅极耦合和晶体管特性匹配可以使得，晶体管M6的V_GS被设定为与晶体管M7的V_GS相同，因此，流经晶体管M6漏极的电流与流经晶体管M7漏极的电流相同。

所述晶体管M6的漏极与所述晶体管M8的漏极耦合。所述晶体管M8的源极接地。所述晶体管M8的栅极与控制电压501耦合。控制电压被用来在带隙电路中产生稳流电流。所述控制电压初始为0，但是随着系统上电而升高。类似地，所述晶体管M9的漏极与所述晶体管M7的漏极耦合。所述晶体管M9的源极接地。所述晶体管M9的栅极接收分压稳压电压502。在一实施例中，所述分压稳压电压502通过分压电路520产生。在一实施例中，所述分压电路520由一串耦合在稳压电压V_REG和地电压之间的电阻R1、R2和R3构成。在一实施例中，还可以采用多于3个电阻。在一实施例中，所述阻止信号511在通过两个反相器522和521后在YY点产生。所述YY点为连接所述晶体管M7的漏极和所述晶体管M9的漏极的端点。所述电容C7耦合于所述电源电压V_dd和YY点之间。

参考图5，随着源极电压V_dd上升，所述电容C7确保YY点的电压也上升。同样随着源极电压V_dd的上升，控制电压501也上升。所述控制电压501开启所述晶体管M8。在一实施例中，从所述晶体管M8到M6的较小电流I_REF被镜像为从所述晶体管M7的漏极到M9的源极的电流I_OUT。在一实施例中，所述镜像电流I_OUT可以为大于6纳安。如此，YY点的电压可以达到与源极电压V_dd接近。所述YY点的高态通过所述反相器522和521的缓冲后产生高态阻止信号511。只要V_REG非常低，接近地时，所述高态阻止信号511可以阻止复位状态的解除。

所述晶体管M9通过所述分压电路520的输出信号502控制。当所述稳压电压V_REG较低时，M9关断。一旦由所述分压电路520确定的所述稳压电压V_REG的比例达到所述晶体管M9的导通阈值时，所述晶体管M9开始导通。在一实施例中，一旦M9开始导通，M9的电流将会大大高于所述较小的稳流电流I_OUT。接着YY点的电压将会被拉至地电平。在一实施例中，需要V_REF的三分之二来达到所述晶体管M9的导通阈值。所述点YY的低态通过所述反相器522和521的缓冲，产生低态阻止信号511。所述低态阻止信号停止阻止所述POR电路的解除操作。

参考图6，电路400为所述比较器122产生图1中的第二基准电压126的存储版本。在本发明一实施例中，如上所述，带隙电压用于产生稳压电压。所述基准电压与所述稳压电压成比例。所述带隙电压可以方便地在低电源电势下操作。在一实施例中，所述比较器122将所述电压125与所述第二基准电压126比较。一旦所述电压降至所述第二基准电压126之下，所述比较器122产生低态重设定信号113来重设定所述复位状态。

但是，在本发明一实施例中，当芯片掉电时，随着所述电源电压V_dd降低，所述带隙电压也下降。带隙电压的行为依赖于进程的变化、温度和V_dd的下降速率。在一实施例中，所述带隙电压在V_dd电平附近可能开始失效，所述第二基准电压126会快速降至大大低于V_dd。如此，所述电源电压125可能用于不会掉至第二基准电压126之下来引发重设定操作。

参考图6，电路600为图2中的比较器204产生第二基准电压126的存储版本，存储基准电压626。在本发明一实施例中，所述电路600包括NMOS晶体管M10和电容C5。所述晶体管M10的漏极耦合至第二基准电压126，所述晶体管M10的源极耦合至电容C5，所述晶体管M10的衬底端接地，所述晶体管M10的栅极耦合至电源电压V_dd。所述存储基准电压626在电容C5和所述晶体管M10源极耦合的点产生。所述电容C5的另一端接地。

在本发明一实施例中，当所述系统加电且所述电源电压超过所述POR信号解除操作的阈值时，所述晶体管M10被开启。因此，所述电容C5通过所述晶体管M10充电至于所述第二基准电压126相同的电压电平。在一实施例中，随着所述芯片掉电且V_dd掉至于所述第二基准电压126接近，所述晶体管M10以极低的速率导通。但是，由于所述电容C5被充电，所述存储基准电压626的电平在芯片掉电的时间尺度内保持不变。当图2中的所述电源电压125掉至所述存储基准电压626以下时，所述比较器122翻转所述锁存电路110来重设定复位状态。

在本发明一实施例中，所述比较器122可以被设计为在不同的输入电平下具有偏移电压。所述比较器偏移电压代表了一最小直流(DC)输入电压，该最小直流输入电压被施加于所述比较器的输入端来引起所述比较器的状态转换。所述比较器122的偏移电压可以采用所述运算放大器的差分输入晶体管对的积分比例不对称(integral-ratioed asymmetry)来配置，或者通过现有技术中的其他已知技术来配置。在一实施例中，所述比较器122可以被配置来推动处于电压电平低于所述存储基准电压626时的重设定电压。例如，若所述POR电路200应用于RFID系统，当所述电源电压125在所述存储基准电压626之下20～50mV范围内时，可以修改所述比较器122来推动所述重设定电压。在一实施例中，当所述电源电压125在0.7V附件或稍低时，推动所述重设定电压。

上述描述的POR电路200还可以在芯片中实现其他功能。该电路可以用来确定何时电源电压V_dd大于基准电压，以及何时其降至其他特定基准电压之下。在本发明一实施例中，如上所述，第一比较器比较所述电源电压V_dd和带隙电压V_BG的三倍电压，所述第二比较器比较所述电源电压V_dd和带隙电压V_BG的两倍电压。在一实施例中，所述基准电压可以被修改来设置不同的阈值。例如，可以使芯片中在多个电压电平下不可靠的多种电路无效，来阻止误操作。

在本发明一实施例中，为了调整输入至比较器的基准电压的电平，使用了一串电阻。在一实施例中，通过已知电阻从电压调整器抽取已知电流，可以精确调整输入所述比较器的基准电压。所述电流可以以一定比率从带隙电路或者其他基准电路的已知稳流电流中镜像而来。所述电阻也与带隙电路中的那些电阻匹配。因此，虽然所述电阻的绝对值变化，被用作进行调整的，通过电阻的电流产生的电压却会与所述基准电压一样精确。在一实施例中，所述电阻可以被分段，根据需要分接电阻分段之间的节点，可以实现所述比较器输入的大范围电压调整。

参考图7，示出了为图2所示的比较器214产生输入的电路的示意图。在一实施例中，所述电路700包括为比较器712的反相端产生输入信号721的分压电路720，和为比较器712的非反相端产生基准信号731的电路730。在一实施例中，所述分压电路720包括多个电阻。例如，所述分压电路720包括电阻R1、R2和R3。在一实施例中，所述电阻R1、R2和R3具有相同的阻值。在一实施例中，基于与所述比较器712耦合的所述分压电路720的那个端点，可以产生电源电压V_dd的不同比例。例如，如图7所示，输入信号721为所述电源电压V_dd的三分之二。

在本发明一实施例中，电路730被配置用来调整至所述比较器712非反相端的基准电流731。所述电路730包括位于所述基准电压V_REF和地之间的具有两个晶体管M21和M22的耦合串联的多个电阻(R1，R2，…,Rn)。所述晶体管M21的栅极耦合至使能信号702。所述晶体管M22的栅极耦合至控制电压701。所述电路730产生基准信号731。所述比较器712的非反相端耦合至所述电阻R1至Rn之间的一个端点。在一实施例中，所述基准信号731依赖于所述比较器712耦合至串联的R1至Rn中哪两个电阻之间的端点。

在本发明一实施例中，当所述使能信号702设置为地电平时，所述比较器712与前面所述的图1中的比较器121的功能相同。串联的电阻R1至Rn将所述比较器712的非反相端拉至所述基准电压V_REF。随后，将会产生如前所述的解除操作。但是，一旦所述复位状态的解除操作被执行，使能信号702会开启所述晶体管M21。同时，控制电压通过晶体管M22推动产生已知电流。所述电流穿过一定数量的电阻R1至Rn，强制所述基准信号731低于所述基准电压V_REF。在一实施例中，由于所述解除操作已经发生，比较器712的输出的上升不会影响POR电路200的行为。

在本发明一实施例中，所述系统的其他芯片逻辑可以为感应输出信号111中的逻辑高电压。在一实施例中，所述芯片中的其他不能在或低于所述电路700感应到的电压处正常操作的感应电路可能失效。例如，非易失性存储器可以在0.85V很好地操作，但是，它的写功能可能会在或低于0.8V时损坏。参考图7，当所述输入信号721低于所述基准信号731时，所述比较器712的输出信号111将会转到高态(与V_dd非常接近)。在另一方面，当所述输入信号721高于所述基准信号731时，所述比较器712的输出信号111将会转到低态(非常接近地)。例如，在图7所示的一实施例中，如果满足以下的不等式，则所述比较器712将会发送禁止高态输出信号111：

(2/3V_dd)＜(V_ref-(I_M22×(R₁+R₂+…+R_j)))

其中，比较器712的非反向输入连接至所述电路730的Rn和Rn+1之间，IM₂₂为流经所述晶体管M22的电流。如此，串联电阻R1至Rn+1允许对基准信号731的调整。在一实施例中，在所述端点和所述比较器712的非反相端之间设置有模拟复用器(analog mux)。随后，通过控制电路实现对基准信号731的调整。

根据本发明的一实施例，图8示出了所述POR电路的操作流程示意图。所述POR电路从系统处于已设定状态的步骤810开始操作。在一实施例中，系统保持在已设定状态直至解除操作的条件得到满足。在一实施例中，任何适宜的启动电路都可被用于产生信号将系统最初置于已设定状态。在一实施例中，上述的图3所示的电路被用于初始化所述POR电路处于已设定状态。

在流程图800的步骤820中，所述POR电路确定所述电源电压V_dd是否高于用来对系统进行安全解除操作的阈值电平。在一实施例中，所述阈值电平被定义为第一基准电压V_REF1。在一实施例中，所述V_REF1通过电压调节器基于带隙电压V_BG产生。在一实施例中，任何适宜的电路都可以用来比较所述基准电压V_REF1和电源电压V_dd。在一实施例中，如图2所示的第一比较器被用来比较V_REF1和V_dd。如果电源电压V_dd大于所述第一基准电压V_REF1设置的阈值，执行步骤830，反之，所述POR电路将会保持已设定状态直至条件满足。

在流程图800的步骤830中，所述带隙电压V_BG和稳压电压V_REG是否处于稳定状态。在一实施例中，所述稳压电压V_REG通过电压调节器基于所述带隙电压V_BG产生。在一实施例中，为了确定所述稳压电压V_REG是否稳定，将所述V_REG的延时版本与V_REG比较。如果两个电压基本相同，所述稳压电压已经稳定。任何适宜的电路都可以用来产生所述稳压电压的延时版本，以及比较所述延时稳压电压和所述稳压电压。在一实施例中，如图4所示的电路被用来产生V_REG的延时版本，以及将其与V_REG比较。如果所述带隙电压V_BG和稳压电压V_REG已经稳定，执行流程图800的步骤840，否则，所述POR电路将会保持已设定状态直至条件满足。

在流程图800的步骤840中，所述POR电路确定所述稳压电压V_REG是否过低。在步骤830中，将稳压电压V_REG的延时版本与V_REG进行了比较。但是，如果V_REG在初始时接近于地电平，则步骤830将会失败。如此，为了安全的解除操作，步骤830确保V_REG处于某一确定电平。任何适宜的电路都可以用来判断V_REG是否处于低压电平。在一实施例中，如图5所示的电路被用来判断V_REG的分量师傅可以处于晶体管的导通电压。如果V_REG高于所需的阈值，执行流程图800的步骤850，否则，所述POR电路将会保持已设定状态直至条件满足。

在流程图800的步骤850中，所述POR电路最终解除所述复位状态。在本发明一实施例中，所述系统会保持在所述解除状态直至重设定操作的调节得到满足。如图8所示，所述POR电路在步骤850和860之间循环，直至满足重设定条件。

在流程图800的步骤860中，所述POR电路确定重设定操作的条件是否得到满足。在一实施例中，当所述电源电压V_dd掉至一阈值电平之下时，系统产生故障。为了避免系统故障，当所述电源电压掉至第二基准电压V_REF2之下时，执行复位状态的重设定。在一实施例中，图2所示的第二比较器被用于比较V_REF2和V_dd。如果所述电源电压V_dd低于由第二基准电压V_REF2设置的阈值时，所述POR电路重设定复位状态并范围步骤810，否则，所述POR电路将会保持在已解除状态。在一实施例中，V_REF2在系统掉电时跟随V_dd。在一实施例中，V_REF2的存储版本被用于与V_dd比较。任何适宜的电路都可以被用于产生V_REF2的存储版本。在一实施例中，图6所示的电路被用于产生V_REF2的存储版本。

基于以上的详细描述，本发明的技术方案还可以做出多种修改。附上的权利要求中所用的术语并不能被解释为对在说明书公开的具体实施方式和权利要求的技术方案的限制。当然，本发明的保护范围完全有附上的权利要求确定，所述权利要求应当以已经确立的对权利要求的解释方式进行解释。

Claims (25)

1.一种上电复位电路，适于产生复位信号，其特征在于，包括：

第一比较器，包括第一输入端、第二输入端和输出端，所述第一比较器的第一输入端与第一基准电压耦合，第二输入端与电源电压耦合；

第二比较器，包括第一输入端、第二输入端和输出端，所述第二比较器的第一输入端与所述电源电压耦合，第二输入端与第二基准电压耦合；以及

锁存电路，包括第一端、第二端和输出端，所述第一比较器的输出端与所述锁存电路的第一端耦合，所述第二比较器的输出端与所述锁存电路的第二端耦合；

其中，所述锁存电路的输出端被配置适于，在所述电源电压上升至所述第一基准电压之上时产生解除复位状态的解除信号，在所述电源电压下降至所述第二基准电压之下时产生重设定所述复位状态的重设定信号。

2.如权利要求1所述的上电复位电路，其特征在于，所述第一基准电压大于所述第二基准电压。

3.如权利要求2所述的上电复位电路，其特征在于，所述第一基准电压和所述第二基准电压与稳压电压具有比例关系，所述稳压电压基于带隙电压产生。

4.如权利要求1所述的上电复位电路，其特征在于，在所述锁存电路产生所述解除信号之前，所述复位状态已被设定。

5.如权利要求4所述的上电复位电路，其特征在于，还包括：耦合在所述电源电压和所述锁存电路的第一端之间的电容。

6.如权利要求5所述的上电复位电路，其特征在于，还包括启动电路，所述启动电路包括：

耦合在电源电压和第一晶体管之间的第一电容；

所述第一晶体管包括耦合至所述第一电容的漏极、接地的源极和耦合至控制电压的栅极；

第二晶体管，包括耦合至所述锁存电路第一端的漏极、接地的源极和耦合至所述第一晶体管源极的栅极；和

耦合在所述锁存电路的第一端和地之间的第二电容。

7.如权利要求3所述的上电复位电路，其特征在于，所述解除信号被配置延时直至所述稳压电压稳定。

8.如权利要求7所述的上电复位电路，其特征在于，所述稳压电压的延时版本被用于与所述稳压电压比较。

9.如权利要求8所述的上电复位电路，其特征在于，还包括第一解除阻止电路，所述第一解除阻止电路包括：

第一晶体管，包括耦合至所述稳压电压的源极、耦合至第二晶体管栅极的栅极、和耦合至所述第一晶体管栅极和第三晶体管的漏极；

第二晶体管，包括耦合至所述稳压电压的源极、耦合至所述第一晶体管栅极的栅极、和耦合至电容的漏极；

第三晶体管，包括耦合至所述第一晶体管漏极的漏极、接地的源极、和耦合至控制电压的栅极；

耦合在所述第二晶体管漏极和地之间的电容；

比较器，包括与所述稳压电压耦合的非反相端，和与所述第二晶体管漏极耦合的反相端。

10.如权利要求9所述的上电复位电路，其特征在于，所述电容的大小决定了产生所述稳压电压的延时版本的延时时间。

11.如权利要求3所述的上电复位电路，其特征在于，所述解除信号被配置延时直至所述稳压电压稳定。

12.如权利要求3所述的上电复位电路，其特征在于，所述解除信号被配置延时直至所述稳压电压大于地电压。

13.如权利要求12所述的上电复位电路，其特征在于，还包括第二解除阻止电路，所述第二解除阻止电路包括：

第一晶体管，包括耦合至所述电源电压的源极、耦合至第二晶体管栅极的栅极、和耦合至所述第一晶体管栅极和第三晶体管的漏极；

第二晶体管，包括耦合至所述电源电压的源极、耦合至所述第一晶体管栅极的栅极、和耦合至第四晶体管的漏极；

第三晶体管，包括耦合至第一晶体管漏极的漏极、接地的源极、和耦合至控制电压的栅极；

第四晶体管，包括耦合至第二晶体管漏极的漏极、接地的源极、和耦合至分压电路的栅极；

所述分压电路与所述稳压电压和地耦合；

耦合在所述电源电压和所述第二晶体管漏极之间的电容；和

在与所述第二晶体管漏极和第四晶体管源极耦合的端点产生的输出信号。

14.如权利要求13所述的上电复位电路，其特征在于，所述分压电路为所述稳压电压定义了一个大于地电压的范围，在所述范围内可以产生所述解除信号。

15.如权利要求3所述的上电复位电路，其特征在于，所述第二基准电压为所述稳压电压的存储版本。

16.如权利要求15所述的上电复位电路，其特征在于，还包括延时电路，所述延时电路包括晶体管，所述晶体管的漏极耦合至所述稳压电压，栅极耦合至电源电压，源极耦合至电容；其中，所述第二比较器的第二输入端耦合至所述晶体管的源极。

17.如权利要求3所述的上电复位电路，其特征在于，在产生所述解除信号后，所述第一基准电压变为另一不同的电压电平。

18.如权利要求17所述的上电复位电路，其特征在于，还包括：

位于所述稳压电压和第一晶体管之间的串联电阻；

所述第一晶体管包括与所述串联电阻连接的漏极、与第二晶体管耦合的源极、以及与使能信号耦合的栅极；

所述第二晶体管包括与所述第一晶体管源极耦合的漏极、与控制电压耦合的栅极、以及接地的源极；

其中，所述第一比较器的第一输入端耦合至所述串联电阻之间的端点。

19.一种产生上电复位信号的方法，其特征在于，包括：

比较第一基准电压和电源电压；

比较第二基准电压和所述电源电压；

当所述电源电压上升至所述第一基准电压之上时，产生解除复位状态的解除信号；

当所述电源电压下降至所述第二基准电压之下时，产生重设定所述复位状态的重设定信号。

20.如权利要求19所述的方法，其特征在于，所述第一基准电压大于所述第二基准电压。

21.如权利要求20所述的方法，其特征在于，所述第一基准电压和所述第二基准电压与带隙电压具有比例关系。

22.如权利要求19所述的方法，其特征在于，在产生所述解除信号之前，所述上电复位信号设定所述复位状态。

23.如权利要求19所述的方法，其特征在于，还包括：延时所述解除信号直至所述带隙电压稳定。

24.如权利要求19所述的方法，其特征在于，还包括：当所述带隙电压接近地电平时，阻止所述解除信号。

25.如权利要求19所述的方法，其特征在于，所述第二基准电压为带隙电压的已存储倍数。