JPH0553693A - 情報端末機器等のリセツト回路 - Google Patents
情報端末機器等のリセツト回路Info
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- JPH0553693A JPH0553693A JP3238826A JP23882691A JPH0553693A JP H0553693 A JPH0553693 A JP H0553693A JP 3238826 A JP3238826 A JP 3238826A JP 23882691 A JP23882691 A JP 23882691A JP H0553693 A JPH0553693 A JP H0553693A
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- Japan
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- reset
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Abstract
(57)【要約】
【目的】 情報端末機器等のリセット回路において、そ
のハードウェア構成を安価な素子により従来と同様の動
作機能をうる。 【構成】 電源ＯＮ／ＯＦＦコントロール回路３からの
ＣＯＮＴ信号を入力とした充放電回路のコンデンサ11を
充放電し、その充放電圧を第１のＲＥＳＥＴ信号13とし
てシュミット入力式インバータ12に加え、ＣＰＵ回路５
のリセット，セットを行ない、その時のＣＰＵ回路のＲ
ＡＭや時計チップ等の内容が保持されるようにＣＰＵ回
路への印加電圧ＶCCの立ち上り、立ち下りが制御され
る。
のハードウェア構成を安価な素子により従来と同様の動
作機能をうる。 【構成】 電源ＯＮ／ＯＦＦコントロール回路３からの
ＣＯＮＴ信号を入力とした充放電回路のコンデンサ11を
充放電し、その充放電圧を第１のＲＥＳＥＴ信号13とし
てシュミット入力式インバータ12に加え、ＣＰＵ回路５
のリセット，セットを行ない、その時のＣＰＵ回路のＲ
ＡＭや時計チップ等の内容が保持されるようにＣＰＵ回
路への印加電圧ＶCCの立ち上り、立ち下りが制御され
る。
Description
【０００１】
【産業上の利用分野】本発明は、中央処理装置(以下、
ＣＰＵという)を用いた情報端末機器等のリセット回路
に関するものである。
ＣＰＵという)を用いた情報端末機器等のリセット回路
に関するものである。
【０００２】
【従来の技術】図３は、従来のこの種の情報端末機のリ
セット回路の一例を示し、図１において、１は電源電圧
ＶDD(一例として、５Ｖ)を出力する電源、２は電源１を
ＯＮ／ＯＦＦする電源スイッチ、３はＨＩＧＨ／ＬＯＷ
のカウント(ＣＯＮＴ)信号を出力する電源ＯＮ／ＯＦＦ
コントロール回路、４は前記ＣＯＮＴ信号により動作が
制御される電源切替回路、５は情報端末機器に内蔵され
たＣＰＵ回路で、ＶCCは該ＣＰＵ回路に印加される電
圧、６はコンデンサ、７は基準電源、８は該基準電源か
らの基準電圧ＶDDと前記ＣＰＵ回路５への印加電圧ＶCC
を比較検出するオペアンプ、９は該オペアンプの検出出
力を入力とし、前記ＣＰＵ回路５へリセット(ＲＥＳＥ
Ｔ)信号10を入力し、リセットを行なう立ち下りディレ
イ回路である。
セット回路の一例を示し、図１において、１は電源電圧
ＶDD(一例として、５Ｖ)を出力する電源、２は電源１を
ＯＮ／ＯＦＦする電源スイッチ、３はＨＩＧＨ／ＬＯＷ
のカウント(ＣＯＮＴ)信号を出力する電源ＯＮ／ＯＦＦ
コントロール回路、４は前記ＣＯＮＴ信号により動作が
制御される電源切替回路、５は情報端末機器に内蔵され
たＣＰＵ回路で、ＶCCは該ＣＰＵ回路に印加される電
圧、６はコンデンサ、７は基準電源、８は該基準電源か
らの基準電圧ＶDDと前記ＣＰＵ回路５への印加電圧ＶCC
を比較検出するオペアンプ、９は該オペアンプの検出出
力を入力とし、前記ＣＰＵ回路５へリセット(ＲＥＳＥ
Ｔ)信号10を入力し、リセットを行なう立ち下りディレ
イ回路である。
【０００３】以上のように構成されたハードウェアリセ
ット回路について、以下、その動作を説明する。
ット回路について、以下、その動作を説明する。
【０００４】まず、図示のように電源スイッチ２をＯＦ
Ｆした電源１のＯＦＦ状態では、電源ＯＮ／ＯＦＦコン
トロール回路３のＣＯＮＴ信号はＬＯＷであり、電源切
替回路４によりＣＰＵ回路５には電力は供給されておら
ず印加電圧ＶCCはゼロＶである。
Ｆした電源１のＯＦＦ状態では、電源ＯＮ／ＯＦＦコン
トロール回路３のＣＯＮＴ信号はＬＯＷであり、電源切
替回路４によりＣＰＵ回路５には電力は供給されておら
ず印加電圧ＶCCはゼロＶである。
【０００５】したがって、オペアンプ８の検出出力は基
準電源７の基準電圧ＶDDが、立ち下りディレイ回路９に
入力される結果、ＲＥＳＥＴ信号10は瞬間的にＨＩＧＨ
になり、ＣＰＵ回路５はリセットされている。
準電源７の基準電圧ＶDDが、立ち下りディレイ回路９に
入力される結果、ＲＥＳＥＴ信号10は瞬間的にＨＩＧＨ
になり、ＣＰＵ回路５はリセットされている。
【０００６】次に電源スイッチ２をＯＮした電源１のＯ
Ｎ状態では、電源ＯＮ／ＯＦＦコントロール回路３のＣ
ＯＮＴ信号はＨＩＧＨであり、電源切替回路４によりＣ
ＰＵ回路５に電力が供給され所定の印加電圧ＶCCが加わ
る。この時、オペアンプ８は前記印加電圧ＶCCと基準電
圧ＶDDとの比較検出を行ない、前記印加電圧ＶCC、つま
り電源１の電圧が基準電圧ＶDDに達した後、しばらく遅
れて電圧が安定してから立ち下りディレイ回路９からの
ＲＥＳＥＴ信号10がＬＯＷになり、ＣＰＵ回路５のリセ
ットが解除される。
Ｎ状態では、電源ＯＮ／ＯＦＦコントロール回路３のＣ
ＯＮＴ信号はＨＩＧＨであり、電源切替回路４によりＣ
ＰＵ回路５に電力が供給され所定の印加電圧ＶCCが加わ
る。この時、オペアンプ８は前記印加電圧ＶCCと基準電
圧ＶDDとの比較検出を行ない、前記印加電圧ＶCC、つま
り電源１の電圧が基準電圧ＶDDに達した後、しばらく遅
れて電圧が安定してから立ち下りディレイ回路９からの
ＲＥＳＥＴ信号10がＬＯＷになり、ＣＰＵ回路５のリセ
ットが解除される。
【０００７】上述したように電源１がＯＦＦ状態になる
と、瞬間的にＲＥＳＥＴ信号はＨＩＧＨなりＣＰＵ回路
はリセットされる。即ち、ＣＰＵ回路が正常に動作する
電圧のかかる時間内にＣＰＵ回路をリセットすることに
より、回路中のＲＡＭや時計チップ等の内容を保持する
ことができるようになっている。
と、瞬間的にＲＥＳＥＴ信号はＨＩＧＨなりＣＰＵ回路
はリセットされる。即ち、ＣＰＵ回路が正常に動作する
電圧のかかる時間内にＣＰＵ回路をリセットすることに
より、回路中のＲＡＭや時計チップ等の内容を保持する
ことができるようになっている。
【０００８】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、オペアンプ８やディレイ回路９を用いるた
め価格が高価になってしまうという問題点を有してい
た。
の構成では、オペアンプ８やディレイ回路９を用いるた
め価格が高価になってしまうという問題点を有してい
た。
【０００９】本発明は上記従来の問題点を解決するもの
で、より安価に同様の効果を得ることのできるハードウ
ェアリセット回路を提供することを目的とする。
で、より安価に同様の効果を得ることのできるハードウ
ェアリセット回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、電源のＯＮ／
ＯＦＦ状態によりカウント信号をＨＩＧＨ／ＬＯＷとす
ると電源ＯＮ／ＯＦＦコントロール回路と、前記カウン
ト信号のＨＩＧＨ／ＬＯＷによりＣＰＵ回路への電力供
給を切替制御する電源切替回路と、前記カウント信号の
ＨＩＧＨ／ＬＯＷにより充電／放電を行なう充放電回路
と、該充放電回路の出力を第１のリセット信号として入
力し、前記ＣＰＵ回路に対する第２のリセット信号を出
力するシュミット入力式インバータとを備えたことを特
徴とする。
ＯＦＦ状態によりカウント信号をＨＩＧＨ／ＬＯＷとす
ると電源ＯＮ／ＯＦＦコントロール回路と、前記カウン
ト信号のＨＩＧＨ／ＬＯＷによりＣＰＵ回路への電力供
給を切替制御する電源切替回路と、前記カウント信号の
ＨＩＧＨ／ＬＯＷにより充電／放電を行なう充放電回路
と、該充放電回路の出力を第１のリセット信号として入
力し、前記ＣＰＵ回路に対する第２のリセット信号を出
力するシュミット入力式インバータとを備えたことを特
徴とする。
【００１１】
【作用】本発明の構成によれば、安価な充電素子、その
充電素子の充電立ち上げを制御する抵抗，ダイオードの
各素子及びシュミット入力式インバータにより、従来と
同様の動作を行うことができる。
充電素子の充電立ち上げを制御する抵抗，ダイオードの
各素子及びシュミット入力式インバータにより、従来と
同様の動作を行うことができる。
【００１２】
【実施例】図１は、本発明の一実施例の回路構成を示
し、図１において、11は第１のリセット(ＲＥＳＥＴ)信
号13を生成する充放電用のコンデンサ、12は第１のＲＥ
ＳＥＴ信号を入力とし、第２のリセット(ＲＥＳＥＴ)信
号14を生成するシュミット入力式インバータ、Ｄ１，Ｄ
２はダイオード、Ｒ１〜Ｒ３は抵抗であり、ここで、Ｒ
１はＤ１保護用、Ｒ２はコンデンサ11とのＣＲ定数によ
り第１のＲＥＳＥＴ信号13の立上りをディレイさせる時
間を作成する。その他、図３と同じ符号のものは同じも
のを示し、その説明は省略する。
し、図１において、11は第１のリセット(ＲＥＳＥＴ)信
号13を生成する充放電用のコンデンサ、12は第１のＲＥ
ＳＥＴ信号を入力とし、第２のリセット(ＲＥＳＥＴ)信
号14を生成するシュミット入力式インバータ、Ｄ１，Ｄ
２はダイオード、Ｒ１〜Ｒ３は抵抗であり、ここで、Ｒ
１はＤ１保護用、Ｒ２はコンデンサ11とのＣＲ定数によ
り第１のＲＥＳＥＴ信号13の立上りをディレイさせる時
間を作成する。その他、図３と同じ符号のものは同じも
のを示し、その説明は省略する。
【００１３】ここで、充放電回路のコンデンサ(１μＦ)
11の一端は、ダイオードＤ１と抵抗Ｒ１(１ｋΩ)の直列
回路と、印加電圧ＶCCが加わるダイオードＤ２と抵抗Ｒ
２(100ｋΩ)の並列回路との接続点Ｐに接続され、前記
コンデンサ11の他端はアースされている。
11の一端は、ダイオードＤ１と抵抗Ｒ１(１ｋΩ)の直列
回路と、印加電圧ＶCCが加わるダイオードＤ２と抵抗Ｒ
２(100ｋΩ)の並列回路との接続点Ｐに接続され、前記
コンデンサ11の他端はアースされている。
【００１４】また、シュミット入力方式インバータ保護
用の抵抗Ｒ３(100ｋΩ)の一端は、上記接続点Ｐに、抵
抗Ｒ３の他端はシュミット入力式インバータ12の入力端
に接続される。このＲ３は必要により削除してもよい。
用の抵抗Ｒ３(100ｋΩ)の一端は、上記接続点Ｐに、抵
抗Ｒ３の他端はシュミット入力式インバータ12の入力端
に接続される。このＲ３は必要により削除してもよい。
【００１５】また、ＣＯＮＴ信号を入力とし充放電回路
によって得られ第１のＲＥＳＥＴ信号13により、第２の
ＲＥＳＥＴ信号14の状態が制御される。
によって得られ第１のＲＥＳＥＴ信号13により、第２の
ＲＥＳＥＴ信号14の状態が制御される。
【００１６】以上のように構成された情報端末機器のリ
セット回路の動作を、図２に示す信号切替タイミングチ
ャートにより説明する。
セット回路の動作を、図２に示す信号切替タイミングチ
ャートにより説明する。
【００１７】図１の電源スイッチ２を開放した電源１の
ＯＦＦ時(図２の(1))には、電源ＯＮ／ＯＦＦコントロ
ール回路３からのＣＯＮＴ信号はＬＯＷであり、電源切
替回路４によりＣＰＵ回路５には電力は供給されておら
ず印加電圧ＶCCはゼロＶ(図２の(2))である。そして、
このＣＯＮＴ信号のＬＯＷによりコンデンサ11の充電回
路が形成されず、コンデンサ11の電荷を放電し、第１の
ＲＥＳＥＴ信号13もＬＯＷ(図３の(3))のままであるた
め、シュミット入力式インバータ12からの第２のＲＥＳ
ＥＴ信号14はＨＩＧＨ(図２の(4))となり、ＣＰＵ回路
５はリセットされている。
ＯＦＦ時(図２の(1))には、電源ＯＮ／ＯＦＦコントロ
ール回路３からのＣＯＮＴ信号はＬＯＷであり、電源切
替回路４によりＣＰＵ回路５には電力は供給されておら
ず印加電圧ＶCCはゼロＶ(図２の(2))である。そして、
このＣＯＮＴ信号のＬＯＷによりコンデンサ11の充電回
路が形成されず、コンデンサ11の電荷を放電し、第１の
ＲＥＳＥＴ信号13もＬＯＷ(図３の(3))のままであるた
め、シュミット入力式インバータ12からの第２のＲＥＳ
ＥＴ信号14はＨＩＧＨ(図２の(4))となり、ＣＰＵ回路
５はリセットされている。
【００１８】次に電源スイッチ２が閉じられると電源１
がＯＮ状態となり、電源ＯＮ／ＯＦＦコントロール回路
３によりＣＯＮＴ信号がＨＩＧＨになることで、電源切
替回路４によりＣＰＵ回路５に印加電圧ＶCCが加わる。
がＯＮ状態となり、電源ＯＮ／ＯＦＦコントロール回路
３によりＣＯＮＴ信号がＨＩＧＨになることで、電源切
替回路４によりＣＰＵ回路５に印加電圧ＶCCが加わる。
【００１９】この印加電圧ＶCCは、図２の(2)に示すよ
うに次第に立ち上り始めるとともに、同時にＣＯＮＴ信
号がＨＩＧＨであるのでダイオードＤ１，抵抗Ｒ１を経
てコンデンサ11が充電される。この充電によりダイオー
ドＤ１や抵抗Ｒ２への印加電圧ＶCCも図２の(2)に示す
ように緩かに立ち上り始め、該印加電圧ＶCCが規定電圧
５Ｖに達してから約80ms(Ｄ１，Ｒ１の時定数)後にＶCC
の中点2.5Ｖにコンデンサ11の充電電圧が達すると第１
のＲＥＳＥＴ信号13はＨＩＧＨとなり、シュミット入力
式インバータ12により第２のＲＥＳＥＴ信号14をＬＯＷ
(図２の(4))にして、ＣＰＵ回路５のリセットがとか
れ、該ＣＰＵ回路に電力(印加電圧ＶCC…図２の(2))が
供給される。
うに次第に立ち上り始めるとともに、同時にＣＯＮＴ信
号がＨＩＧＨであるのでダイオードＤ１，抵抗Ｒ１を経
てコンデンサ11が充電される。この充電によりダイオー
ドＤ１や抵抗Ｒ２への印加電圧ＶCCも図２の(2)に示す
ように緩かに立ち上り始め、該印加電圧ＶCCが規定電圧
５Ｖに達してから約80ms(Ｄ１，Ｒ１の時定数)後にＶCC
の中点2.5Ｖにコンデンサ11の充電電圧が達すると第１
のＲＥＳＥＴ信号13はＨＩＧＨとなり、シュミット入力
式インバータ12により第２のＲＥＳＥＴ信号14をＬＯＷ
(図２の(4))にして、ＣＰＵ回路５のリセットがとか
れ、該ＣＰＵ回路に電力(印加電圧ＶCC…図２の(2))が
供給される。
【００２０】このように、ＣＰＵ回路５への印加電圧Ｖ
CCが規定電圧５Ｖに達してから800ms後には、既にＶCC
は安定しており、ＣＰＵ回路５の動作は保証され、ＣＰ
Ｕ回路内のＲＡＭや時計チップ等の内容は保持される。
CCが規定電圧５Ｖに達してから800ms後には、既にＶCC
は安定しており、ＣＰＵ回路５の動作は保証され、ＣＰ
Ｕ回路内のＲＡＭや時計チップ等の内容は保持される。
【００２１】次に電源スイッチ２が切られると、電源Ｏ
Ｎ／ＯＦＦコントロール回路３からのＣＯＮＴ信号がＬ
ＯＷになり、コンデンサ11が抵抗Ｒ１，ダイオードＤ１
を介して放電することにより、瞬時に第１のＲＥＳＥＴ
信号13は図２の(3)に示すように立ち下り、電源スイッ
チ２がＯＦＦ(図２の(1))になった1.5ms後に、ＣＰＵ回
路５への印加電圧ＶCCが2.5Ｖまで下ると、シュミット
入力式インバータ12により第２のＲＥＳＥＴ信号14をＨ
ＩＧＨ(図２の(4))にし、ＣＰＵ回路５をリセットす
る。
Ｎ／ＯＦＦコントロール回路３からのＣＯＮＴ信号がＬ
ＯＷになり、コンデンサ11が抵抗Ｒ１，ダイオードＤ１
を介して放電することにより、瞬時に第１のＲＥＳＥＴ
信号13は図２の(3)に示すように立ち下り、電源スイッ
チ２がＯＦＦ(図２の(1))になった1.5ms後に、ＣＰＵ回
路５への印加電圧ＶCCが2.5Ｖまで下ると、シュミット
入力式インバータ12により第２のＲＥＳＥＴ信号14をＨ
ＩＧＨ(図２の(4))にし、ＣＰＵ回路５をリセットす
る。
【００２２】このように印加電圧ＶCCがＣＰＵ回路５の
動作を保証できる電圧であるうちにＣＰＵ回路が立ち下
り、このことによりＣＰＵ回路中のＲＡＭや時計チップ
等の内容が保持される。しかして、ＣＰＵ回路がリセッ
トされてしばらくの後、図２の(2)に示すようにＶCCは
安全に立ち下りゼロＶになる。
動作を保証できる電圧であるうちにＣＰＵ回路が立ち下
り、このことによりＣＰＵ回路中のＲＡＭや時計チップ
等の内容が保持される。しかして、ＣＰＵ回路がリセッ
トされてしばらくの後、図２の(2)に示すようにＶCCは
安全に立ち下りゼロＶになる。
【００２３】
【発明の効果】以上説明したように本発明の情報端末機
器等のリセット回路は、電源ＯＮ／ＯＦＦコントロール
回路からのＣＯＮＴ信号のＨＩＧＨ／ＬＯＷにより、安
価な素子で構成される充放電回路のコンデンサ11を充放
電させることにより、同様に安価なシュミット入力式イ
ンバータでもってＣＰＵ回路のセット・リセットを行な
うことができる。
器等のリセット回路は、電源ＯＮ／ＯＦＦコントロール
回路からのＣＯＮＴ信号のＨＩＧＨ／ＬＯＷにより、安
価な素子で構成される充放電回路のコンデンサ11を充放
電させることにより、同様に安価なシュミット入力式イ
ンバータでもってＣＰＵ回路のセット・リセットを行な
うことができる。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】図１の動作を説明する信号切替タイミングチャ
ートである。
ートである。
【図３】従来の情報端末機器のリセット回路の一例を示
す図である。
す図である。
１…電源、 ２…電源スイッチ、 ３…電源ＯＮ／ＯＦ
Ｆコントロール回路、４…電源切替回路、 ５…ＣＰＵ
回路、 ６，11…コンデンサ、 12…シュミット入力式
インバータ、 13…第１のＲＥＳＥＴ信号、 14…第２
のＲＥＳＥＴ信号、 Ｄ１，Ｄ２…ダイオード、 Ｒ
１，Ｒ２，Ｒ３…抵抗。
Ｆコントロール回路、４…電源切替回路、 ５…ＣＰＵ
回路、 ６，11…コンデンサ、 12…シュミット入力式
インバータ、 13…第１のＲＥＳＥＴ信号、 14…第２
のＲＥＳＥＴ信号、 Ｄ１，Ｄ２…ダイオード、 Ｒ
１，Ｒ２，Ｒ３…抵抗。
Claims (1)
- 【請求項１】 電源のＯＮ／ＯＦＦ状態によりカウント
信号をＨＩＧＨ／ＬＯＷとすると電源ＯＮ／ＯＦＦコン
トロール回路と、前記カウント信号のＨＩＧＨ／ＬＯＷ
によりＣＰＵ回路への電力供給を切替制御する電源切替
回路と、前記カウント信号のＨＩＧＨ／ＬＯＷにより充
電／放電を行なう充放電回路と、該充放電回路の出力を
第１のリセット信号として入力し、前記ＣＰＵ回路に対
する第２のリセット信号を出力するシュミット入力式イ
ンバータとを備えたことを特徴とする情報端末機器等の
リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238826A JPH0553693A (ja) | 1991-08-27 | 1991-08-27 | 情報端末機器等のリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238826A JPH0553693A (ja) | 1991-08-27 | 1991-08-27 | 情報端末機器等のリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0553693A true JPH0553693A (ja) | 1993-03-05 |
Family
ID=17035847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238826A Pending JPH0553693A (ja) | 1991-08-27 | 1991-08-27 | 情報端末機器等のリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0553693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015055912A (ja) * | 2013-09-10 | 2015-03-23 | 三菱電機株式会社 | ディスク装置 |
-
1991
- 1991-08-27 JP JP3238826A patent/JPH0553693A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015055912A (ja) * | 2013-09-10 | 2015-03-23 | 三菱電機株式会社 | ディスク装置 |
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