JPS63228311A - 電源制御方式 - Google Patents
電源制御方式Info
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- JPS63228311A JPS63228311A JP62063018A JP6301887A JPS63228311A JP S63228311 A JPS63228311 A JP S63228311A JP 62063018 A JP62063018 A JP 62063018A JP 6301887 A JP6301887 A JP 6301887A JP S63228311 A JPS63228311 A JP S63228311A
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- 238000000034 method Methods 0.000 claims abstract description 9
- 230000007850 degeneration Effects 0.000 abstract 1
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- 102100025210 Histone-arginine methyltransferase CARM1 Human genes 0.000 description 3
- 108010030886 coactivator-associated arginine methyltransferase 1 Proteins 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
制御部および各入出力部にそれぞれ電源と電源切断を要
する異常（以下電源異常と称する）を検出する異常検出
部とを備えるデータ処理装置において、 入出力部から異常検出信号が出力されたとき、所定の異
常処理を実行した後その入出力部の電源が切断されたこ
とをＴ１１認してバックアップ処理等所定のデータ処理
を継続せしめ、制御部に異常が検出されたときは制御部
の電源と各入出力部の電源とを切断して動作を停止せし
める電源制御方式を提供する。
する異常（以下電源異常と称する）を検出する異常検出
部とを備えるデータ処理装置において、 入出力部から異常検出信号が出力されたとき、所定の異
常処理を実行した後その入出力部の電源が切断されたこ
とをＴ１１認してバックアップ処理等所定のデータ処理
を継続せしめ、制御部に異常が検出されたときは制御部
の電源と各入出力部の電源とを切断して動作を停止せし
める電源制御方式を提供する。
本発明は電源制御方式の改良に関する。
バンキングシステム等におけるコントローラでは、入出
力部２例えばＤＡＳＤ （Ｄｉｒｅｃｔ Ａｃｃｅｓｓ
Ｓｔｒａｇｅ Ｄｅｖｉｃｅ直接アクセス記憶装置）
が信頼側向上を目的として二重化されることがあり、種
々のシステム構成に対応させるため、１組のＤＡＳＤご
とに独立の電源と電源異常を検出する異常検出部とを設
けている。
力部２例えばＤＡＳＤ （Ｄｉｒｅｃｔ Ａｃｃｅｓｓ
Ｓｔｒａｇｅ Ｄｅｖｉｃｅ直接アクセス記憶装置）
が信頼側向上を目的として二重化されることがあり、種
々のシステム構成に対応させるため、１組のＤＡＳＤご
とに独立の電源と電源異常を検出する異常検出部とを設
けている。
このようなりＡＳＤを２台用いてファイルを二重化した
コントローラでは、ＤＡＳＤの電源は制御部より投入／
切断され、主側のファイル（ＤＡＳＤ）に障害が発生し
たときは副側のファイルに切り替えるように運用される
が、電源異常がＤＡＳＤに発生したときはコントローラ
のすべての電源を切断して運用を停止していたため、シ
ステムダウンとなって稼働率が低下するという問題点が
あった。
コントローラでは、ＤＡＳＤの電源は制御部より投入／
切断され、主側のファイル（ＤＡＳＤ）に障害が発生し
たときは副側のファイルに切り替えるように運用される
が、電源異常がＤＡＳＤに発生したときはコントローラ
のすべての電源を切断して運用を停止していたため、シ
ステムダウンとなって稼働率が低下するという問題点が
あった。
これは二重化構成に限らず、複数の入出力部にそれぞれ
電源を設けた処理装置でも同様であり、このため、上記
問題点を解決した電源制御方式が求められている。
電源を設けた処理装置でも同様であり、このため、上記
問題点を解決した電源制御方式が求められている。
第５図は従来のコントローラブロック図、第６図は電源
異常時における従来の動作説明図である。
異常時における従来の動作説明図である。
第５図に示すコントローラは、それぞれ電源と異常検出
部とを備える制御部１ｏとファイル部Ｆ１、Ｆ２とで構
成されたもので、例えば印鑑照合システムに用いられる
。
部とを備える制御部１ｏとファイル部Ｆ１、Ｆ２とで構
成されたもので、例えば印鑑照合システムに用いられる
。
この印鑑照合システムは、端末制御部６を介して図示省
略した登録機より入力された印鑑のイメージデータをそ
れぞれファイル部Ｆ１およびＦ２に登録し、取引時にそ
のイメージデータを端末装置に表示して押印された印鑑
を照合せしめるものである。
略した登録機より入力された印鑑のイメージデータをそ
れぞれファイル部Ｆ１およびＦ２に登録し、取引時にそ
のイメージデータを端末装置に表示して押印された印鑑
を照合せしめるものである。
ここで、ファイル部Ｆｌ （Ｆ２）はディスク装置Ｄ１
（Ｄ２）とそのインタフェース（ＩＦ）制御部、および
電源ＰＩ （Ｆ２）異常検出部Ｅｌ （Ｆ２）とで構成
されるとともにディスク制御部５を介して制御部１ｏと
接続されており、制御部１０は登録されたイメージデー
タをそれぞれディスク装置ＤＩ、Ｄ２に格納してファイ
ル部Ｆ１を二重化構成の主側として運用するとともに、
主側に障害（データエラー、電源以外のハードエラー）
が発生したとき、アドレス指定で副側のファイル部Ｆ２
に切り替える。
（Ｄ２）とそのインタフェース（ＩＦ）制御部、および
電源ＰＩ （Ｆ２）異常検出部Ｅｌ （Ｆ２）とで構成
されるとともにディスク制御部５を介して制御部１ｏと
接続されており、制御部１０は登録されたイメージデー
タをそれぞれディスク装置ＤＩ、Ｄ２に格納してファイ
ル部Ｆ１を二重化構成の主側として運用するとともに、
主側に障害（データエラー、電源以外のハードエラー）
が発生したとき、アドレス指定で副側のファイル部Ｆ２
に切り替える。
なお、当日分のイメージデータの登録は、主側のディス
ク装置Ｄ１とバックアップ用ファイル４とに登録され、
夜間等の営業時間外にディスク装置Ｄ２に当日登録骨の
イメージデータがバックアップ用ファイル４より登録さ
れる。
ク装置Ｄ１とバックアップ用ファイル４とに登録され、
夜間等の営業時間外にディスク装置Ｄ２に当日登録骨の
イメージデータがバックアップ用ファイル４より登録さ
れる。
このため、ファイル部Ｆ１に障害が発生したときは、デ
ィスク装置Ｄ２ （ファイル部Ｆ２）とバックアップ用
ファイル４とに基づきバックアップ運転が行われている
。
ィスク装置Ｄ２ （ファイル部Ｆ２）とバックアップ用
ファイル４とに基づきバックアップ運転が行われている
。
さらに、ファイル部Ｆ１、Ｆ２は拡張性を持たせるよう
にそれぞれ電源ＰＬ、Ｐ２と電源切断を要する電源異常
、例えば温度異常、電源異常、ファン異常、ＡＣ入力断
異常等を検出する異常検出部Ｅ１．Ｅ２とを備えており
、制御部１０の電源ｐｏとともに電源の投入／切断が行
われるが、電源異常が検出されたときは制御部１０に異
常検出信号６１．６２をそれぞれ出力して自己の電源を
切断している。
にそれぞれ電源ＰＬ、Ｐ２と電源切断を要する電源異常
、例えば温度異常、電源異常、ファン異常、ＡＣ入力断
異常等を検出する異常検出部Ｅ１．Ｅ２とを備えており
、制御部１０の電源ｐｏとともに電源の投入／切断が行
われるが、電源異常が検出されたときは制御部１０に異
常検出信号６１．６２をそれぞれ出力して自己の電源を
切断している。
制御部１０では、自己の異常検出部ＥＯの出力する異常
検出信号６０とともに、上記異常検出信号６１，６２を
ＮＭＩ （ＮＯＮ ＭＡＳＫＡＢＬＥ ＩＮＴＥＲＲ
ＵＰＴ）信号としてＮＭＩ処理部２を起動する。
検出信号６０とともに、上記異常検出信号６１，６２を
ＮＭＩ （ＮＯＮ ＭＡＳＫＡＢＬＥ ＩＮＴＥＲＲ
ＵＰＴ）信号としてＮＭＩ処理部２を起動する。
これにより、ファイルアクセスの処理中止等のＮ旧処理
が実行され、一定時間Ｔ２後（遅延回路ＤＬＯによる）
に各電源が切断される。
が実行され、一定時間Ｔ２後（遅延回路ＤＬＯによる）
に各電源が切断される。
なお、各電源は切断指示後一定時間ＴＩ小出力保持して
おり、運用中のファイル部および制御部の電源が異常検
出により切断指示されても、上記ＮＭＩ処理は実行され
る。
おり、運用中のファイル部および制御部の電源が異常検
出により切断指示されても、上記ＮＭＩ処理は実行され
る。
以上のごとく、二重化されているにもかかわらずファイ
ル部Ｆ１、Ｆ２のいずれかに電源異常が発生すると、コ
ントローラの電源が切断されてシステムダランとなって
いる。
ル部Ｆ１、Ｆ２のいずれかに電源異常が発生すると、コ
ントローラの電源が切断されてシステムダランとなって
いる。
電源を備えた入出力部を組み合わせた従来の処理装置で
は、入出力部に電源異常が発生したときも処理装置のす
べての電源が切断されて運用が停止し、稼働率が低下す
るという問題点があった。
は、入出力部に電源異常が発生したときも処理装置のす
べての電源が切断されて運用が停止し、稼働率が低下す
るという問題点があった。
本発明は上記問題点に鑑み、入出力部における電源異常
に伴う稼働率低下を防止する電源制御方式を提供するこ
とを目的とするものである。
に伴う稼働率低下を防止する電源制御方式を提供するこ
とを目的とするものである。
上記目的のため、本発明の電源制御方式は、第１図本発
明の原理説明図に示すように、制御部および入出力部の
異常検出部（ＥＯおよびＥ１、Ｅ２ ）がそれぞれ出力
する異常検出信号（６０および６１，６２ 、）を論理
和して割込み信号（６３）を出力する論理和回路（１２
）と、 出力された該割込み信号（６３）に基づき所定の異常処
理を開始し、該異常検出信号（６１）を出力した入出力
部（Ｆ１）の該電源（Ｅ１）が切断された後、該異常処
理を解除する異常処理部（１１）と、制御部の該異常検
出部（Ｅ０）が異常検出信号（６０）を出力したとき、
制御部および入出力部の該電源（Ｐ０、Ｐ１、Ｐ２ ）
を切断する切断制御手段（１３）と、 を該制御部（２０）に設ける。
明の原理説明図に示すように、制御部および入出力部の
異常検出部（ＥＯおよびＥ１、Ｅ２ ）がそれぞれ出力
する異常検出信号（６０および６１，６２ 、）を論理
和して割込み信号（６３）を出力する論理和回路（１２
）と、 出力された該割込み信号（６３）に基づき所定の異常処
理を開始し、該異常検出信号（６１）を出力した入出力
部（Ｆ１）の該電源（Ｅ１）が切断された後、該異常処
理を解除する異常処理部（１１）と、制御部の該異常検
出部（Ｅ０）が異常検出信号（６０）を出力したとき、
制御部および入出力部の該電源（Ｐ０、Ｐ１、Ｐ２ ）
を切断する切断制御手段（１３）と、 を該制御部（２０）に設ける。
制御部２０および各入出力部（例えばファイル部。
） Ｐｉ、Ｆ２の異常検出部がそれぞれ出力する異常検
出信号６０，６１．６２を論理和し、その論理和出力を
割込み（ＮＭＩ ）信号６３として制御部２０の備える
異常処理部（ＮＭＩ処理部）１１を起動する。
出信号６０，６１．６２を論理和し、その論理和出力を
割込み（ＮＭＩ ）信号６３として制御部２０の備える
異常処理部（ＮＭＩ処理部）１１を起動する。
入出力部（Ｆｌとする）から異常検出信号６１が出力さ
れた場合は入出力部Ｆ１の電源切断（異常検出部Ｅ１が
切断指示する）を確認した後Ｎ旧処理が解除されバック
アップ運転が開始される。
れた場合は入出力部Ｆ１の電源切断（異常検出部Ｅ１が
切断指示する）を確認した後Ｎ旧処理が解除されバック
アップ運転が開始される。
制御部２０から異常検出信号６０が出力された場合は制
御部２０の電源ＰＯとともに切断制御手段１３によりす
べての入出力部の電源Ｐ１．Ｐ２を切断する。
御部２０の電源ＰＯとともに切断制御手段１３によりす
べての入出力部の電源Ｐ１．Ｐ２を切断する。
このため、入出力部Ｆ１、Ｆ２に電源異常が発生したと
きはバックアップ運転に切替えられ、制御部２０に電源
異常が発生したときは装置全体の電源が切断されて運用
が停止する。
きはバックアップ運転に切替えられ、制御部２０に電源
異常が発生したときは装置全体の電源が切断されて運用
が停止する。
なお、バックアップ運転では、入出力部Ｆ１．Ｆ２が二
重化構成の場合は切り替え運転が行われ、その他の場合
は縮退運転等が行われる。
重化構成の場合は切り替え運転が行われ、その他の場合
は縮退運転等が行われる。
以上により、入出力部Ｆ１．Ｆ２の電源異常に係わる稼
働率の低下を防止することができる。
働率の低下を防止することができる。
本発明の実施例を第２図〜第４図を参照しつつ説明する
。
。
第２図はファイル部異常時におけるタイムチャート図、
第３図は実施例のコントローラ要部ブロック図、第４図
はファイル部異常時における動作フローチャート図であ
る。
第３図は実施例のコントローラ要部ブロック図、第４図
はファイル部異常時における動作フローチャート図であ
る。
第３図において、
２０はコントローラの制御部であり、以下の要部より構
成される。即ち、 ｐｏは制御部２０の電源、 ６０は異常検出部であゆ、温度異常、ファン回転異常等
で異常検出信号ＣＡＲＭＩを、過電圧、過電流。
成される。即ち、 ｐｏは制御部２０の電源、 ６０は異常検出部であゆ、温度異常、ファン回転異常等
で異常検出信号ＣＡＲＭＩを、過電圧、過電流。
＾Ｃ人力停止検出等で異常検出信号ＣＡＲＭ２を出力す
るとともに、上記異常検出で電源ＥＯに切断指示を出力
するもの、（ＣＡＲＭＩ、 ＣＡＲＭ２は第１図異常検
出信号６０に対応） １１はＮＭＩ処理部（異常処理部１１に対応）、１２は
異常検出信号ＣＡＲＭ１． ＣＡＲＭ２． ＩＯＡＲＭ
Ｉ、 ＩＯＡＲＭ２を論理和し、その出力をプロセッサ
ＣＰＵＩにＮＭ■信号６３として出力する論理和（オア
）回路、２５は制御部２０の異常検出部ＥＯが出力する
異常検出信号ＣＡＲＭ１． ＣＡＲＭ２を論理和するオ
ア回路、２３はアンド回路であって、電源スイッチＳ讐
の投入状態（電源オン状Ｂ）を異常検出部ＥＯの出力す
る異常検出信号ＣＡＲＭＩ 、 ＣＡＲＭ２により切断
するもので、オア回路２５．インバータ２４とともに切
断制御手段１３を構成するもの、 ２１はバックアップ部であり、異常発生したファイル部
の電源が切断された後、ＮＭＩ処理解除後バックアップ
運転を制御するもの、 Ｓ−は電源ＰＯ，ＰＩ、Ｐ２を投入／切断するスイッチ
、ＤＬＯはスイッチｓＩ／Ｉによる電源投入／切断信号
を所定時間Ｔ２遅延する遅延回路 であり、それぞれ図示のごとく接続される。
るとともに、上記異常検出で電源ＥＯに切断指示を出力
するもの、（ＣＡＲＭＩ、 ＣＡＲＭ２は第１図異常検
出信号６０に対応） １１はＮＭＩ処理部（異常処理部１１に対応）、１２は
異常検出信号ＣＡＲＭ１． ＣＡＲＭ２． ＩＯＡＲＭ
Ｉ、 ＩＯＡＲＭ２を論理和し、その出力をプロセッサ
ＣＰＵＩにＮＭ■信号６３として出力する論理和（オア
）回路、２５は制御部２０の異常検出部ＥＯが出力する
異常検出信号ＣＡＲＭ１． ＣＡＲＭ２を論理和するオ
ア回路、２３はアンド回路であって、電源スイッチＳ讐
の投入状態（電源オン状Ｂ）を異常検出部ＥＯの出力す
る異常検出信号ＣＡＲＭＩ 、 ＣＡＲＭ２により切断
するもので、オア回路２５．インバータ２４とともに切
断制御手段１３を構成するもの、 ２１はバックアップ部であり、異常発生したファイル部
の電源が切断された後、ＮＭＩ処理解除後バックアップ
運転を制御するもの、 Ｓ−は電源ＰＯ，ＰＩ、Ｐ２を投入／切断するスイッチ
、ＤＬＯはスイッチｓＩ／Ｉによる電源投入／切断信号
を所定時間Ｔ２遅延する遅延回路 であり、それぞれ図示のごとく接続される。
またファイル部Ｆｌ （図示省略したがファイル部Ｆ２
も同一構成であり、対応する構成物には添字２を付す）
において、 ＤＬＩ−１，ＤＬＬ−２はＤＬＯより出力された電源投
入／切断信号を所定時間遅延する遅延回路であり、制御
部２０．ファイル部Ｆ１、ファイル部Ｆ２の順に電源の
投入／切断を行って過大な突入電流を防止するもの、 Ｐｌは電源、 Ｅｌは、制御部２０におけると同様、温度上昇等の電源
異常を監視し、異常が検出されたとき異常検出信号１０
ＡＲＭＩ （異常検出信号６１に対応）を出力すると同
時に、一定時間後に電源Ｐ１に切断信号を出力するもの
、 であり、その他全図を通じて同一符号は同一対象物を表
す。
も同一構成であり、対応する構成物には添字２を付す）
において、 ＤＬＩ−１，ＤＬＬ−２はＤＬＯより出力された電源投
入／切断信号を所定時間遅延する遅延回路であり、制御
部２０．ファイル部Ｆ１、ファイル部Ｆ２の順に電源の
投入／切断を行って過大な突入電流を防止するもの、 Ｐｌは電源、 Ｅｌは、制御部２０におけると同様、温度上昇等の電源
異常を監視し、異常が検出されたとき異常検出信号１０
ＡＲＭＩ （異常検出信号６１に対応）を出力すると同
時に、一定時間後に電源Ｐ１に切断信号を出力するもの
、 であり、その他全図を通じて同一符号は同一対象物を表
す。
なお、ファイル部Ｆ１、Ｆ２より出力される異常検出信
号１０ＡＲＭＩおよびＩＯＡＲＭ２はＬＯＷ ＬＥＶＥ
Ｌ （第３図＊ＩＯＡＲＭ１． ＊ＩＯＡＲＭ２）
で出力され、電源Ｐ１．Ｐ２が切断されたときは制御部
２０の抵抗Ｒ１，Ｒ２によりＨＩＧＨＬＥＶＥＬとなっ
て電源断が検出される。
号１０ＡＲＭＩおよびＩＯＡＲＭ２はＬＯＷ ＬＥＶＥ
Ｌ （第３図＊ＩＯＡＲＭ１． ＊ＩＯＡＲＭ２）
で出力され、電源Ｐ１．Ｐ２が切断されたときは制御部
２０の抵抗Ｒ１，Ｒ２によりＨＩＧＨＬＥＶＥＬとなっ
て電源断が検出される。
以上の構成によって、各部の異常検出信号ＣＡＲＭ１、
ＣＡＲＭ２． ＩＯＡＲＭ１、 ｌ０ＡＲ１’１２はオ
ア回路１２を介してＮＭ■信号６３としてＣＰ Ｕｌに
入力され、制御部２０の出力する異常検出信号ＣＡＲＭ
Ｉ 、 ＣＡＲＭ２により、コントローラのすべての電
源が切断される。
ＣＡＲＭ２． ＩＯＡＲＭ１、 ｌ０ＡＲ１’１２はオ
ア回路１２を介してＮＭ■信号６３としてＣＰ Ｕｌに
入力され、制御部２０の出力する異常検出信号ＣＡＲＭ
Ｉ 、 ＣＡＲＭ２により、コントローラのすべての電
源が切断される。
以下電源異常時の動作を第３図、第４図を用いて説明す
る。
る。
〔ファイル部Ｆ１異常〕
（１）制御部２０へ異常検出信号＊ ＩＯＡＲＭＩが出
力されると同時に一定時間後に電源Ｐ１に切断信号が出
力される。
力されると同時に一定時間後に電源Ｐ１に切断信号が出
力される。
（２１ＩＯＡＲＭＩはオア回路１２を通じてＮＭＩ信号
６３としてＣＰ Ｕｌに入力され、ＣＰＵＩはＮＭＩ処
理部１１を起動する。
６３としてＣＰ Ｕｌに入力され、ＣＰＵＩはＮＭＩ処
理部１１を起動する。
（２） ＮＭＩ処理部１１は各電源ＰＯ，Ｐ１．Ｐ２
が出力を保持している間にＤＡＳＤ処理中止、異常発生
したファイル部番号の確認等の処理を行った後、Ｎｌ’
ｌｌＲ信号６３を監視する。
が出力を保持している間にＤＡＳＤ処理中止、異常発生
したファイル部番号の確認等の処理を行った後、Ｎｌ’
ｌｌＲ信号６３を監視する。
（３１ＮＭＩ信号６３が“１”−“０”に状態が変わっ
たとき電源断と認識し、ＮＭＩ処理を解除してバックア
ップ部２１が起動される。
たとき電源断と認識し、ＮＭＩ処理を解除してバックア
ップ部２１が起動される。
（４） バックアップ部２１は応用プログラムからの
照合要求に対し、ファイル部Ｆ１をファイル部Ｆ２とバ
ックアップ用ファイル４とに切り替えてアクセスする。
照合要求に対し、ファイル部Ｆ１をファイル部Ｆ２とバ
ックアップ用ファイル４とに切り替えてアクセスする。
なお、ファイル部Ｆ２が電源異常を発生したときは、待
機系であるから、電源Ｐ２切断終了後従来の処理に戻る
。
機系であるから、電源Ｐ２切断終了後従来の処理に戻る
。
〔制御部２０異常〕
制御部２０の異常検出信号ＣＡＲＭＩ 、 ＣＡＲＭ２
はオア回路２５．インバータ２４を介してアンド回路２
３に入力（″０″レベル）され、スイッチ籏 による電
源投入状態を禁止（切断）する。
はオア回路２５．インバータ２４を介してアンド回路２
３に入力（″０″レベル）され、スイッチ籏 による電
源投入状態を禁止（切断）する。
アンド回路２３より出力される切断信号５６はＤＬＯに
より遅延されて電源ｐｏを所定時間Ｔ２後に切断し、フ
ァイル部Ｆ１、Ｆ２の電源ＰＬ、Ｐ２はそれぞれＤＬＬ
−２゜ＤＬＩ−１に基づきさらに遅延されて切断される
。 ゛なお、異常検出されたファイル部Ｆ１の電
源は異常検出部Ｅ１により所定時間Ｔ１後にすでに切断
されているが、ＤＬＯ、ＤＬＬ−１，ＤＬＬ−２および
オア回路１２，２４等の電源制御部は常時電源によって
常に動作するように構成されており、上記動作が遂行さ
れる。
より遅延されて電源ｐｏを所定時間Ｔ２後に切断し、フ
ァイル部Ｆ１、Ｆ２の電源ＰＬ、Ｐ２はそれぞれＤＬＬ
−２゜ＤＬＩ−１に基づきさらに遅延されて切断される
。 ゛なお、異常検出されたファイル部Ｆ１の電
源は異常検出部Ｅ１により所定時間Ｔ１後にすでに切断
されているが、ＤＬＯ、ＤＬＬ−１，ＤＬＬ−２および
オア回路１２，２４等の電源制御部は常時電源によって
常に動作するように構成されており、上記動作が遂行さ
れる。
以上によりファイル部Ｆ１に電源異常が発生したときは
、ファイル部Ｆ１の電源Ｐ１が切断された後、ファイル
部Ｆ２に切り替わってバックアップ運転が行われ、ファ
イル部Ｆ２に電源異常が発生したときはファイル部Ｆ２
の電源切断後に処理がｗＡ続されてシステムダウンを防
止することができる。
、ファイル部Ｆ１の電源Ｐ１が切断された後、ファイル
部Ｆ２に切り替わってバックアップ運転が行われ、ファ
イル部Ｆ２に電源異常が発生したときはファイル部Ｆ２
の電源切断後に処理がｗＡ続されてシステムダウンを防
止することができる。
本発明は、独立の電源を備えた入出力部で構成されるデ
ータ処理装置において、入出力部に電源異常が発生した
ときは、異常発生した入出力部の電源を切断してバック
アンプ処理を行い、制御部の電源断異常が発生したとき
はシステムダウンとする電源制御方式を提供するもので
あるから、稼働率の向上効果は極めて多大である。
ータ処理装置において、入出力部に電源異常が発生した
ときは、異常発生した入出力部の電源を切断してバック
アンプ処理を行い、制御部の電源断異常が発生したとき
はシステムダウンとする電源制御方式を提供するもので
あるから、稼働率の向上効果は極めて多大である。
第１図は本発明の原理説明図、
第２図は実施例のファイル部異常時における動作タイム
チャート図、 第３図は実施例のコントローラ要部ブロック図、第４図
はファイル部電源異常時における動作フローチャート図
、 第５図は従来のコントローラブロック図、第６図は従来
の電源異常時の処理方法説明図、である。図中、 １はプロセッサユニットＣＰＵ。 ２はＮＭＩ処理部、 ４はバンクアップ用ファイル、 ５はディスク制御部、 ６は端末制御部、ｌＯは制御部
、 １１は異常処理部で、実施例ではＮＭＩ処理部、１２．
２５は論理和（オア）回路、 １３は切断制御手段、 ２０は制御部、２１はバックア
ップ部、２３はアンド回路、２４はインバータ、 ５
６は切断信号、６０．６１．６２は異常検出信号で、実
施例ではＣＡＲＭＩ、 ＣＡＲＭ２． ＩＯＡＲＭＩ、
ＩＯＡＲＭ２．６３は割込み信号、ＮＭＩ信号、 Ｒ１，Ｒ２は抵抗、 Ｐ０、Ｐ１、Ｐ２は電源、
ＥＯ，Ｅ１、 Ｒ２は異常検出部、 Ｆ１、Ｆ２は入出力部で、従来例、実施例ではファイル
部 ＤＬＯ，ＤＬＩ−１，ＤＬＬ−２は遅延回路、である。 第１図 第２図 実施例のコントローラ要部ブロック図 第３図 従来のコンドローラフ゛ロンク図 第５図
チャート図、 第３図は実施例のコントローラ要部ブロック図、第４図
はファイル部電源異常時における動作フローチャート図
、 第５図は従来のコントローラブロック図、第６図は従来
の電源異常時の処理方法説明図、である。図中、 １はプロセッサユニットＣＰＵ。 ２はＮＭＩ処理部、 ４はバンクアップ用ファイル、 ５はディスク制御部、 ６は端末制御部、ｌＯは制御部
、 １１は異常処理部で、実施例ではＮＭＩ処理部、１２．
２５は論理和（オア）回路、 １３は切断制御手段、 ２０は制御部、２１はバックア
ップ部、２３はアンド回路、２４はインバータ、 ５
６は切断信号、６０．６１．６２は異常検出信号で、実
施例ではＣＡＲＭＩ、 ＣＡＲＭ２． ＩＯＡＲＭＩ、
ＩＯＡＲＭ２．６３は割込み信号、ＮＭＩ信号、 Ｒ１，Ｒ２は抵抗、 Ｐ０、Ｐ１、Ｐ２は電源、
ＥＯ，Ｅ１、 Ｒ２は異常検出部、 Ｆ１、Ｆ２は入出力部で、従来例、実施例ではファイル
部 ＤＬＯ，ＤＬＩ−１，ＤＬＬ−２は遅延回路、である。 第１図 第２図 実施例のコントローラ要部ブロック図 第３図 従来のコンドローラフ゛ロンク図 第５図
Claims (1)
- 【特許請求の範囲】 電源と、該電源の切断を要する異常を検出したとき異常
検出信号を出力するとともに該電源を切断する異常検出
部とをそれぞれ備えた制御部（２０）および複数の入出
力部（Ｆ１、Ｆ２）より構成されるデータ処理装置にお
ける電源制御方式であって、制御部および入出力部の該
異常検出部（Ｅ０およびＥ１、Ｅ２）がそれぞれ出力す
る該異常検出信号（６０および６１、６２）を論理和し
て割込み信号（６３）を出力する論理和回路（１２）と
、 出力された該割込み信号（６３）に基づき所定の異常処
理を開始し、該異常検出信号（６１）を出力した入出力
部（Ｆ１）の該電源（Ｅ１）が切断された後、該異常処
理を解除する異常処理部（１１）と、制御部の該異常検
出部（Ｅ０）が異常検出信号（６０）を出力したとき、
制御部および入出力部の該電源（Ｐ０、Ｐ１、Ｐ２）を
切断する切断制御手段（１３）と、 を該制御部（２０）に設け、該入出力部に前記異常が検
出されたとき対応する該入出力部の電源が切断された後
異常処理を解除して所定のデータ処理を継続せしめると
ともに、制御部に該異常が検出されたときはデータ処理
装置の備えるすべての該電源（Ｐ０、Ｐ１、Ｐ２）を切
断することを特徴とする電源制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063018A JPS63228311A (ja) | 1987-03-18 | 1987-03-18 | 電源制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62063018A JPS63228311A (ja) | 1987-03-18 | 1987-03-18 | 電源制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228311A true JPS63228311A (ja) | 1988-09-22 |
Family
ID=13217163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62063018A Pending JPS63228311A (ja) | 1987-03-18 | 1987-03-18 | 電源制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228311A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355608A (ja) * | 1989-07-25 | 1991-03-11 | Toshiba Corp | 電源用モノリシック集積回路 |
| JP2011508566A (ja) * | 2007-12-28 | 2011-03-10 | サンディスク コーポレイション | 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 |
| JP2017519283A (ja) * | 2014-05-23 | 2017-07-13 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 電子機械の１つまたは複数のコンポーネントを管理するための方法および装置ならびにコンピュータ・プログラム |
| JP2019105922A (ja) * | 2017-12-11 | 2019-06-27 | キヤノン株式会社 | 電子機器、電子機器における制御方法、及びプログラム |
-
1987
- 1987-03-18 JP JP62063018A patent/JPS63228311A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0355608A (ja) * | 1989-07-25 | 1991-03-11 | Toshiba Corp | 電源用モノリシック集積回路 |
| JP2011508566A (ja) * | 2007-12-28 | 2011-03-10 | サンディスク コーポレイション | 有効電力のマルチレンジおよび局所的検出を備えたシステムおよび回路 |
| JP2017519283A (ja) * | 2014-05-23 | 2017-07-13 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 電子機械の１つまたは複数のコンポーネントを管理するための方法および装置ならびにコンピュータ・プログラム |
| JP2019105922A (ja) * | 2017-12-11 | 2019-06-27 | キヤノン株式会社 | 電子機器、電子機器における制御方法、及びプログラム |
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