TWI489256B - 用於電源有效偵測之方法及積體電路、攜帶型資料模組、通電重置電路、用於驗證一電源島上之電壓的方法及用於驗證一積體電路之電源的方法 - Google Patents

用於電源有效偵測之方法及積體電路、攜帶型資料模組、通電重置電路、用於驗證一電源島上之電壓的方法及用於驗證一積體電路之電源的方法 Download PDF

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Description

用於電源有效偵測之方法及積體電路、攜帶型資料模組、通電重置電路、用於驗證一電源島上之電壓的方法及用於驗證一積體電路之電源的方法
本申請案係關於低功率積體電路(且係關於包括低功率積體電路之方法及系統)，且更特定而言係關於必須能夠介接至多個外部電源之低功率積體電路(且係關於包括此類積體電路之方法及系統)。
數位積體電路之基本要求中之一者係以某種方式避免在不適當電源電壓下操作。當供電電壓過低時，某些數位電路可能進入不可預測之狀態。藉由可程式化之二進位邏輯，此不可預測狀態可能導致設備鎖定且不可操作。
為避免此情況，積體電路極為常見地包括用以偵測供電電壓是否在其有效範圍內的特殊電路。此類電路常稱為"通電重置"或POR電路，因為通常只要其被電力開啟其便確定一重置信號。POR電路在其偵測到電源在其有效範圍內時停止確定重置信號。積體電路中之邏輯可接著開始可靠地執行其操作，因為其係自一已知初始狀態起動。二進位邏輯在沒有源於在範圍電壓以外之邏輯波動的情況下係可預測的。
POR功能常藉由在晶片上包含帶隙電壓參考來實施。帶隙電壓參考只要在其接收到足夠電壓便輸出一固定參考電壓。將此固定參考電壓與當前供電電壓之一經細分部分進行比較，以判定供電電壓是否在晶片之有效範圍內。通常，此部分由一對電阻器判定。因為該固定參考之值大約為1.23V且不可控制，所以該部分之值判定偵測到之電源電壓。
在介面電路中，類似地期望在供電電壓仍在電力開啟至晶片之操作範圍中之一有效位準時不開始資料操作。此可導致在傳輸開始時位元或區塊之不可預測損失，或接收器處之狀態錯誤。
本申請案揭示在一多介面電源島中進行電源篩選的新方法。具有電源島架構之晶片可使晶片之若干部分在可變條件下接通及斷開。在一類實施例中，電源島包括在一資料模組中，該資料模組能夠與在不同電壓下操作之不同介面通信，其係藉由使用一電壓偵測電路以判定是否存在來自一外部源之處於操作範圍之外的較高電壓。若該較高電壓存在，則對適當較高範圍內之有效性進行測試。在另一類實施例中，不同的電源島各自包括其自身之電源有效偵測電路以用於局部電源有效測試。在許多實施例中，尤其在具有多介面能力之攜帶型資料模組中，將此等想法協同組合。
在各種實施例中，所揭示之創新提供至少以下優點中之一或多者：
對多電壓介面要求之系統適應性。
架構之較大簡化，因為個別設計區塊可針對其電源有效之適當要求而定製。
在可置放或複製個別電源島時設計較簡單，而無需擔心電源有效性之外部管理。
可在無不必要之延遲的情況下進行電力開啟。
在圍繞晶片路由單一參考電壓之實施例中，並無來自一局部(每動態電源島)電源監視器之額外靜態電源消耗。
將參看附圖描述所揭示之本發明，附圖展示本發明之重要樣本實施例且以引用之方式併入本說明書中。
將特定參考當前較佳實施例(藉由實例，且並非限制)描述本發明之眾多創新教示。
圖1示意性地展示一自動切換之通電重置(POR)電路。此實例中使用之信號名稱展示此電路將如何連接至圖1A及圖1B之完整設計中，但此等例示性連接及標號對於實踐所揭示之發明並非全部必要的。
至通用串列匯流排(USB)主機電源101之外部連接藉由匹配之電阻器R1 102及R2 103而細分，以在輸入11處產生經由USB主機電源線107而至類比多工器104之經細分電壓，其可與來自帶隙參考電壓產生器105之1.23V參考電壓相比較。在此例示性實施例中之相同經細分電壓亦提供至USB電源偵測器區塊106。若電源存在於USB主機電源線107上，則USB電源偵測器區塊106經由信號線108向類比多工器104提供一USB接通信號，其促使類比多工器104選擇來自USB主機電源線107上R1 /R2 節點(102/103)之經細分電壓。安全數位/記憶棒(SD/MS)主機電源110類似地由電阻器R3 111及R4 112細分以在輸入10處產生藉由SD/MS主機電源線113而至類比多工器104之一第二經細分電壓。若不存在經由信號線108至類比多工器104之USB接通信號，則類比多工器104將選擇來自SD/MS主機電源線113處R3 /R4 (111/112)節點之經細分電壓。
滯後比較器116習知地操作，其比較其在信號線114上自類比多工器104接收之任何經細分供電電壓部分與在信號線115上接收之來自帶隙參考級之電壓。滯後比較器116產生指示來自主機電路之電源是否在規格以內之主機POR邏輯信號117。此邏輯信號防止依賴於主機電源之組件在主機電源並不有效的情況下操作。已知廣泛多種電路用於實施此比較器，且其中之任一者可用於圖1之電路中。
例示性積體電路
圖1A展示有利地包括圖1之電路之積體電路的圖，且圖1B展示圖1A之積體電路例示性實施例之電源島(island)圖。
圖1A之例示性實施例係提供三個不同外部介面之多功能快閃記憶體控制器。此實施例之顯著特徵(對於所主張之本發明並非必要)包括：考慮到經由三個主機介面(安全數位/多媒體卡(SD/MMC)120、通用串列匯流排(USB)121及記憶棒(MS)122)進行資料傳送之安全快閃記憶體控制器後端，但一次僅可使用一個主機介面。
分割為六個電壓島：SD/MMC主機介面模組(HIM)120、USB HIM 121、MS HIM 122、始終設定為接通狀態 (Always ON)之組件123(包括後端、磁性隨機存取記憶體(MRAM)、墊控制及電源管理)、覆蓋隨機存取記憶體(ORAM)124及密碼引擎125。
無來自兩個斷電主機介面中之邏輯的功率消耗額外開銷(待用或現用)。具有斷電主機介面之電源島(或斷開島)藉由開關126與供電電壓(VCC)及接地(GND)隔離，因此並無電流可流動。
具有ORAM 124及密碼引擎125之電源島藉由使用開關127來切換為接通或斷開。
部分晶片斷電功能性可藉由用於每一島之受控類比電源開關而達成(始終接通除外)，且隔離閘極可用於防止來自經斷電島之無效信號到達晶粒經通電島之輸入。
動態島控制可在待用期間對ORAM 124及密碼引擎125斷電，以達成對待用電流之規格要求(SD/MMC表示最小規格)。
對類比區塊待用電源減小之暫存器控制包括調節器及振盪器待用/停用/低電源模式。
頂層邏輯偵測並組態一至後端之單一主機介面，且對剩餘兩個主機介面電壓島斷電。偵測結果暫存器可用於韌體啟動ROM。
較佳地，動態受控個別電源島(例如，密碼引擎125及ORAM 124)各自包括其自身之POR電路以偵測彼島之電源是否有效。此等電路可植入電源島內且可涵蓋多個POR以確保遍及該電源島電源完全有效。晶片必須調節主機電源以為內部邏輯提供1.2V之核心電壓。在SD、MMC或MS操作模式中，主機提供3.3V或1.8V電源。在許多實施例中，電流之一部分對晶片上之輸入/輸出(I/O)墊(VDDH 130等)及任何外部記憶體供電，而剩餘部分由一內部核心調節器調節以提供1.2V電源至晶片上之核心邏輯。
在針對USB描繪之例示性晶片中，在核心調節器之前需要一額外調節步驟。USB主機(亦即，VDDH USB)130提供5V電源至5-3.3調節器(REG)129，5V電源經調節至3.3V且接著提供至上文提及之內部核心調節器，且在USB模式中，5-3.3調節器129之3.3V輸出(亦即，VOUT 128)提供至USB實體層(PHY)。當不存在5V VDDH USB 130時，使用開關(SW)126切換電源匯流排以隔離USB PHY 131模組與USB HIM 121模組。
類比組件介面(ACOMP)132控制該切換以選擇USB模式，從而在於USB主機介面上偵測到5V電源(例如，3.3伏特)時組態用於USB模式之電源路由。ACOMP可擁有POR，且產生之邏輯可在判定USB電源何時視為穩定且因此USB切換何時發生以對USB HIM 121電力開啟時起重要作用。ACOMP 132亦偵測VDDH MS SD 133之3.3或1.8V供電電壓以組態MS或SD模式操作，從而控制USB開關137及開關126。ACOMP 132基於雙電壓邏輯輸入135亦支援3.3V或1.8V之雙電壓電源。ACOMP 132邏輯在偵測到適當3.3V或1.8V時基於MS選擇邏輯輸入136組態SD或MS模式。SBLK邏輯模組136向密碼引擎125提供輔助功能。
晶片上電源偵測可自動地偵測是否正在使用USB電源。若是，則其將USB主機電源路由至適當內部調節器及邏輯區塊。若不是，則晶片正在SD/MS模式中操作，開關將阻止電源流回至USB中，且僅出現待路由至由SD/MS模式所使用之適當調節器及邏輯區塊之電源。
當USB主機電源有效時，此由一(反相器)比較器偵測到，該(反相器)比較器接著接通單向電源開關，使得由5-3.3V調節器所產生之3.3V電源可路由至另一調節器，另一調節器可用於產生核心邏輯所需之1.2V電源。此外，將確定輸出指示符'usb_on'137，且將選擇用於USB操作之正確主機介面邏輯。然而，若晶片並非正自其USB電源埠而是自其SD/MS埠接收電源，則(反相器)比較器將斷開開關，且僅使SD/MS電源用以產生SD/MS核心介面邏輯所需之1.2V。
可實施一POR電路，其偵測3.3V或1.8V源且相應地進行操作。儘管核心邏輯將僅接收經調節之1.2V電源，但POR可經組態以偵測3.3V或1.8V電源以重置晶片島，直至達到適當電壓為止。可能需要此操作以防止當供電電壓實際為3.3V時嘗試基於1.8V電源操作。
電源島
圖1B之例示性實施例為如圖1A中所見之電源島之積體電路實施方案。電壓島指代晶片之經電子耦接以獨立於晶片之其它區域進行選擇性電力開啟/斷電以最小化非操作、待用或測試模式期間之總電源使用的部分。架構目標針對可最完全地切斷之區塊實施電壓島。五個區塊識別為電源島：USB HIM 141、SD HIM 142、MS HIM 143、密碼引擎145及ORAM 146。包括剩餘系統RAM 144、類比模組(ACCOMP)147與148及主邏輯149的所有剩餘邏輯始終接通。較少或額外之區塊係可能的。
靜態HIM選擇
三個電源島區塊141、142及143表示三個不同主機介面。該等介面在樣本實施例中實施為靜態電源島，使得在設計上一次僅一個HIM為有效的。舉例而言，整個USB HIM 141及MS HIM 143可針對SD產品組態在FW啟動時間靜態地(永久)斷電。在此情形中，在此等三個HIM之間無需提供動態切換，因此，設計可在通電時實施靜態HIM組態，且在否定POR時，僅一個選定HIM應經永久組態，直至下一完整電源週期為止。在任意事件中，POR可實施於所有HIM電源島中。
在一例示性實施例中，可以硬體自動地處理HIM島控制。自韌體觀點，在電力開啟之後，靜態島組態完成，且產品已變為三個控制類型中之一者(SD/NMC或MS或USB)，其中各別HIM_ON位元設定於電源島控制暫存器中(見圖3)。
當CPU退出其POR且韌體(ROM)正在執行時，正確的主機介面可用(其島經通電)，且韌體讀取HIM ID暫存器，並開始執行用於彼介面之適當碼。CPU(未圖示)中之電源島控制暫存器150判定打開哪些電源開關以向指定島供應1.2V之核心電壓。
請注意，在此例示性實施例中，BE 3主邏輯島149針對待通電之CPU必須為接通的，因此使得CPU中之韌體(ROM)能夠啟動系統。此位元視為保留的，因為BE 3主邏輯島149包括所有電源島控制邏輯且始終接通，且不能經由此暫存器或以另外方式切斷。其它實施例可支援BE主邏輯島149之斷電，其中分出始終接通電源島控制。
參看圖3，電源島控制暫存器之低階三個位元(USB_HIM_ON 305、MS_HIM_ON 310及SD_HIM_ON 315)如上所述由硬體設定，且在此例示性實施例中視為唯讀的。可藉由選擇OVERRIDE(更動)位元320來指派值。
兩個位元CRYP_ON 325及RAM2_ON 330並非硬體控制的，且在此例示性實施例中不需要設定OVERRIDE。更確切地說，兩個位元為韌體控制的以用於下文所述之動態島切換。保留位元340，但在某些其它實施例中其可控制經指派BE_ON之BE主邏輯島。保留位元335。
動態島控制
另一方面，在圖1B之右側為兩個區塊145及146，其表示密碼模組及覆蓋RAM(ORAM)。晶片在該兩個島均斷電之情況下啟動以最小化起動電源消耗。在進入操作模式後，韌體可接著按需啟用此等島。在藉由在電力開啟時靜態地對該兩個未使用HIM斷電而減少一些待用電源的同時，藉由對此等兩個大區塊145及146斷電而達成大量待用電源節省。
密碼引擎
密碼引擎145為已整合至晶片架構中之硬體加速安全引擎。此模組含有整個晶片設計之幾乎一半邏輯，且消耗相應電源量。該模組經設計以在此實施例中斷電，使得不需要狀態保存。密碼引擎145區塊獲取密鑰並將其儲存於非揮發性記憶體(NVM)150中，由此密鑰不會由於斷電而丟失。在此實施例中，NVM 150實施於ALWAYS_ON域中，且將一直保持通電。當對密碼引擎145斷電時，無安全操作可執行。在安全密鑰保存於NVM 150中時，存取密鑰之電路係在密碼引擎145中，對於任何需要密鑰之操作該電路均必須通電。
ORAM
ORAM 146為用於控制韌體之覆蓋RAM。在例示性實施例中，此ORAM由控制器中存在之整個RAM之幾乎一半組成。ORAM 146通常用於碼覆蓋分頁。在此樣本實施例中，系統韌體將島管理碼(斷電及電力開啟常用程式)定位於另一ALWAYS_ON記憶體中，使得其立即可用於對一退出休眠模式之主機命令進行回應。請注意，當ORAM 146斷電時，RAM單元之內容將釋放，且儲存之值將變為未知且隨機的。因此，當ORAM 146通電時，內容應視為無效，且必須丟棄。ORAM 146之內容可按需要用多個部分進行串接而恢復，因此ORAM 146島之電力開啟及重新加載時序並不直接影響臨界韌體回應時間。
在此例示性實施例中，不同於完全由晶片硬體控制之靜態HIM島141、142及143組態，用於密碼145及ORAM 146島之動態控制包括硬體控制及需要韌體控制之狀態暫存器。此為電源島實施方案提供較大靈活性。此配置提供之少數優點在下文列出：
允許電源島使用之完全可程式化性。任何實施方案均可按特定實施方案所需而選擇對密碼引擎145、ORAM 146斷電(兩者皆斷電或皆不斷電)。藉由自介面類型(例如，SD、USB、MS)去耦此特徵，此等三個種類內之不同子變型可能出於可能之效能及/或複雜性益處而折衷電源節省。
韌體完全控制何時進入電源節省模式，其首先選擇完成操作，或其可在結束一島上之活動時開始關閉另一島。另外，該兩個島可以任意次序接通/斷開。
由於對此兩個區塊斷電及電力開啟顯著地影響待用電流，因此韌體可藉由關於穩定時間及對晶片邏輯剩餘部分之影響的精細時序控制來最佳化經由類比電源開關移除或施電力開啟源的方式。
為每一島提供邏輯隔離、時脈閘控及POR機制，且可在電源島上包括多個POR電路。韌體經由可程式化暫存器控制此等機制之次序及使用。
島控制機制
一旦已將邏輯及RAM在邏輯上分割為離散島，則必須添加若干機制以控制該等島，並在必要模式組態及條件下啟用待用電源節省：
系統核心電源閘控及控制(主機電源調節及類比電源隔離開關)。
產品封裝偵測(SD/MMC、USB或MS模組組態)。
邏輯閘隔離控制(接通島與斷開島之隔離效應)(在該實施例中，電壓隔離單元155實行邏輯閘隔離)。
系統核心電源閘控及控制
在該例示性實施例中，晶片處理三種主要電源功能：
對來自(3.3V或1.8V)SD/NMC或MS主機或(5V)USB主機之主機供應電源之調節。
基於密碼145及ORAM 146電源島之靜態(產品組態)及動態島控制(用於待用暫時終止及重新開始)將電源線切換至所需電源島。
島電源切換控制及狀態-類比電源切換必須最小化對系統核心電源之影響。(在該實施例中，數位控制之類比電源開關156實行電源切換)。
主機電源調節
圖1C及圖1D展示電源之進一步細節。在圖1C之例示性實施例中，展示非USB模式中之操作。晶片調節主機電源以提供1.2V之核心電壓用於內部邏輯。
在SD、NMC或MS模式中，主機提供3.3V或1.8V電源。此電流之一部分對晶片上之I/O墊(VDDH 160、VDDF 161)及外部NAND記憶體162供電，而剩餘部分由一內部核心調節器163調節以向核心邏輯提供1.2V電源(VIN_CORE 164)。
在非USB模式中，SD/MMC或MS主機提供3.3V或1.8V電源165(VIN_CORE 164)，該電源被供應至核心調節器163。在USB模式中，在核心調節器163之前，USB主機166需要一額外調節步驟。USB主機166提供5V電源(VIN_53 167)，該電源首先由5-3.3V調節器190調節至3.3V，且接著提供至上文所提及之內部核心調節器163。
另外，當在USB模式中時，5-3.3V調節器190之3.3V輸出及核心調節器163之1.2V輸出被驅動出晶片(分別在VOUT_53 168及VOUT_CORE 169上)，在此等地方該等電壓由濾波器175、176及177進行濾波並接著提供至USB PHY 170電源輸入(A3V3 171、A1V2 172及D1V2 173)。
在圖1C之例示性實施例中，展示非USB模式中之操作。SD/MMC或MS主機165向核心調節器163供應電源。無需USB振盪器(OSC1 178)，因此開關179打開。第二振盪器(OSC2 180)斷開，且USB開關181打開。5/3V調節器190斷開。PHY介面(3.3V)170斷電，因此USB PHY核心開關181打開。主FD墊182有效，且FD_DUP墊183並不有效。
圖1D展示當USB HIM為有效時的電源狀態。晶片調節主機電源以提供1.2V之核心電壓用於內部邏輯。5/3V調節器190接通，且USB開關181閉合。5/3V調節器190為核心調節器163供電，且USB振盪器OSC1 178為有效的，同時開關179閉合。USB實體介面PHY(3.3V)接通，且USB PHY核心開關181閉合。一些主FD墊182斷開，且複製FD_DUP墊183接通。
主機及經調節電源切換
如上文展示，兩種類型之組態(SD、NMC、MS對USB)必須藉由共用之電源路徑適當地起作用。可利用指定為SD+之第三種模式。在SD+組態中，SD與USB電源裝接兩者在統一標準封裝中同時操作，且因此對管理各種電源選項呈現進一步挑戰。
為限制不支援USB之實施方案中之有效及待用電流，當不存在5V主機電源時，切換電源匯流排以隔離USB PHY與USB設備核心。
對於每一實施方案均不在使用中的兩個HIM島，關閉1.2V核心電源。
可獨立地動態接通及斷開密碼區塊145及ORAM區塊146以節省待用電源。
USB HIM電源切換
模式偵測係基於施加至ACOMP_54 148或ACOMP_3-1.2 147之電源。ACOMP邏輯判定當前選定哪一單一主機介面(MS、SD/MMC或USB)。
電源島-島切換
一旦判定了模式，ACOMP邏輯便將啟用用於彼模式之適當電壓島。
隔離單元
當接通時，隔離單元155防止未經界定之浮動邏輯狀態自未通電之島傳播至晶片之剩餘部分。當經啟用時，隔離單元將去耦源點與目的地點，並呈現一固定高電壓(邏輯1)或固定低電壓(邏輯0)值或保持信號上之最後狀態(基於鎖存器)。當隔離單元被停用時，該單元將僅使輸出信號狀態在源與目的地之間通過。
存在兩個單獨的隔離單元控制暫存器(島輸入、島輸出)。
島輸入處之隔離單元將始終為基於'邏輯0'之單元，使得當島斷電時在經斷電輸入處不存在電壓。
島輸出處之隔離單元係基於有利狀態而選擇，使得當島被切斷時相應目的地島輸入仍將查看到有利狀態。
自電源島之韌體發布(firmware issue)
韌體必須管理密碼島145電源停用/啟用以達成SD待用模式限制。韌體必須管理ORAM島146之碼恢復(重新加載)，對於SD待用模式，該ORAM島146必須斷電。
圖2展示圖1之電路之實施方案的進一步細節。在此實施例中，USB電源偵測器區塊簡單地為一反相器206，因此其將一有效低輸出提供至隨後的反相器級，只要量VUSB_Supply R2 /(R1 +R2 )增加到超過N通道臨限電壓VTN 。由於VTN 通常為帶隙參考電壓VBG 之一半(或更小)，因此此意謂經反相之電壓USB On將在主機POR信號達到有效值很久之前便開始上升。通常，通電重置信號為有效低的，亦即，晶片或電路藉由POR信號之低值保持於重置中。
此圖亦展示USB主機電源201與SD/MS主機電源202連接之間的關係的一些細節。USB主機電源201(標稱5V)驅動調節器203，調節器203自USB主機電源201導出經調節之3.3V電源。若USB_On 215為高，則所說明之大PMOS旁路開關204將接通(藉由先前的低電壓)，使得調節器203之輸出經連接以驅動SD/MS主機電源202連接。此線又對包含兩個電晶體213及電阻器214之內部調節器饋電。由電阻器215及216形成之電壓劃分提供電源至電晶體213之閘極。
至後端之多HIM介面
圖3之樣本實施例提供連接至單一後端(BE)之三個晶粒級可選擇HIM介面(前端)。此係經由至BE之兩個可用內部介面而提供：
用於CF 351、MS 352及SD/NMC設備控制器353之HDMA 320(主機直接記憶體存取)介面，及
用於USB設備控制器354之BVCI 330(基本虛擬組件介面)。至BMU之BVCI埠330專用於USB設備控制器，但SD/MMC HIM及MS HIM 352之HDMA 320介面必須多工340至BMU中之單一HDMA埠中。
此樣本實施例包括靜態島與動態島兩者。若靜態島對應於一未經選擇之操作模式，則其在操作中始終斷開。
資料模組
圖4展示一資料模組。該資料模組包括一NAND快閃記憶體及控制器。在此樣本實施例中，該控制器提供該模組之連接器處的USB介面，以及具有適當標準之至記憶體晶片之介面。
根據各種所揭示實施例，提供：一種積體電路，其包含：複數個電源島，其經獨立連接以接收一可中斷供電電壓；電源島中之多個電源島各自包括各別局部電源有效量測電路，且亦包括經連接以由該各別電源有效量測電路有條件地停用的核心電路；其中，在該等電源島中之至少一者中，該各別供電電壓可假定至少兩個有效範圍中之任一者，且該各別電源有效量測電路包括自動電壓調整以測試該等有效範圍中之任一者。
根據各種所揭示實施例，提供：一種積體電路，其包含：複數個電源島，其經獨立連接以接收一可中斷供電電壓；該等電源島中之多個電源島各自包括各別局部電源有效量測電路，且亦包括經連接以由該各別電源有效量測電路有條件地停用的核心電路。
根據各種所揭示實施例，提供：一種積體電路，其包含：複數個電源島，其經獨立連接以通電或斷電；其中該等電源島中之一或多者為可在不同操作模式中接收多個可能供電電壓之雙電壓電源島；每一該雙電壓電源島包括選擇電路，該選擇電路視一外部連接處出現何種電壓而以不同方式自動地調整一供電電壓輸入以產生一經調整電壓；及一滯後比較器，其量測該經調整電壓，且相應地輸出一電源有效信號。
根據各種所揭示實施例，提供：一種積體電路，其包含：電源控制電路，其經連接以獨立地允許或不允許對複數個電源島供電；該等電源島中之多個電源島各自包括各別局部電源有效量測電路，且亦包括經連接以由該各別電源有效量測電路有條件地停用的核心電路；其中該等電源島中之一或多者為可在不同操作模式中接收多個可能供電電壓之雙電壓電源島；每一該雙電壓電源島包括選擇電路，該選擇電路視一外部連接處出現何種電壓而以不同方式自動地調整一供電電壓輸入以產生一經調整電壓；及一滯後比較器，其量測該經調整電壓，且相應地輸出一電源有效信號以啟用或停用該各別電源島內之核心電路。
根據各種所揭示實施例，提供：一種積體電路，其包含：比較器，其經連接以對照一參考電壓測試一輸入電壓；至少兩個外部供電電壓連接；及偵測電路，其經連接以偵測該等外部供電電壓連接中之第一者上之電源，且提供一相應邏輯輸出；及一多工器，其依據該邏輯輸出而將該輸入電壓連接至該外部供電電壓連接上之電壓的第一部分，或連接至該第二外部供電電壓連接上之電壓的第二部分；該比較器經操作地連接以提供一電源有效信號。
根據各種所揭示實施例，提供：一種攜帶型資料模組，其包含：一記憶體晶片；及一記憶體控制器晶片，其連接至外部介面端子且亦經連接以控制該記憶體晶片，且其包括電源控制電路，該電源控制電路經連接以獨立地允許或不允許對該控制器晶片上之複數個電源島供電；該等電源島中之多個電源島各自包括各別局部電源有效量測電路，且亦包括經連接以由該各別局部電源有效量測電路有條件地停用的核心電路；其中該等電源島中之一或多者為可自該等外部端子中之至少一者接收多個可能供電電壓之雙電壓電源島；每一該雙電壓電源島包括選擇電路，該選擇電路視一外部連接處出現何種電壓而以不同方式自動地調整一供電電壓輸入以產生一經調整電壓；及一滯後比較器，其量測該經調整電壓，且相應地輸出一電源有效信號以啟用或停用彼各別電源島內之核心電路。
根據各種所揭示實施例，提供：一種通電重置電路，其包含：一電壓偵測電路，其耦接至至少兩個外部電源輸入，該電壓偵測電路經組態以偵測自一外部源接收電源之該等外部電源輸入中之第一者處的電壓；一多工電路，其將該等外部電源輸入中之一選定一者操作地耦接至一測試節點；及一比較器，其具有耦接至一參考電壓之第一輸入、鏈接至該測試節點之第二輸入及相應地提供一電源有效信號之輸出；藉此該電源有效信號可在來自任一外部源之電壓達到一各別有效位準時啟用核心電路操作。
根據各種所揭示實施例，提供：一種用於操作一積體電路之方法，其包含以下動作：在晶片上電源控制電路中，獨立地允許或不允許對複數個電源島供電；在該等電源島中之多個電源島中，局部地執行一電源有效量測，且依據該各別電源有效量測而有條件地停用該各別電源島之各別核心電路；及在該等電源島中之一些雙電壓電源島中，偵測至少兩個有效供電電壓範圍中之哪一者存在，並依據其執行該電源有效量測。
根據各種所揭示實施例，提供：一種用於操作積體電路之方法，其包含：對照一參考電壓比較一輸入電壓；用一電壓偵測電路偵測兩個外部連接中之第一者上電源的存在或不存在以提供一邏輯輸出；及執行該比較步驟，其中該輸入電壓如由該邏輯輸出判定而連接至該第一外部連接上之電壓的第一部分，或連接至該第二外部連接上之電壓的第二部分；及如受該連接步驟所影響，依據該比較步驟而提供一電源有效輸出。
根據各種所揭示實施例，提供：一種用於驗證具有複數個電源島之積體電路之電源的方法，其包含：選擇一或多個電源島以使用一或多個邏輯受控開關而通電；及在一電源島內，使用一電源驗證電路控制邏輯操作以驗證一輸入電壓，其中該電源驗證電路使用一比較器以對照一參考電壓比較該輸入電壓之一部分，偵測該等外部連接中之第一者上電源之存在，且切換至該比較器之該輸入以相應地改變該部分；藉此該積體電路在其至少一該電源島中係多供電電壓相容的。
根據各種所揭示實施例，提供：一種用於驗證電源島上之電壓的方法，其包含：選擇電源島以使用一或多個邏輯受控開關而通電；在該一電源島中使用一通電重置電路控制至少一電源島之邏輯操作以驗證其處接收之供電電壓；其中該通電重置電路對照一導出之參考電壓測試該輸入電壓之一部分；偵測至該一電源島之至少兩個外部電源輸入連接中之第一者上電壓的存在或不存在，且重新組態該通電重置電路以改變該部分且相應地連接至該兩個外部電源輸入連接中之選定一者。
根據各種所揭示實施例，提供：一種積體電路，其包含：一比較器，其經連接以對照一導出之參考電壓測試一輸入電壓；至少兩個外部電源輸入連接，其連接至一偵測電路，該偵測電路偵測該等外部電源連接中之第一者上之電源且提供一邏輯輸出；一邏輯開關，其依據該邏輯輸出將該輸入電壓連接至該第一外部連接上之電壓的第一部分，或連接至該第二外部連接上之電壓的第二部分；該比較器經操作地連接以提供一電源有效信號。
根據各種所揭示實施例，提供：一種用於確保用於數位電路之邏輯操作之有效電源的電路，其包含：第一比較器，其在第一輸入處接收自一選定電壓源導出之第一測試電壓信號，且在第二輸入處接收一參考電壓；且該比較器產生一邏輯輸出信號以指示一用於連接至一有效第一電壓源或有效第二電壓源之有效電壓範圍，該經連接之電壓源提供電源至內部核心邏輯。
根據各種所揭示實施例，提供：一種通電重置電路，其包含：一電壓偵測電路，其耦接至至少兩個外部電源輸入，該電壓偵測電路經組態以偵測自一外部源接收電源之第一輸入處的電壓；一比較器，其具有耦接至一參考電壓之第一輸入、一輸出電源重置信號及鏈接至該至少兩個外部電源輸入之第二輸入；一邏輯控制切換電路，其將該比較器之第二輸入耦接至自一外部源接收電源之該第一輸入，該第二輸入上之電壓係自該外部源成比例導出；且該輸出電源重置信號基於自該外部源導出之電壓達到一有效位準而提供一電源有效信號。
根據各種所揭示實施例，提供：一種通電重置電路，其包含：一電壓偵測電路，其耦接至至少兩個外部電源輸入，該電壓偵測電路經組態以偵測自一外部源接收電源之第一輸入處的電壓；一比較器，其具有耦接至一參考電壓之第一輸入、一輸出電源重置信號及鏈接至該至少兩個外部電源輸入之第二輸入；一邏輯控制切換電路，其將該比較器之第二輸入耦接至自一外部源接收電源之該第一輸入，該第二輸入上之電壓係自該外部源成比例導出；且該輸出電源重置信號基於自該外部源導出之電壓達到一有效位準而提供一電源有效信號。
根據各種所揭示實施例，提供：一種有效電壓偵測電路，其包含：一比較器，其具有來自一類比多工器之第一輸入及來自一參考電壓源之第二輸入，該比較器產生一通電重置信號輸出；一類比多工器，其具有與第一電壓源成比例之第三輸入、與第二電壓源成比例之第四輸入，自第一電壓源或第二電壓源中之一者導出之該第一輸出；一電源偵測器，其耦接至該第二電壓源且向該類比多工器提供第五輸入，其中當該電源偵測器偵測到來自第二電壓源之臨限電壓時，向第五輸入產生一通電信號；且該類比多工器藉由選擇該第四輸入而對該通電信號第五輸入作出反應且在不存在該通電信號的情況下選擇該第三輸入，該選定輸入電壓信號於該第一輸入處接收，藉此當該第一輸入電壓達到一指定位準時，該電源重置信號輸出發生。
根據各種所揭示實施例，提供：一種用於操作積體電路之方法，其包含：對照一參考電壓比較一輸入電壓；用一電壓偵測電路偵測兩個外部連接中之第一者上電源的存在或不存在以提供一邏輯輸出；及如該邏輯輸出所判定將該輸入電壓連接至該第一外部連接上之電壓的第一部分或連接至該第二外部連接上之電壓的第二部分。
根據各種所揭示實施例，提供：一種用於驗證具有複數個電源島之邏輯電路之電源的方法，其包含：選擇一或多個電源島以使用一或多個邏輯受控開關而通電；使用一通電重置電路控制一電源島之邏輯操作以驗證一臨限輸入電壓；使用一比較器以對照一導出之參考電壓測試該輸入電壓之一部分；組態該比較器以測試至少兩個外部電源輸入連接，且一電壓偵測電路經連接以偵測該等外部連接中之第一者上電源之存在；及提供切換邏輯，其依據該電壓偵測電路之邏輯輸出將該輸入電壓連接至該第一外部連接上之電壓的第一部分，或連接至該第二外部連接上之電壓的第二部分，其中該比較器經操作地連接以在偵測到臨限電壓時產生一電源有效信號。
根據各種所揭示實施例，提供：一種用於驗證電源島上之電壓的方法，其包含：選擇一或多個電源島以使用一或多個邏輯受控開關而通電；使用一通電重置電路控制一電源島之邏輯操作以驗證第一電源島上之有效輸入電壓；使用一比較器以對照一導出之參考電壓測試該輸入電壓之一部分；組態該比較器以測試第一電源島之至少兩個外部電源輸入連接，且一電壓偵測電路經連接以偵測該等外部連接中之第一者上電源之存在；及提供切換邏輯，其依據該電壓偵測電路之邏輯輸出將該輸入電壓連接至該第一外部連接上之電壓的第一部分，或連接至該第二外部連接上之電壓的第二部分，其中該比較器經操作地連接以提供一電源有效信號且允許第二電源島上之邏輯操作。
修改及變化
如熟習此項技術者將認識到，本申請案中描述之創新概念可在廣大應用範圍內修改及變化，且相應地，專利標的物之範疇不受任何給定之特定例示性教示限制。意欲涵蓋屬於所附申請專利範圍之精神及廣泛範疇內的所有此類替代、修改及變化。
舉例而言，可添加其他級至所說明之各種電路，同時仍保存上述邏輯及/或功能關係。可針對整個島或島之多個部分實施POR。亦可實施POR以確保另一島在允許電力開啟之前以有效電源操作。
請注意，由通電重置電路提供之輸出信號可更一般地描述為一電源有效信號，且實際上通電重置電路本身可描述為一電源監視或電源驗證電路之實例。如上文描述之"通電重置"信號之使用在複雜數位邏輯中係極為常見的，但可替代地使用用於避免不可預測狀態的其它方案。(例如，信號可不僅取決於其連接之方式而且取決於其概念化之方式而描述為一"啟用"或"停用"信號。)
亦參考以下共同擁有且同在申請中之美國專利申請案，其中之每一者以全文引用之方式併入本文中：2006年12月31日申請之60/934,936；2006年12月31日申請之60/921,507；2006年12月31日申請之60/934,918；2006年12月31日申請之60/934,917；2006年12月31日申請之60/999,760；2006年12月31日申請之60/934,923；2007年1月1日申請之60/934,937；2007年1月1日申請之60/921,508；2006年12月31日申請之11/618,849；2006年12月31日申請之11/618,852；2006年12月31日申請之11/618,865；2006年12月31日申請之11/618,867；2006年12月31日申請之11/649,325；2006年12月31日申請之11/649,326；2007年12月28日申請之11/　　　 (SDD-1093，"Systems and Circuits with Multirange and Localized Detection of Valid Power")；2007年12月28日申請之11/　　　 (SDD-1100，"Optionally Bonding Either Two Sides or More Sides of Integrated Circuits")；及2007年12月28日申請之11/　　　　 (SDD-1102，"Exclusive-Option Chips and Methods with All-Options-Active Test Mode")。此等申請案中任一者皆未必與本申請案相關，但此等申請案幫助展示設計至與上文所述之想法相同之系統中及/或與彼等想法協同組合的特徵。
對於另一實例，亦可在動態電源島(可在設備操作時之各種時間電力開啟或斷電以獲得最佳電源效率)中但不在靜態電源島(諸如上述實施例中之主機介面模組)中包括局部電源監視電路。此類實施例具有優點：在最需要之處選擇性地給出保護，亦即，僅向電源狀態獨立之島給出獨立保護。此使設計簡化。
本申請案中之任何描述皆不應理解為意味任何特定要素、步驟或功能為必須包括於申請專利範圍之範疇中之基本要素：專利標的物之範疇僅由所允許之申請專利範圍界定。此外，除非確切之詞"用於...之構件"中間為一分詞，否則此等申請專利範圍皆不欲引用35 USC第112節之第六段。
如所申請之申請專利範圍意欲為儘可能全面的，且沒有標的物被有意地撤回、開放或放棄。
101‧‧‧通用串列匯流排主機電源
102‧‧‧電阻器R1
103‧‧‧電阻器R2
104‧‧‧類比多工器
105‧‧‧帶隙參考電壓產生器
106‧‧‧USB電源偵測器區塊
107‧‧‧USB主機電源線
108‧‧‧信號線
110‧‧‧安全數位/記憶棒主機電源
111‧‧‧電阻器R3
112‧‧‧電阻器R4
113‧‧‧SD/MS主機電源線
114‧‧‧信號線
115‧‧‧信號線
116‧‧‧滯後比較器
117‧‧‧主機POR邏輯信號
120‧‧‧安全數位/多媒體卡
121‧‧‧通用串列匯流排
122‧‧‧記憶棒
123‧‧‧始終設定為接通狀態之組件
124‧‧‧ORAM
125‧‧‧密碼引擎
126‧‧‧開關
127‧‧‧開關
128‧‧‧VOUT
129．．．5-3.3調節器
130．．．USB主機/VDDH USB/輸入/輸出墊
131．．．USB PHY
132．．．類比組件介面
133．．．VDDH MS SD
135．．．雙電壓邏輯輸入
136．．．MS選擇邏輯輸入/SBLK邏輯模組
137．．．USB開關
141．．．電源島USB HIM/電源島區塊
142．．．電源島SD HIM/電源島區塊
143．．．電源島MS HIM/電源島區塊
144．．．系統RAM
145．．．密碼引擎
146．．．ORAM
147．．．類比模組
148．．．類比模組
149．．．主邏輯
150．．．電源島控制暫存器
155．．．電壓隔離單元
156．．．數位受控類比電源開關
160．．．I/O墊VDDH
161．．．I/O墊VDDF
162．．．外部NAND記憶體
163．．．內部核心調節器
164．．．VIN_CORE
165．．．3.3或1.8V電源
166．．．USB主機
167．．．VIN_53
168．．．5-3.3調節器之3.3V輸出/VOUT_53
169．．．VOUT_COR
170．．．USB PHY/PHY介面
171．．．USB PHY 170電源輸入A3V3
172．．．USB PHY 170電源輸入A1V2
173．．．USB PHY 170電源輸入D1V2
175．．．濾波器
176．．．濾波器
177．．．濾波器
178．．．USB振盪器OSC1
179．．．開關
180．．．第二振盪器OSC2
181．．．USB開關
182．．．主FD墊
183．．．FD_DUP墊
190．．．5-3.3 V調節器
201．．．USB主機電源
202．．．SD/MS主機電源
203．．．調節器
204．．．大PMOS旁路開關
206．．．反相器
213．．．電晶體
214．．．電阻器
215．．．電阻器/USB_On
216．．．電阻器
320．．．主機直接記憶體存取介面
305．．．位元USB_HIM_ON
310．．．位元MS_HIM_ON
315．．．位元SD_HIM_ON
320．．．位元OVERRID
325．．．位元CRYP_ON
330．．．位元RAM2_ON
340．．．位元
圖1示意性地展示一自動切換之通電重置電路；圖1A展示關於圖1之電路之一積體電路的方塊圖；圖1B包含圖1B(I)、圖1B(II)及圖1B(III)，其展示關於圖1之電路之一積體電路的方塊圖；圖1C展示該積體電路之不同部分在非USB模式中之電源狀態；圖1D展示此積體電路之不同部分在USB模式中之電源狀態；圖2展示圖1之電路之實施方案的進一步細節；圖3展示用於島組態之電源島控制暫存器；及圖4展示一資料模組之實施例。
101．．．通用串列匯流排主機電源
102．．．電阻器R1
103．．．電阻器R2
104．．．類比多工器
105．．．帶隙參考電壓產生器
106．．．USB電源偵測器區塊
107．．．USB主機電源線
108．．．信號線
110．．．安全數位/記憶棒主機電源
111．．．電阻器R3
112．．．電阻器R4
113．．．SD/MS主機電源線
114．．．信號線
115．．．信號線
116．．．滯後比較器
117．．．主機POR邏輯信號

Claims (28)

  1. 一種用於電源有效偵測之積體電路，其包含：複數個電源島，該複數個電源島中之每一電源島經組態以獨立地接收一可中斷供電電壓；其中該複數個電源島中之至少兩個電源島各自包括一局部電源有效量測電路及一核心電路，其中電源島之核心電路經組態以由相同的電源島之局部電源有效量測電路有條件地停用；及其中，在包含局部電源有效量測電路及核心電路之該至少兩個電源島中之一第一電源島中，該局部電源有效量測電路經組態以執行自動電壓調整以測試由該電源島所接收之該可中斷供電電壓的至少兩個有效範圍中之每一者。
  2. 如請求項1之積體電路，其中該供電電壓不超過5伏特。
  3. 如請求項1之積體電路，其中該供電電壓不超過3.3伏特。
  4. 如請求項1之積體電路，其中該第一電源島係為可操作以連接至一個以上電介面之一外部介面控制。
  5. 一種用於電源有效偵測之積體電路，其包含：複數個電源島，該複數個電源島中之每一電源島經組態以獨立地接收一可中斷供電電壓；其中該複數個電源島中之至少兩個電源島各自包含一電源有效量測電路及一核心電路，其中電源島之電源有效量測電路經組態以有條件地停用該電源島之核心電 路。
  6. 如請求項5之電路，其中該至少兩個電源島之每一核心電路經組態以執行啟用邏輯操作之一電源有效輸出信號。
  7. 如請求項5之電路，其中該至少兩個電源島之每一有效電源量測電路經組態以有條件地輸出一電源有效輸出信號至相對應之電源島，該電源有效輸出信號指示一電源電壓係位於一有效範圍內，且其中該相對應之電源島之核心電路經組態以基於該電源有效輸出信號而執行操作。
  8. 如請求項5之電路，其中一有效電源信號向該複數個電源島之一第一電源島指示一電源電壓係位於一有效範圍內，且其中該複數個電源島之一第二電源島之核心電路基於該有效電源信號而執行操作。
  9. 一種用於電源有效偵測之積體電路，其包含：複數個電源島，其經獨立連接以通電或斷電；其中該複數個電源島中之至少一電源島為可經組態以在不同操作模式中接收不同的供電電壓之一雙電壓電源島；其中每一雙電壓電源島包含：選擇電路，其經組態以基於一外部連接處之一電壓而藉由自動地調整一供電電壓輸入以產生一經調整電壓；及一滯後比較器，其經組態以量測該經調整電壓，且 基於該經調整電壓之該量測以輸出一電源有效信號。
  10. 如請求項9之電路，其中該電源有效信號向該電源島指示一電源電壓係位於一有效範圍內，且其中在該電源島內之電路基於該電源有效信號以執行操作。
  11. 如請求項9之積體電路，其中該雙電壓電源島係為可經組態以連接至一個以上電介面之一外部介面控制。
  12. 一種用於電源有效偵測之積體電路，其包含：電源控制電路，其經連接以獨立地允許或不允許對複數個電源島供電；其中該複數個電源島中之至少兩個電源島各自包含一電源有效量測電路及一核心電路，其中電源島之電源有效量測電路經組態以有條件地停用相同的電源島之核心電路；其中包含電源有效量測電路及核心電路之該至少兩個電源島中之至少一者係為一雙電壓電源島，該雙電壓電源島經組態以在不同操作模式中接收不同的供電電壓；及其中該雙電壓電源島中之每一者包含：選擇電路，其經組態以基於一外部連接處之一電壓而藉由自動地調整一供電電壓輸入以產生一經調整電壓；及一滯後比較器，其經組態以量測該經調整電壓，且基於該經調整電壓之該量測以輸出一電源有效信號，且經組態以啟用或停用其各自電源島內之核心電路。
  13. 如請求項12之積體電路，其中每一雙電壓電源島係為經組態以連接至一個以上電介面之一外部介面控制。
  14. 如請求項12之積體電路，其中該電源控制電路可選擇不超過3.3伏特電源的供電電壓。
  15. 一種攜帶型資料模組，其包含：一記憶體晶片；及一記憶體控制器晶片，其連接至外部介面端子且經組態以控制該記憶體晶片，該記憶體控制晶片包含：電源控制電路，其經組態以獨立地允許或不允許對該記憶體控制器晶片上之複數個電源島供電；其中該複數個電源島中之至少兩個電源島各自包含一電源有效量測電路及一核心電路，其中電源島之電源有效量測電路經組態以有條件地停用相同電源島之核心電路；其中該複數個電源島中之至少一電源島係為可經組態以自該等外部介面端子中之至少一者接收多個供電電壓之一雙電壓電源島；及其中每一該雙電壓電源島包含：選擇電路，其經組態以基於一外部連接處之一電壓而藉由自動地調整一供電電壓輸入以產生一經調整電壓；及一滯後比較器，其經組態以量測該經調整電壓，且基於經量測之該經調整電壓以輸出一電源有效信號，且經組態以啟用或停用其各自電源島內之核心電路。
  16. 如請求項15之模組，其中該記憶體晶片為一非揮發性記憶體晶片。
  17. 如請求項15之模組，其中一電源有效信號向該複數個電源島之一第一電源島指示電源電壓係位於一有效範圍內，且其中該複數個電源島之一第二電源島經組態以基於該電源有效信號以執行邏輯操作。
  18. 如請求項15之模組，其中一電源有效信號向一電源島指示一輸入電源電壓係位於一有效範圍內。
  19. 如請求項15之模組，其中該電源有效信號為一通電重置信號。
  20. 如請求項15之模組，其中該複數個電源島中之至少一電源島包含一覆蓋隨機存取記憶體電源島。
  21. 一種通電重置電路，其包含：一電壓偵測電路，其耦接至至少兩個外部電源輸入，該電壓偵測電路經組態以偵測自一外部源接收電源之該等外部電源輸入中之一第一者處的電壓；一多工電路，其將該等外部電源輸入中之一選定者操作地耦接至一測試節點；及一比較器，其具有耦接至一參考電壓之一第一輸入、鏈接至該測試節點之一第二輸入及相應地提供一電源有效信號之一輸出；藉此該電源有效信號可在來自任一外部源之電壓達到一各自有效位準時啟用核心電路操作。
  22. 如請求項21之電路，其中該比較器為滯後的。
  23. 如請求項22之電路，其中該參考電壓係連接來自一帶隙電壓參考電路。
  24. 一種用於電源有效偵測之方法，其包含以下動作：獨立地控制對在晶片上電源控制電路中複數個電源島中之多個電源島供電；在該複數個電源島中之至少兩個電源島處執行一電源有效量測，且基於該電源島之該電源有效量測以有條件地停用該至少兩個電源島之各別核心電路；及在至少一雙電壓電源島中，偵測至少兩個有效供電電壓範圍中之哪一者存在，並基於該偵測以執行該電源有效量測。
  25. 如請求項24之方法，其中每一雙電壓電源島為經組態以連接至一個以上標準電介面之一外部介面控制。
  26. 一種用於驗證具有複數個電源島之一積體電路之電源的方法，該方法包含：選擇一或多個電源島以使用一或多個邏輯受控開關而通電；及在一電源島內，使用一電源驗證電路來驗證一輸入電壓，該電源驗證電路使用一比較器以將該輸入電壓之一部分及一參考電壓作比較，偵測在一第一外部連接上之電源，且將一輸入切換至該比較器以基於在該第一外部連接上之電源之該偵測而改變該輸入電壓之該部分； 其中該積體電路中之至少一電源島可與多個供電電壓相容。
  27. 如請求項26之方法，其中該比較器為滯後的。
  28. 一種用於驗證一電源島上之電壓的方法，該方法包含：選擇電源島以使用一或多個邏輯受控開關而通電；使用該電源島之一通電重置電路以控制至少一電源島之邏輯操作以驗證在該電源島處接收之一供電電壓，其中該通電重置電路對照一導出之參考電壓來測試一輸入電壓之一部分；偵測至該電源島之至少兩個外部電源輸入連接中之一第一外部電源輸入連接上電壓的存在或不存在；及重新組態該通電重置電路以改變該輸入電壓之該部分且連接至該至少兩個外部電源輸入連接中之一選定者。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9612647B2 (en) 2013-11-08 2017-04-04 Intel Corporation Power management for a physical layer interface connecting a display panel to a display transmit engine

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101424534B1 (ko) * 2006-12-31 2014-08-01 샌디스크 테크놀로지스, 인코포레이티드 파워 아일랜드 경계에서 보호를 갖는 시스템, 회로, 칩 및 방법
JP2010515277A (ja) * 2006-12-31 2010-05-06 サンディスク コーポレイション インラッシュ制限用電力アイランドを有するシステム、方法、および集積回路
US8125243B1 (en) 2007-03-12 2012-02-28 Cypress Semiconductor Corporation Integrity checking of configurable data of programmable device
US8060661B1 (en) 2007-03-27 2011-11-15 Cypress Semiconductor Corporation Interface circuit and method for programming or communicating with an integrated circuit via a power supply pin
US7830039B2 (en) 2007-12-28 2010-11-09 Sandisk Corporation Systems and circuits with multirange and localized detection of valid power
US7898285B2 (en) * 2008-03-26 2011-03-01 International Business Machines Corporation Optimal local supply voltage determination circuit
US7750684B2 (en) * 2008-04-18 2010-07-06 Nanya Technology Corp. Power-on detection circuit for detecting minimum operational frequency
JP5293808B2 (ja) * 2009-03-31 2013-09-18 富士通株式会社 半導体集積回路及び電源電圧制御方法
TWI407128B (zh) * 2009-09-15 2013-09-01 Himax Analogic Inc 數位電路及其電壓偵測電路
JP5714274B2 (ja) * 2009-10-02 2015-05-07 ローム株式会社 半導体装置ならびにそれらを用いた電子機器
JP5556130B2 (ja) * 2009-11-02 2014-07-23 ソニー株式会社 情報処理装置、電源制御方法、プログラム、および電源制御システム
TWI561770B (en) * 2010-04-30 2016-12-11 Samsung Electronics Co Ltd Light emitting device package, light source module, backlight unit, display apparatus, television set, and illumination apparatus
US20120151232A1 (en) * 2010-12-12 2012-06-14 Fish Iii Russell Hamilton CPU in Memory Cache Architecture
TW201227529A (en) * 2010-12-16 2012-07-01 Leadtrend Tech Corp Power management device of an sd card reader
US8494477B2 (en) * 2011-06-24 2013-07-23 Intel Corporation Power management for an electronic device
US8832470B2 (en) * 2011-08-24 2014-09-09 Lsi Corporation Powering universal serial bus systems
CN103959077B (zh) * 2011-12-02 2016-02-17 大陆汽车有限责任公司 具有电阻阶梯的自适应电压电平检测
US9231409B2 (en) * 2012-01-24 2016-01-05 Texas Instruments Incorporated Sourcing and securing dual supply rails of tamper protected battery backed domain
US8659970B2 (en) 2012-03-16 2014-02-25 Micron Technology, Inc. Memory device power control
US20140015345A1 (en) * 2012-07-10 2014-01-16 iLumisys, Inc Current limiting circuit for electrical devices
CN103777069B (zh) * 2012-10-26 2016-08-10 神讯电脑(昆山)有限公司 多组电源功率量测系统及其操作方法
JP6092649B2 (ja) * 2013-02-15 2017-03-08 キヤノン株式会社 演算装置、アレイ型演算装置およびその制御方法、情報処理システム
JP6046651B2 (ja) * 2014-02-12 2016-12-21 Ｎｅｃプラットフォームズ株式会社 プログラム切替システム及びプログラム切替方法
US9335775B2 (en) * 2014-06-23 2016-05-10 International Business Machines Corporation Integrated circuit having regulated voltage island power system
US10209279B2 (en) 2015-06-24 2019-02-19 Allegro Microsystems, Llc Methods and apparatus for monitoring a level of a regulated source
WO2018213015A1 (en) * 2017-05-18 2018-11-22 Cypress Semiconductor Corporation Current sensing in a usb power control analog subsystem
US10228742B2 (en) * 2017-05-18 2019-03-12 Cypress Semiconductor Corporation USB power control analog subsystem architecture
US10222402B2 (en) 2017-05-18 2019-03-05 Cypress Semiconductor Corporation Current sensing in a USB power control analog subsystem
CN110632497B (zh) * 2019-06-13 2022-01-28 眸芯科技（上海）有限公司 测试soc系统中子系统功耗的方法、装置及系统
CN111159962B (zh) * 2019-12-23 2023-11-03 北京华大信安科技有限公司 一种内嵌nvm芯片的低功耗设计方法及系统
TWI726808B (zh) * 2020-09-04 2021-05-01 新唐科技股份有限公司 欠壓鎖定電路及其操作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969438A (en) * 1997-04-16 1999-10-19 International Business Machines Corporation Electronic apparatus having a power supply unit that can switch between internal and external power sources
US6750683B2 (en) * 2001-04-30 2004-06-15 Stmicroelectronics, Inc. Power supply detection circuitry and method
US20040268278A1 (en) * 2003-05-07 2004-12-30 Hoberman Barry Alan Managing power on integrated circuits using power islands

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63228311A (ja) * 1987-03-18 1988-09-22 Fujitsu Ltd 電源制御方式
US5369310A (en) * 1992-06-01 1994-11-29 Hewlett-Packard Corporation CMOS power-on reset circuit
JPH07249971A (ja) * 1994-03-11 1995-09-26 Nec Eng Ltd Ｅｃｌレベルパワーオンリセット信号生成回路
US6342802B1 (en) * 1999-10-28 2002-01-29 Seagate Technology Llc Multi-voltage power-up stable input/output buffer circuit in a disc drive
US6631502B2 (en) * 2002-01-16 2003-10-07 International Business Machines Corporation Method of analyzing integrated circuit power distribution in chips containing voltage islands
US6950951B2 (en) * 2002-04-30 2005-09-27 Arm Limited Power control signalling
JP4165215B2 (ja) * 2002-12-25 2008-10-15 株式会社デンソー デジタル入力信号処理装置
US7864615B2 (en) * 2005-02-25 2011-01-04 Kingston Technology Corporation Flash memory controller utilizing multiple voltages and a method of use
US7526674B2 (en) * 2005-12-22 2009-04-28 International Business Machines Corporation Methods and apparatuses for supplying power to processors in multiple processor systems
US7770037B2 (en) 2006-04-20 2010-08-03 Advanced Micro Devices, Inc. Power ok distribution for multi-voltage chips
US20080159157A1 (en) 2006-12-31 2008-07-03 Radhakrishnan Nair Method for Configuring a USB PHY to Loopback Mode
US7802034B2 (en) 2006-12-31 2010-09-21 Sandisk Corporation Method for performing full transfer automation in a USB controller
US20080162957A1 (en) 2006-12-31 2008-07-03 Paul Lassa Selectively powering data interfaces
US20080162954A1 (en) 2006-12-31 2008-07-03 Paul Lassa Selectively powered data interfaces
US20080162737A1 (en) 2006-12-31 2008-07-03 Baojing Liu USB Controller with Full Transfer Automation
US20080163012A1 (en) 2006-12-31 2008-07-03 Radhakrishnan Nair Apparatus for Configuring a USB PHY to Loopback Mode
US7639052B2 (en) * 2007-04-06 2009-12-29 Altera Corporation Power-on-reset circuitry
US7928746B1 (en) 2007-12-28 2011-04-19 Sandisk Corporation Exclusive-option chips and methods with all-options-active test mode
US7830039B2 (en) 2007-12-28 2010-11-09 Sandisk Corporation Systems and circuits with multirange and localized detection of valid power
US8102062B1 (en) 2007-12-28 2012-01-24 Sandisk Technologies Inc. Optionally bonding either two sides or more sides of integrated circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5969438A (en) * 1997-04-16 1999-10-19 International Business Machines Corporation Electronic apparatus having a power supply unit that can switch between internal and external power sources
US6750683B2 (en) * 2001-04-30 2004-06-15 Stmicroelectronics, Inc. Power supply detection circuitry and method
US20040268278A1 (en) * 2003-05-07 2004-12-30 Hoberman Barry Alan Managing power on integrated circuits using power islands

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9612647B2 (en) 2013-11-08 2017-04-04 Intel Corporation Power management for a physical layer interface connecting a display panel to a display transmit engine

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