JPS628552A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS628552A JPS628552A JP60147167A JP14716785A JPS628552A JP S628552 A JPS628552 A JP S628552A JP 60147167 A JP60147167 A JP 60147167A JP 14716785 A JP14716785 A JP 14716785A JP S628552 A JPS628552 A JP S628552A
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- JP
- Japan
- Prior art keywords
- region
- well
- type
- diode
- short
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＮウェル０ＭＯ８（相補凰ＭＯ８）構造におけ
るダイオード素子を構成する半導体装置に関する。
るダイオード素子を構成する半導体装置に関する。
半導体集積回路においては、外部からのアナログの入力
信号をデジタルな２値に分解するための入力バッファが
不′可欠となる場合がある。
信号をデジタルな２値に分解するための入力バッファが
不′可欠となる場合がある。
入力バッファでは内部的に発生させた基準電位と入力電
位とを比較し １＠ Ｑ ＩＩとｌ″を判定する。上記
基準電位を発生させるための従来回路を第４図、第５図
に示す。即ち（イ）第４図は抵抗１による回路の抵抗分
割によって電源Ｖｅ ｃ ：５ Ｖ ’のと
き基準電位Ｖｒａｆ≧１．６ｖを発生させる。（ロン第
５図はＤ（デプレッション）型トラン：ソスタ２゜２・
・・を抵抗分割によって０）と同様のことを行なう。
位とを比較し １＠ Ｑ ＩＩとｌ″を判定する。上記
基準電位を発生させるための従来回路を第４図、第５図
に示す。即ち（イ）第４図は抵抗１による回路の抵抗分
割によって電源Ｖｅ ｃ ：５ Ｖ ’のと
き基準電位Ｖｒａｆ≧１．６ｖを発生させる。（ロン第
５図はＤ（デプレッション）型トラン：ソスタ２゜２・
・・を抵抗分割によって０）と同様のことを行なう。
ＤＲＡＭのアドレスバッファはラッチ型のものが多く使
われる。この場合アドレス入力信号とラッチ入力信号（
菌又は画）との同期をとるように設計することが必要で
ある。しかもそのタイミングがＶｅＯの変動にも十分な
マージンを持つようにしなければならない。内部におけ
るラッチ信号はインバータの遅延で作るためＶＣＣの変
動にともないかなシ変動する。したがって入力
・アドレス信号に対するしきい値特性（Ｖｒｅｆがこれ
を決める）がたとえＶＣＣに依存しないとしても外部か
ら見たタイミング余裕は少し変動する。
われる。この場合アドレス入力信号とラッチ入力信号（
菌又は画）との同期をとるように設計することが必要で
ある。しかもそのタイミングがＶｅＯの変動にも十分な
マージンを持つようにしなければならない。内部におけ
るラッチ信号はインバータの遅延で作るためＶＣＣの変
動にともないかなシ変動する。したがって入力
・アドレス信号に対するしきい値特性（Ｖｒｅｆがこれ
を決める）がたとえＶＣＣに依存しないとしても外部か
ら見たタイミング余裕は少し変動する。
この変動に更にＶｒｅｆの変動が加わった時は、タイミ
ング余裕は著しく減少してしまい、スペックアウトとな
る場合もある。従って基準電位の満たすべき条件として
は、第１にＶｃｃの変動に対してＶｒｅｆが変動しない
ことが挙げられる。
ング余裕は著しく減少してしまい、スペックアウトとな
る場合もある。従って基準電位の満たすべき条件として
は、第１にＶｃｃの変動に対してＶｒｅｆが変動しない
ことが挙げられる。
上記従来技術（イ）、（ロ）はともに電源Ｖｃｃの抵抗
分割であるため、ＶＣｃの変動がＶｒｅｆにそのまま反
映されてしまう。ここで上記（ロ）ではＤｆｆｉトラン
ジスタの定電流性を利用しているため、（イ）の場合よ
り改善されている。しかし通常のプロセスではＤ型トラ
ンジスタをつくることはできず、余計なマスクを必要と
する。これはコストにそのままはねかえってしまい、好
ましくない。
分割であるため、ＶＣｃの変動がＶｒｅｆにそのまま反
映されてしまう。ここで上記（ロ）ではＤｆｆｉトラン
ジスタの定電流性を利用しているため、（イ）の場合よ
り改善されている。しかし通常のプロセスではＤ型トラ
ンジスタをつくることはできず、余計なマスクを必要と
する。これはコストにそのままはねかえってしまい、好
ましくない。
本発明は、ＮウェルＣＭＯＳ７’ロセスにおいて、追加
マスクなしにダイオード素子を形成することである。本
発明によればダイオードの順方向特性を利用して電源電
圧に全く依存しない基準電位を発生させることができる
ものである。
マスクなしにダイオード素子を形成することである。本
発明によればダイオードの順方向特性を利用して電源電
圧に全く依存しない基準電位を発生させることができる
ものである。
本発明は、ＮウェルＣＭＯＳ構造のＮウェル領域中に、
該Ｎウェル領域よりも濃度の充分に高いＰ型頭域（Ｐ＋
領域という）を設け、該Ｐ型領域内に、該Ｐ型頭域より
も更に濃度の高いＮ型領域（Ｎ＋領領域いう）を設け、
前記Ｎウェル領域と前記Ｐ型頭域を金属配線により短絡
したものである。
該Ｎウェル領域よりも濃度の充分に高いＰ型頭域（Ｐ＋
領域という）を設け、該Ｐ型領域内に、該Ｐ型頭域より
も更に濃度の高いＮ型領域（Ｎ＋領領域いう）を設け、
前記Ｎウェル領域と前記Ｐ型頭域を金属配線により短絡
したものである。
以下図面を参照して本発明の一実施例を説明する。現在
のＮウェルプロ七スでは、 （Ｐ＋領域のＸｊ ） ＞ （Ｎ＋領領域Ｘｊ）（但し
Ｘｊは拡散領域の深さ）なる関係が成９立つ。これは耐
領域がＡｓで形成されているため、拡散係数が小さいこ
とによる。従って第１図（ａ）のような断面と第１図（
ｂ）のような平面をもつデバイスを容易につくることが
できる。例えばＮウェルＣＭＯＳ工程において、ＰＭ基
板１ノ上のＮウェル領域１２内に耐領域１３を形成した
後、そのＰ＋領域１３に完全につつみ込まれた形でＮ＋
領領域４１を形成する。１４ｔはＮ十領域１４゜と同時
に形成されたＮ＋領領域ある。そしてＰ＋領域１３とＮ
ウェル領域１２とを金属配線１５で短絡して陽極とし、
耐領域７４１ を陰極としたダイオード１６を形成する
ものである。
のＮウェルプロ七スでは、 （Ｐ＋領域のＸｊ ） ＞ （Ｎ＋領領域Ｘｊ）（但し
Ｘｊは拡散領域の深さ）なる関係が成９立つ。これは耐
領域がＡｓで形成されているため、拡散係数が小さいこ
とによる。従って第１図（ａ）のような断面と第１図（
ｂ）のような平面をもつデバイスを容易につくることが
できる。例えばＮウェルＣＭＯＳ工程において、ＰＭ基
板１ノ上のＮウェル領域１２内に耐領域１３を形成した
後、そのＰ＋領域１３に完全につつみ込まれた形でＮ＋
領領域４１を形成する。１４ｔはＮ十領域１４゜と同時
に形成されたＮ＋領領域ある。そしてＰ＋領域１３とＮ
ウェル領域１２とを金属配線１５で短絡して陽極とし、
耐領域７４１ を陰極としたダイオード１６を形成する
ものである。
このようにこのダイオードは、Ｎウニ／Ｉ／ｃＭＯｓプ
ロセスにおける通常のＮ＋ 、 ｐ＋拡散工程でつくる
ことができ、余分のマスクを必要としない。
ロセスにおける通常のＮ＋ 、 ｐ＋拡散工程でつくる
ことができ、余分のマスクを必要としない。
ところで戸−耐のダイオードに順方向のバイアスをかけ
た場合、Ｐ領域へ注入された少数キャリア（を子）は、
該Ｐ領域１３を素通υしてＮウェル領域１２へと流入す
る。従って真にダイオード的な振舞を１せるためには、
Ｐ領域１３とＮウェル領域１２とを金属配線１５によっ
て短絡することが必要でおる。即ち等何回路としては、
第２図の如＜ ＮＰＮ ）ランジスタ（Ｎ”−Ｐ”−Ｎ
ウェル）のペースとコレクタを短絡させたものとなって
いる。
た場合、Ｐ領域へ注入された少数キャリア（を子）は、
該Ｐ領域１３を素通υしてＮウェル領域１２へと流入す
る。従って真にダイオード的な振舞を１せるためには、
Ｐ領域１３とＮウェル領域１２とを金属配線１５によっ
て短絡することが必要でおる。即ち等何回路としては、
第２図の如＜ ＮＰＮ ）ランジスタ（Ｎ”−Ｐ”−Ｎ
ウェル）のペースとコレクタを短絡させたものとなって
いる。
上記ダイオード１６を用いた基準電位発生回路を第３図
に示す。図中２１は限流用を兼ねる抵抗である。この回
路はダイオードの順特性を利用しているため、電源電圧
ｖＣＣの変化によらない基準を圧Ｖｒｅ ｆが発生でき
る。このＶｒｅｆを使用した入力バッファは、入力タイ
ミングのＶｃｃ依存性が従来のもの（特に第４図）に比
べて極めて少なく、優れたデバイスを提供できる。また
通常のＮウェルＣＭＯＳ工程で追加マスクなしでつくれ
るため、余計なコストアップとならない。
に示す。図中２１は限流用を兼ねる抵抗である。この回
路はダイオードの順特性を利用しているため、電源電圧
ｖＣＣの変化によらない基準を圧Ｖｒｅ ｆが発生でき
る。このＶｒｅｆを使用した入力バッファは、入力タイ
ミングのＶｃｃ依存性が従来のもの（特に第４図）に比
べて極めて少なく、優れたデバイスを提供できる。また
通常のＮウェルＣＭＯＳ工程で追加マスクなしでつくれ
るため、余計なコストアップとならない。
この点が第５図の従来技術との大きな違いである。
なお、本発明のダイオードの応用例は入力バッファのみ
に限定されない。例えば大規模集積回路では、その微細
化と共に電源電圧を下げる必要がおるが、ユーザの希望
によって外部は５ｖのまま、内部で５ｖ以下に降圧する
ことが検討されている。この降圧回路もやはり基準電位
を必要とするため、本ダイオードが利用できる。
に限定されない。例えば大規模集積回路では、その微細
化と共に電源電圧を下げる必要がおるが、ユーザの希望
によって外部は５ｖのまま、内部で５ｖ以下に降圧する
ことが検討されている。この降圧回路もやはり基準電位
を必要とするため、本ダイオードが利用できる。
また内部昇圧をするデバイスでは、外圧回路のリミッタ
にもやはシ基準電圧が要求される。このように将来ます
ます本ダイオードの用途が広がるであろう。
にもやはシ基準電圧が要求される。このように将来ます
ます本ダイオードの用途が広がるであろう。
以上説明した如く本発明によれば、ＮウエルＣＭＯＳプ
ロセスにおいて追加マスクなしでダイオード素子を形成
することができ、また該ダイオードの順特性を利用して
電源電圧に依存しない基準電位を発生させ得るなどの利
点を有した半導体装置が提供できるものである。
ロセスにおいて追加マスクなしでダイオード素子を形成
することができ、また該ダイオードの順特性を利用して
電源電圧に依存しない基準電位を発生させ得るなどの利
点を有した半導体装置が提供できるものである。
第１図（、）は本発明の一実施例の断面図、第１図（ｂ
）はそのパターン平面図、第２図はその等価回路図、第
３図は上記実施例の応用例金示す回路図、第４図、第５
図は従・来の基準電位発生回路図である。 １１・・・Ｐ型基板、１２・・・Ｎウェル領域、１３・
・・Ｐ領域、１４１ ＋ １４２・・・耐領域、１５・
・・金属配線、１６・・・ダイオード素子。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図 （ａ） 第 （ｂ） １図 ２図
）はそのパターン平面図、第２図はその等価回路図、第
３図は上記実施例の応用例金示す回路図、第４図、第５
図は従・来の基準電位発生回路図である。 １１・・・Ｐ型基板、１２・・・Ｎウェル領域、１３・
・・Ｐ領域、１４１ ＋ １４２・・・耐領域、１５・
・・金属配線、１６・・・ダイオード素子。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図 第５図 （ａ） 第 （ｂ） １図 ２図
Claims (1)
- ＮウェルＣＭＯＳ構造のＮウェル領域中に、該Ｎウェル
領域よりも濃度の充分に高いＰ型領域を設け、該Ｐ型領
域内に、該Ｐ型領域よりも更に濃度の高いＮ型領域を設
け、前記Ｎウェル領域と前記Ｐ型領域を金属配線により
短絡したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147167A JPS628552A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147167A JPS628552A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628552A true JPS628552A (ja) | 1987-01-16 |
Family
ID=15424099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147167A Pending JPS628552A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628552A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0299993U (ja) * | 1989-01-19 | 1990-08-09 | ||
| US5379282A (en) * | 1991-09-24 | 1995-01-03 | Sony Corporation | System for calculating focus servo control signal using focus error signal and reproduced RF signal |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413280A (en) * | 1977-07-01 | 1979-01-31 | Nippon Precision Circuits | Semiconductor |
| JPS55163871A (en) * | 1979-06-06 | 1980-12-20 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS59121864A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-07-04 JP JP60147167A patent/JPS628552A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413280A (en) * | 1977-07-01 | 1979-01-31 | Nippon Precision Circuits | Semiconductor |
| JPS55163871A (en) * | 1979-06-06 | 1980-12-20 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS59121864A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0299993U (ja) * | 1989-01-19 | 1990-08-09 | ||
| JPH0342072Y2 (ja) * | 1989-01-19 | 1991-09-03 | ||
| US5379282A (en) * | 1991-09-24 | 1995-01-03 | Sony Corporation | System for calculating focus servo control signal using focus error signal and reproduced RF signal |
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