JPH04127614A

JPH04127614A - Ｅｃｌ集積回路

Info

Publication number: JPH04127614A
Application number: JP2249454A
Authority: JP
Inventors: Mutsuyuki Kumagai; 熊谷　睦之
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-09-18
Filing date: 1990-09-18
Publication date: 1992-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要］論理振幅を小さな値に設定することにより高速化された
ＥＣＬ集積回路に関し、動作速度を保持したままで、所定のデータを長時間保持
するラッチ回路のノイズによる反転を防止できることを
目的とし、所定の回路パラメータに応じて論理振幅が設定可能であ
り、かつ要求される動作速度に応じて個々に論理振幅が
設定される複数のラッチ回路を備えて構成される。

〔産業上の利用分野］本発明は、論理振幅を小さな値に設定することにより高
速化されたＥ　ＣＬ集積回路に関する。

〔従来の技術］ＥＣＬゲート回路は、スイッチング素子が非飽和領域に
おいて動作するので蓄積時間による遅延が無く、超高速
のスイッチング動作が可能である。

したがって、超高速動作が要求される電子計算機システ
ムその他では、このようなＥＣＬゲート回路がＬＳＩ化
して用いられる。

第３回は、ＥＣＬＬＳ　Ｉに含まれる回路の構成例を示
す図である。

図において、入力信号Ｄ１は、その論理値をクロック信
号ＣＫ、に応じて保持するラッチ回路３１に与えられる
。入力信号Ｄ２は、その論理値をクロック信号ＣＫ２に
応じて保持するラッチ回路３２に与えられる。系構成情
報は、その論理値をクロック信号ＣＫ、に応じて保持す
るラッチ回路３３に与えられる。ラッチ回路３１の出力
は、アントゲート３４の一方の入力に接続される。ラッ
チ回路３２の出力は、アンドゲート３５の一方の入力に
接続される。ラッチ回路３３の出力は、アンドゲート３
４の他方の入力に接続され、かつインバータ３６を介し
てアンドゲート３５の他方の入力に接続される。アンド
ゲート３４の出力はオアゲート３７の一方の入力に接続
され、アンドゲート３５の出力はオアケート３７の他方
の入力に接続される。アオゲート３７の出力は、その論
理値をクロック信号ＣＫ、に応じて保持するラッチ回路
３８に接続され、その出力は次段に接続される。

このような構成の回路では、ラッチ回路３３は、ＩＰＬ
時に与えられるクロック信号ＣＫ３に応じて与えられる
系構成情報を保持し、通常動作時には何ら高速動作を行
わない。一方、アントゲート３４．３５およびオアゲー
ト３７は、ラッチ回路３３に予め保持された系構成情報
に応じて、ラッチ回路３１に保持された入力信号り、あ
るいはラッチ回路３２に保持された入力信号Ｄ２の何れ
か一方をラッチ回路３８に伝達する。すなわち、ラッチ
回路３１．３２．３８、アントゲート３４．３５および
オアゲート３７は、与えられる信号に応じて高速動作を
行う。

また、近年、このような回路を含むＥＣＬＬＳｌでは、
動作速度の高速化をはかるために、第４図に示すように
、論理振幅が従来の値（８００ミリボルト（公称値））
より小さな値に設定される。

［発明が解決しようとする課題］ところで、このように論理振幅を小さな値に設定して高
速化されたＥＣＬＬＳ　Ｉでは、その論理振幅が低いほ
どノイズマージンが小さくなる。例えば、素子に所定量
を超えるα線が照射された場合には、素子内部において
動作波形に重畳するノイズの先頭値は、従来回路では論
理レベルの闇値に達しない（第４図■、■）が、論理振
幅が小さい場合には論理レベルの闇値に達する（第４図
■、■）。すなわち、第３図に示す回路では、ラッチ回
路３３は、その論理振幅が高速動作を行うラッチ回路３
１．３２．３８と同様に小さな値に設定されたために、
反転（誤動作）する場合がある。

また、アントゲート３４．３５およびインバータ３６以
降の回路では、系構成情報に基づいた動作が行われるの
で、ラッチ回路３３の反転に伴って誤動作が多発し、シ
ステムに多大な影響を及ぼす。

本発明は、動作速度を保持したままで、所定のデータを
長時間保持するラッチ回路のノイズによる反転を防止で
きるＥＣＬ集積回路を提供することを目的とする。

［課題を解決するための手段］第１図は、本発明の原理ブロンク図である。

図において、ＥＣＬ集積回路では、複数のラッチ回路１
１．〜ｌｌＮは、所定の回路パラメータに応じて論理振
幅が設定可能であり、かつ要求される動作速度に応じて
個々に論理振幅が設定される。

〔作　用］本発明は、複数のラッチ回路１１１〜１１Ｎが所定の回
路パラメータに応じて論理振幅が設定可能であり、要求
される動作速度に応じて個々に論理振幅が設定される。

すなわち、高速動作が要求されるラッチ回路は、小さな
論理振幅が設定されるので、その動作速度は保持される
。また、高速動作が要求されないラッチ回路は、大きな
論理振幅が設定されるので、高速動作が要求されるラッ
チ回路に比べて大きなノイズマージンを有し、外部から
与えられるノイズによる反転（誤動作）を回避すること
ができる。

〔実施例］以下、図面に基づいて本発明の実施例について詳細に説
明する。

本実施例では、第３図に示す回路を含むＥＣＬＬＳＩに
本発明を通用する。すなわち、ラッチ回路３１．３２．
３８は通常動作時に高速動作を行うので、その論理振幅
を小さな値（８００ミリボルト以下）に設定する。また
、ラッチ回路３３は通常動作時に系構成情報を保持する
だけで何ら高速動作を行わないので、その論理振幅を８
００ミリボルトに設定することによりノイズマージンを
他のラッチ回路に比べて大きな値とする。

以下、論理振幅を大きな値に設定する方法について説明
する。なお、ここでは、簡単のため、う、ッチ回路を構
成するＥＣＬゲート回路の一例を用いる。

第２図は、ＥＣＬゲート回路の構成例を示す図である。

図において、入力データＤはトランジスタ２１のベース
に与えられ、逆論理の入力データＤはトランジスタ２１
□のベースに与えられる。トランジスタ２１．のコレク
タは抵抗器２２１を介して接地され、トランジスタ２１
゜のコレクタは抵抗器２２２を介して接地される。トラ
ンジスタ２１２１□のエミッタは直結され、さらに定電
流源２３を介して負電圧（””ｖ’　Ｅ　Ｅ　）の電源
線に接続される。またトランジスタ２１□のコレクタは
、トランジスタ２４および抵抗器２５から構成されるエ
ミッタフォロア回路を介して次段に接続される。

このようなＥＣＬケート回路では、エミッタフォロア回
路の入力インピータンスが抵抗器２２□の抵抗値に比べ
て十分大きく、かつトランジスタ２１、　　２１□のエ
ミッタに流れる電流は定電流源２３の電流値によって制
限される。したがって、論理レベルの閾値およびトラン
ジスタ２１．．２１□の特性が一定とすると、本ゲート
回路の論理振幅は、抵抗器２２．．２２□の抵抗値ある
いは定電流源２３の電流値を大きくすることによって大
きな値に設定することができる。

このように、本実施例によれば、高速動作を行うラッチ
回路の論理振幅を小さく設定したままで、高速動作を行
わないラッチ回路には、その論理振幅を高く設定するこ
とによって高いノイズマージンを確保することができる
。

［発明の効果］上述したように、本発明によれば、同一チップ上に配置
された各ラッチ回路に、高速動作を行うか否かに応じて
異なる論理振幅が設定される。

したがって、高速動作を行うラッチ回路のスイッチング
速度に影響を与えずに、高速動作を行わないラッチ回路
のノイズマージンを高く設定することができ、外部から
与えられるノイズによって誤動作が発生しにべいＥＣＬ
集積回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図はＥＣＬゲート回路の構成例を示す図、第３図は
ＥＣＬＬＳ　Ｔに含まれる回路の構成例を示す図、第４図はＥＣＬＬＳ　Ｉの内部動作波形を示す図である
。図において、１１、〜１１□、３１．３２．３３．３８はラッチ回路
、２１、　　２１□、２４はトランジスタ、２２、．２２
□、２５は抵抗器、２３は定電流源、３４．３５はアントケート、３６はインバータ、３７はオアゲートである。圏：ＬｊＬｆＪ［ｌｉ−一一一一一一一一本発明の原理
フツタ図ＥＣＬゲート回路の構成例を示す図第図ＥＣＬＬＳＩに含まれる回路の構成例を示す図第図ＥＣＬＬＳ　ｌの内部動作波形を示す図第図

Claims

【特許請求の範囲】

（１）所定の回路パラメータに応じて論理振幅が設定可
能であり、かつ要求される動作速度に応じて個々に前記
論理振幅が設定される複数のラッチ回路（１１＿１〜１
１＿Ｎ）を備えたことを特徴とするＥＣＬ集積回路。