JPH09135154A - 信号遷移を検出しかつラッチしてパルス幅延長を施すパルス検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 非常に短い幅の入力信号パルス内の高速遷移
をラッチして同じ数の出力信号遷移を低速動作被制御回
路の応答能力内の速度で発生する。 【解決手段】 パルス検出回路２０内で、パルス幅延長
回路４０が、リード４４上の中間信号遷移に応答して、
所定状態に入りかつ所定遅延時間以上の長さの持続時間
を有する出力信号レベルを出力端子５８に発生する。そ
のため、信号遷移検出回路３０が、帰還リード６２上の
前記所定状態と制御回路２２から供給される入力端子５
１上の入力信号の遷移とに応答してセット又はリセット
されることによって、前記入力信号遷移をラッチし、そ
れによって前記中間信号遷移を発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パルス検出回路、
特に非常に短い所定持続時間を有する入力パルスにパル
ス幅延長を施して出力パルスにする回路に関する。

【０００２】

【従来の技術】先行技術には、第２回路の動作を制御す
る出力信号を発生するために入力信号に応答する制御回
路がある。例えば、制御回路は、第２回路を使用可能に
し及び使用禁止する制御信号を発生することがある。一
般に、制御回路と第２回路とは同様の速度で動作するよ
うに設計され、それであるから第２回路は制御信号内の
いかなる変化にも適当に応答することができる。

【０００３】

【発明が解決しようとする課題】しかしながら、制御回
路と被制御回路とが互いにさほど充分には調整し合わな
い或る回路配置がある。例えば、非常に高速で動作し、
かつ２〜３ｎｓ以下の持続時間を有する出力パルスを発
生する制御回路、及び電圧供給ポンプ回路のような比較
的低速で動作する被制御回路を考えられたい。電圧供給
ポンプ回路をターンオン及びオフするには、２０ｎｓほ
どかかることがある。必要とされる電圧を確実に供給す
るように適当に充電ポンプを動作をさせるには、制御信
号パルスにことごとく応答して電圧供給ポンプ回路をタ
ーンオンさせなければならない。比較的低速の電圧供給
ポンプ回路は、非常に高速の制御パルスの或るものに対
する応答を失することになる。この結果、半導体チップ
上の全回路配置を動作させるのに必要とされる供給電圧
を維持し損なうことになる。

【０００４】

【課題を解決するための手段】上述の問題は、中間信号
遷移に応答し、所定状態に入り、かつ所定遅延時間以上
の長さの持続時間を有する出力信号レベルを発生する、
信号遷移検出回路を含むパルス検出回路によって解決さ
れる。所定状態と制御回路からの入力信号遷移とに応答
する信号遷移検出回路は、この信号遷移検出回路をセッ
ト又はリセットいずれかすることによって入力信号遷移
をラッチし、それによって中間信号遷移を発生する。

【０００５】このパルス検出回路の利点は、この回路が
低速動作被制御回路を制御するために制御回路からの非
常に短い幅のパルス内の遷移をラッチすると云うことで
ある。これによって、制御回路からの入力信号の高速一
連の遷移がこのパルス検出回路を通して同じ数の出力信
号遷移を、被制御回路の応答能力内の速度で以て、発生
することが確実になる。

【０００６】

【発明の実施の形態】図１には、パルス検出回路２０が
示されており、これは信号遷移検出回路３０及びパルス
幅延長回路４０を含む。制御回路２２は入力信号ＩＮを
発生し、この信号は遥かに低速の被制御回路２４を制御
するパルスを含む。入力信号ＩＮは、非常に短いパルス
幅及び急速に起る逐次遷移を含むことがあり、入力端子
５１を通りかつそのままリード５２を経由して信号遷移
検出回路３０に印加される。同時に、入力信号ＩＮ（バ
ー）はインバータ５４によって反転され、かつ反転入力
信号がリード５６を経由して信号遷移検出回路３０の他
の入力に印加される。入力信号遷移は、順序論理回路で
あるパルス検出回路２０に所定状態の順序を通してステ
ップさせる。パルス検出回路２０の各状態中、出力信号
は、出力端子に発生されて、制御回路２２より遥かに低
速で動作又は応答する被制御回路２４を制御する。

【０００７】信号遷移検出回路３０は、Ｒ（バー）−Ｓ
（バー）フリップフロップ回路３２及び一対のＯＲゲー
ト３４、３６を含む。フリップフロップ回路３２は、低
レベル信号リセット入力端子Ｒ（バー）及び低レベル信
号セット入力端子Ｓ（バー）を有する。これらの端子Ｒ
（バー）−Ｓ（バー）への入力は、それぞれ、ＯＲゲー
ト３６及び３４を通って供給される。ＯＲゲート３４、
３６の各々は、これらの各ゲートへの各２つの入力のい
ずれか又は両方が論理１レベルならばそれぞれ出力論理
１を発生する。各ゲートへの２つの入力が共に論理０レ
ベルのとき、各ゲートの出力は論理０レベルである。Ｒ
（バー）−Ｓ（バー）フリップフロップ回路３２は、論
理０信号がその入力端子Ｓ（バー）に印加されるとき、
論理１信号状態にセットされかつその出力端子Ｑに論理
１信号を発生する。これと反対に、Ｒ（バー）−Ｓ（バ
ー）フリップフロップ回路３２は、論理０信号をその入
力端子Ｒ（バー）に印加されるとき、論理０信号状態に
リセットされてその出力端子Ｑ（バー）に論理０信号を
発生する。フリップフロップ回路３２の出力端子Ｑに発
生される信号は、パルス検出回路２０内の中間信号であ
る。出力端子Ｑに発生される中間信号のコンプリメント
信号が出力端子Ｑ（バー）に発生される。

【０００８】パルス幅延長回路４０は、信号遷移検出回
路３０に類似した二重ＯＲゲート４２、４３及びＲ（バ
ー）−Ｓ（バー）フリップフロップ回路４１構成を含
む。回路３０の出力端子Ｑからの中間信号はリード４４
を通してＯＲゲート４３の１つの入力に印加され、この
ゲートの出力信号はフリップフロップ回路４１の入力端
子Ｒ（バー）を制御する。回路３０のコンプリメンタリ
出力端子Ｑ（バー）からの中間信号のコンプリメント信
号はリード４５を通してＯＲゲート４２の１つの入力に
印加され、このゲートの出力信号はフリップフロップ回
路４１の入力端子Ｓ（バー）を制御する。

【０００９】パルス幅延長回路４０内で、その出力端子
Ｑ及びコンプリメンタリ出力端子Ｑ（バー）は、フリッ
プフロップ４１のその論理１信号状態において、それぞ
れ、真信号及びコンプリメント信号、すなわち、論理１
信号及び論理０信号を発生する。遅延素子４６が、フリ
ップフロップ回路４１の出力端子ＱとＯＲゲート４２の
第２入力端子との間に挿入接続されて、ＯＲゲート４２
に遅延帰還信号を供給する。同様に、他の遅延素子４７
が、フリップフロップ回路４１の出力端子Ｑ（バー）と
ＯＲゲート４３の第２入力端子との間に挿入接続され
て、ＯＲゲート４３に他の遅延帰還信号を供給する。遅
延素子４６及び４７は、その入力信号が低指向するのに
応答して論理０を遅れて出力するが、しかしその入力が
高指向するときは論理１を敏速に出力する。論理０を発
生するに当たってのこの遅延は、被制御回路２４の応答
時間によって決定される。

【００１０】パルス検出回路２０の出力端子５８は、フ
リップフロップ回路４１の出力端子Ｑに接続されてい
る。この同じ出力端子Ｑが、リード６２を通して信号遷
移検出回路３０のＯＲゲート３４の第２入力に接続され
て、出力端子５８に発生された出力信号をＯＲゲート３
４に帰還させる。同様に、フリップフロップ４１の出力
端子Ｑ（バー）に発生されたコンプリメント信号が、信
号遷移検出回路３０のＯＲゲート３６の第２入力に帰還
される。

【００１１】図１、及び図１に示された回路２０に対す
る所定順序論理状態線図である図２の両方を参照して、
回路２０の動作をその順序中のいくつかの所定ステップ
を通して説明する。

【００１２】図２には、各状態がいくつかの或る番号を
書き込んだ長円によって表示されている。各長円内の中
央上段に２数字１０進番号、例えば、７１〜７６によっ
て、状態が識別されている。各長円内に配置されてまた
４つの２進数字がある。これらの４つの２進数字は、図
１の回路２０内の異なる接続点における信号レベルを表
示する。左から右へ読むと、これらの２進数字は、接続
点、すなわち、リード４４、６２、６４、及び６６上の
信号レベルを表示する。長円内の中央下段に、別の２進
数があり、これらは所定状態における回路２０の出力端
子５８上の論理信号レベルを表示する。

【００１３】所定状態の順序の説明を始めるに当たり、
入力端子５１上の入力信号が低論理レベル、すなわち、
論理０である限り安定状態である状態７１をまず考えよ
う。状態７１において、フリップフロップ回路３２及び
４１は、高信号を出力する状態にセットされ、それらの
出力端子Ｑ及びリード４４、６２に高信号、すなわち、
論理１信号を発生する。リード６４及び６６は、安定状
態において、それぞれ、高信号レベル及び低信号レベル
を有する。その後、入力端子５１上の入力信号が高論理
レベル、すなわち、論理１へ立ち上がると、フリップフ
ロップ回路３２及び４１の両方がそれらの論理０信号状
態にリセットされて、回路２０は状態７１から状態７２
へと移行又はステップする。

【００１４】状態７２は、不安定状態であって、状態７
２を表示する長円内の２つの左側２進数字によって表示
されるように、フリップフロップ回路３２及び４１の出
力端子Ｑからリード４４、６２に低レベル信号、すなわ
ち、論理０信号を発生する。リード４４上の低レベル信
号は、入力端子５１上の高レベル信号を内部的に記憶す
る。リード６４及び６６上の信号は、高レベル信号、す
なわち、論理１信号である。回路２０の出力端子５８上
の出力信号は、低レベル信号、すなわち、論理０信号で
ある。出力端子５８上の信号の先行状態７１における高
レベルから状態７２における現行低レベルへの遷移は、
内部的に記憶された入力端子５１の高レベル信号によっ
て起こされる。状態７２は不安定であるから、下に説明
する２つの場合のいずれか１つが回路２０を次の順序状
態へとステップさせる。

【００１５】低論理レベル信号、すなわち、論理０信号
が入力端子５１に印加されるときもし回路２０が状態７
２にあるならば、回路２０は状態７３へステップする。
フリップフロップ回路４１は、その論理０信号状態にリ
セットされたままである。高レベル信号がフリップフロ
ップ回路３２の出力端子Ｑからリード４４上に起こり、
かつ低レベル信号がフリップフロップ回路４１の出力端
子Ｑからリード６２上に起こる。リード４４上の高レベ
ル信号は、入力端子５１上の低レベル信号を内部的に記
憶する。リード６４及び６６上の信号は、高論理レベル
に留まる。低レベル信号は出力端子５８上に維持され
る。状態７３は不安定状態であり、これからの脱出を続
いて説明する。

【００１６】論理０信号が入力端子５１に印加される前
にもし回路２０が状態７２にありかつ遅延素子４６の出
力側のリード６４上の信号が高論理レベルから低論理レ
ベルへ落ちるならば、回路２０は状態７３へではなく状
態７５へステップする。状態７５は、入力端子５１上の
信号が低論理レベル、すなわち、論理０へ指向した後に
も状態７５が安定であると云うことを除き状態７１と同
様又はその共役である。状態７５において、フリップフ
ロップ回路３２及び４１はリセットされ、それであるか
らこれらの回路の出力端子Ｑからリード４４、６２上へ
の信号は低レベル、すなわち、論理０にある。リード６
４及び６６上の信号は、それぞれ、低及び高論理レベル
にある。状態７５中、出力端子５８上の出力信号は、低
論理レベル、すなわち、論理０にある。回路２０は、入
力端子５１上の入力信号が低論理レベル、すなわち、論
理０へ指向しこれが起こる際に回路２０が不安定状態７
６へステップするまで、安定状態７５に留まる。

【００１７】状態７３に戻って説明すると、遅延素子４
６からリード６４上に出力された信号が高論理レベルか
ら低論理レベル、すなわち、論理０へ落ちるとき、回路
２０は状態７３から出て状態７６へステップする。遅延
素子４６が論理０信号をリード６４上に出力するまで回
路２０が状態７３に留まることによって、出力端子５８
は被制御回路２４を動作させるのに充分に長く低論理レ
ベルに維持される。

【００１８】状態７６中、フリップフロップ回路３２及
び４１の両方は論理１信号状態にセットされ、リード４
４及び６２に高論理レベル信号、すなわち、論理１信号
を発生する。リード６４、６６及び出力端子５８上の信
号は、高論理レベルにある。入力端子５１上の入力信号
が高論理レベルへ指向する前に、もし遅延素子４７から
リード６６上へ出力された信号が高論理レベルから低論
理レベル、すなわち、論理０に落ちるならば、回路２０
は先に説明した状態７１へステップする。

【００１９】リード６６上の信号が低論理レベルに落ち
る前に、もし、状態７６中、入力端子５１上の入力信号
が高論理レベルへ移行するならば、回路２０は不安定状
態７４へステップする。状態７４において、フリップフ
ロップ回路３２はその論理０信号状態へリセットされ、
かつフリップフロップ回路４１はその論理１信号状態へ
セットされる。リード４４及び６２上の信号は、それぞ
れ、低論理レベル及び高論理レベルにある。リード４４
上の低論理レベル信号は、入力端子５１上の高論理レベ
ル信号を内部的に記憶する。リード６４及び６６上の信
号は、高論理レベルにある。遅延素子４７からリード６
６上に出力された信号が低論理レベル、すなわち、論理
０に落ちるまで、回路２０は状態７４に留まる。遅延素
子４７がリード６６に論理０を出力するまで回路２０が
状態７４に留まることによって、出力端子５８は被制御
回路２４を動作させるのに充分長く高論理レベルに維持
される。

【００２０】リード６６上の信号が低レベルに落ちると
き、回路２０は状態７４から不安定状態７２へステップ
する。状態７２は、先に説明した。

【００２１】図３及び４には、パルス検出回路２０を構
成するために使用することのできる２つの異なる回路配
置が示されている。図３及び４の各々は、ＯＲゲートが
その出力を二入力ＮＡＮＤゲートの１つの入力に接続さ
れているのを示す。図１のパルス検出回路２０におい
て、図３の２つの回路又は図４の２つの回路は、交差接
続されて２つのＯＲゲートを備えるＲ（バー）−Ｓ（バ
ー）フリップフロップの各々を形成する。すなわち、各
ＮＡＮＤゲートの出力は、他のＮＡＮＤゲートの第２入
力に接続される。出力端子Ｑ及びＱ（バー）は、これら
２つのＮＡＮＤゲートから別々に取られる。

【００２２】図５には、２つの信号遷移検出回路３０が
互いに縦続接続され、更にパルス幅延長回路７０と縦続
接続された配置が示されている。パルス幅延長回路７０
は、帰還リードが整列内での最初の信号遷移検出回路に
ではなく最終の信号遷移検出回路３０へ達することを除
き図１のパルス幅延長回路４０に類似している。図５の
配置は、図１に示されたパルス検出回路の場合と比較
し、更にもう１つの入力信号縁、すなわち、遷移をラッ
チ、すなわち、バッファするパルス検出回路８０を提供
する。

【００２３】他の信号遷移検出回路と縦続接続して配置
される追加された各信号遷移検出回路３０は、入力信号
端子５２に印加された入力信号の追加縁、すなわち、遷
移をラッチ、すなわち、バッファする。

【００２４】上に本発明のいくつかの実施例について説
明した。これらの実施例は、これらに照らして明白にさ
れる他の実施例と共に、添付の特許請求の範囲に包含さ
れると考える。

【００２５】以上の説明に関して更に以下の項を開示す
る。

【００２６】（１） 中間信号遷移に応答し、所定状態
に入りかつ特有遅延時間以上の長さの持続時間を有する
出力信号レベルを発生するパルス幅延長回路、及び前記
所定状態と入力信号遷移とに応答し、信号遷移検出回路
をセット又はリセットいずれかすることによって入力信
号遷移をラッチし、それによって前記中間信号遷移を発
生する前記信号遷移検出回路を含むパルス検出回路。

【００２７】（２） 中間信号遷移に応答し、所定状態
に入りかつ特有遅延時間以上の長さの持続時間を有する
出力信号レベルを発生するパルス幅延長回路、及び前記
所定状態と前記複数の入力信号遷移とに応答し、複数の
信号遷移検出回路をセット又はリセットすることによっ
て複数の入力信号遷移をラッチしかつ前記入力信号遷移
の各々毎に前記中間信号遷移を発生する、互いに縦続接
続された前記複数の信号遷移検出回路を含むパルス検出
回路。

【００２８】（３） パルス検出回路２０は、（リード
４４において）中間信号遷移に応答して所定状態に入り
かつ所定遅延時間以上の長さの持続時間を有する（出力
端子５８における）出力信号レベルを発生する。（リー
ド６２上の）前記所定状態と制御回路２２からの（入力
端子５１における）入力信号遷移とに応答して信号遷移
検出回路３０は、前記信号遷移回路をセット又はリセッ
トいずれかすることによって前記入力信号遷移をラッチ
し、かつラッチすることによって前記中間信号遷移を発
生する。それゆえ、前記パルス検出回路は、低速動作被
制御回路を制御するために制御回路からの非常に短い幅
の入力信号パルス内の遷移をラッチする。前記被制御回
路が他の遷移に応答する用意ができるまで追加の遷移が
記憶される。

【図面の簡単な説明】

【図１】本発明の実施例によるパルス検出回路のブロッ
ク図。

【図２】図１のパルス検出回路に対する順序論理線図、
すなわち、状態をステップする順序を示す状態線図。

【図３】図１の回路を実現するために使用することので
きる要素回路の概略回路図。

【図４】図１の回路を実現するために使用することので
きる他の要素回路の概略回路図。

【図５】本発明の他の実施例による、信号の任意の数の
遷移を遅延させる一般化パルス検出回路のブロック図。

【符号の説明】

２０ パルス検出回路 ２２ 制御回路 ２４ 被制御回路 ３０ 信号遷移検出回路 ４０ パルス幅延長回路 ４６ 遅延素子 ４７ 遅延素子 ７０ パルス幅延長回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中間信号遷移に応答し、所定状態に入り
   かつ特有遅延時間以上の長さの持続時間を有する出力信
   号レベルを発生する、パルス幅延長回路、及び前記所定
   状態と入力信号遷移とに応答し、信号遷移検出回路をセ
   ット又はリセットいずれかすることによって入力信号遷
   移をラッチし、それによって前記中間信号遷移を発生す
   る前記信号遷移検出回路を含むパルス検出回路。