JP3653115B2

JP3653115B2 - パルス整形回路

Info

Publication number: JP3653115B2
Application number: JP05644195A
Authority: JP
Inventors: 和彦佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1995-02-21
Filing date: 1995-02-21
Publication date: 2005-05-25
Anticipated expiration: 2020-05-25
Also published as: JPH08228133A

Description

【０００１】
【産業上の利用分野】
本発明は、入力パルス幅に依存しないで任意のパルス幅の生成を行うパルス整形回路に関する。
【０００２】
【従来の技術】
パルス信号を用いた電気回路において、パルス信号は論理回路のタイミング合わせを行うための遅延回路や異なる複数の伝送系において同一の信号を伝送するとき、その信号間に発生する位相または、時間の期待値からのずれであるスキューを合せるための遅延可変回路を通過する。
これらの回路は、多段のインバータやゲート素子により構成されている。多段回路を通過したパルスの幅は、各素子のバラツキにより広がったり狭まったりして一定しない、例えば半導体ＩＣでＥＣＬに比較してＣ−ＭＯＳはバラツキが大きく困ることが有った。
このことは高速動作回路を実現するに当たって、重要な問題となる。例えば、パルス幅が広がるとパルス間隔が広がり高速で動作出来ない、パルス幅が狭いとパルスが減衰して、次段以降での回路を通過できないことが発生した。
【０００３】
図４は従来技術による一実施例のパルス整形回路のブロック図である、（ａ）はパルス積分回路、（ｂ）はパルス積分回路のタイミングチャート、（ｃ）はパルス微分回路、（ｄ）はパルス微分回路のタイミングチャート、（ｅ）は（ａ）と（ｃ）を組み合わせたパルス整形回路、（ｆ）はパルス整形回路のタイミングチャート、（ｇ）は（ｃ）と（ａ）を組み合わせたパルス整形回路、（ｈ）はパルス整形回路のタイミングチャートである。
【０００４】
（ａ）と（ｃ）は基本的なパルス整形回路のブロック図で、（ａ）はパルス幅の狭い入力信号を広いパルス幅で出力して、（ｃ）は広いパルス幅の入力信号を狭いパルス幅で出力するパルス整形回路である、（ｂ）と（ｄ）はそのタイミングチャートである。
（ａ）のオア・ゲート１０の２つの入力の１つはパルスを直接入力するよう接続して、一方はパルスを遅延回路２０を経由して入力するよう接続してオア・ゲート１０でパルスを積分した出力を得る。
入力パルス幅が狭い場合は有効であるが狭すぎるとオア・ゲート１０を通過した時点でパルスが割れる、入力パルス幅が広い場合は、次のパルスとつながってしまいパルス整形が出来なく、入力するパルス幅の影響をうける。
【０００５】
（ｃ）のアンド・ゲート４０の１つの入力はインバータ５でこれにパルスを直接入力するよう接続して、一方はパルスを遅延回路３０を経由して入力するよう接続してアンド・ゲート４０でパルスを微分した出力を得る。
狭いパルスが入力した場合はパルスを広くすることができなく、入力するパルス幅の影響を受ける。
【０００６】
（ｅ）は（ａ）と（ｃ）を組み合わせたパルス整形回路で、（ｆ）は（ｅ）のパルス整形回路のタイミングチャートである。
パルス整形回路に入力するパルス（ｐｉ）の影響を受けにくくするための積分回路でパルス幅を広げ、次段の微分回路で必要とするパルス幅を生成する。
入力パルス幅が狭い場合は有効であるが狭すぎるとオア・ゲート１１を通過した時点でパルスが割れる、入力パルス幅が広い場合は、次のパルスとつながってしまいパルス整形が出来なく、入力するパルス幅の影響をうける。
【０００７】
（ｇ）は（ｃ）と（ａ）を組み合わせたパルス整形回路で、（ｈ）は（ｇ）のパルス整形回路のタイミングチャートである。
パルス整形回路に入力するパルス幅（ｐｉ）の影響を受けにくくするための微分回路でパルス幅を狭め、次段の積分回路で必要とするパルス幅を生成する。
この方式は微分回路で生成されるパルス幅（Ｂ）に影響されるため、微分回路で生成されたパルス幅が狭すぎると次段のオア・ゲートの積分回路を通過した時点でパルスが割れパルス幅生成ができない。
【０００８】
【発明が解決しようとする課題】
従来から多段回路を通過したパルスの幅は、各素子のバラツキによりは広がったり狭まったりして一定しない。
このことは高速動作回路を実現するに当たって、重要な問題となる。例えば、パルス幅が広がるとパルス間隔が広がり高速で動作出来ない、パルス幅が狭いとパルスが減衰して、次段以降での回路を通過できないという課題が発生した。
入力パルス幅に依存しないで任意のパルス幅の生成を行うパルス整形回路が必要である。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明のパルス整形回路は入力パルス幅に依存しないで任意のパルス幅の生成を行うために、
パルス整形回路はパルス幅の影響を受けにくくするためのパルス微分回路とデイ・フリップフロップ（以下Ｄ・Ｆ／Ｆ称する）とリセットーセット・フリップフロップ（以下Ｒ−Ｓ・Ｆ／Ｆ称する）と遅延回路とオア・ゲートを組み合わせて、前段の回路素子のバラツキで入力パルス幅が狭い場合でも、広い場合でも必要とするパルス幅を生成する手段を設けた。
【００１０】
【実施例】
図１は一実施例の（Ａ）はパルス整形回路のブロック図で、（Ｂ）は入力パルス幅が狭いときのタイミングチャートで、（Ｃ）は入力パルス幅が広いときのタイミングチャートである。
任意の幅のパルス（ｐｉ）を２分岐してアンド・ゲート４３と接続したインバータ８にパルスを入力するよう接続して、一方はパルスを遅延回路３３を経由して入力するよう接続して、アンド・ゲート４３でパルスを微分した出力を得る。その出力されたパルスを２分岐して、一方はＤ・Ｆ／Ｆ５０のセット端子（Ｓ）に入力するよう接続する、もう一方は遅延回路３４を通してクロック端子（ＣＫ）に入力するよう接続する。
Ｄ・Ｆ／Ｆ５０のＤ端子はロウ・レベル固定データを入力しておく、Ｄ・Ｆ／Ｆ５０のリセット端子（Ｒ）にＤ・Ｆ／Ｆ５０を初期化するためのリセット信号を接続した。
【００１１】
変動したパルス幅の影響を受けにくくするため、パルス微分回路よってさらに狭める。
この狭められたパルスによって一方はＤ・Ｆ／Ｆ５０のセット端子（Ｓ）に入力され、パルスのリーディングエッジを決める、もう一方は必要とする出力パルス幅分の遅延量をもった経路を通して、Ｄ・Ｆ／Ｆ５０のクロック端子（ＣＫ）に入力される。
このときＤ・Ｆ／Ｆ５０のＤ入力がローレベル固定であるから、Ｄ・Ｆ／Ｆ５０の出力はローレベル出力となって、パルスのトレーリングエッジが決まり、必要とした出力のパルス幅（ｔｄ）が得られる。
【００１２】
図２は変形一実施例の（Ａ）はパルス整形回路のブロック図で、（Ｂ）は入力パルス幅が狭いときのタイミングチャートで、（Ｃ）は入力パルス幅が広いときのタイミングチャートである。
任意の幅のパルス（ｐｉ）を２分岐してアンド・ゲート４４の１つの入力はインバータ９にパルスを入力するよう接続して、一方はパルスを遅延回路３５を経由して入力するよう接続してアンド・ゲート４４でパルスを微分した出力を得る。
アンド・ゲート４４でパルスを微分した出力をリセット優先Ｒ−Ｓ・Ｆ／Ｆ５１を設けた、Ｒ−Ｓ・Ｆ／Ｆ５１のセット端子（Ｓ）に入力するよう接続して、リセット端子（Ｒ）にはアンド・ゲート４４の微分したパルス出力を遅延回路３６を通してオア・ゲート６０に接続して、オア・ゲート６０の出力をリセット端子（Ｒ）に入力するよう接続した。
オア・ゲート６０の一方の入力はＲ−Ｓ・Ｆ／Ｆ５１を初期化するためのリセット信号を接続した。
Ｒ−Ｓ・Ｆ／Ｆ５１の出力パルス幅（ｔｄ）は微分回路の出力パルスの立ち下がりから次のパルスの立ち上がりまでの幅（ｔｅ）より小さいことが条件である。
【００１３】
図３は変形一実施例の（Ａ）はパルス整形回路のブロック図で、（Ｂ）はタイミングチャートである。
リセット優先Ｒ−Ｓ・Ｆ／Ｆ５２を設け、入力パルスは２分岐され一方はＲ−Ｓ・Ｆ／Ｆ５２のセット端子（Ｓ）に入力するよう接続され、もう一方はオア・ゲート６１と接続された遅延回路３７に入力するよう接続され、オア・ゲート６１の出力を入力するようＲ−Ｓ・Ｆ／Ｆ５２のリセット端子（Ｒ）に接続した。オア・ゲート６１の一方の入力はＲ−Ｓ・Ｆ／Ｆ５２を初期化するためのリセット信号を接続した。
Ｒ−Ｓ・Ｆ／Ｆ５２の出力パルス幅（ｔｄ）は入力パルスの立ち下がりから次のパルスの立ち上がりまでの幅（ｔｅ）より小さいことが条件である。
【００１４】
【発明の効果】
本発明は、以上の説明の通り構成されているので、以下に掲載されるような効果を奏する。
パルス整形回路の前段回路の素子のバラツキでパルス幅が広がるか狭まるか判らないようなパルスに対して、必要とするパルス幅の生成が容易に達成できた。
【図面の簡単な説明】
【図１】本発明の、図１は一実施例の（Ａ）はパルス整形回路のブロック図で、（Ｂ）は入力パルス幅が狭いときのタイミングチャートで、（Ｃ）は入力パルス幅が広いときのタイミングチャートである。
【図２】本発明の、図２は変形一実施例の（Ａ）はパルス整形回路のブロック図で、（Ｂ）は入力パルス幅が狭いときのタイミングチャートで、（Ｃ）は入力パル幅が広いときのタイミングチャートである。
【図３】本発明の、図３は変形一実施例の（Ａ）はパルス整形回路のブロック図で、（Ｂ）はタイミングチャートである。
【図４】従来技術の、図４は一実施例のパルス整形回路のブロック図である。
（ａ）はパルス積分回路、（ｂ）はパルス積分回路のタイミングチャート、（ｃ）はパルス微分回路、（ｄ）はパルス微分回路のタイミングチャート、（ｅ）は（ａ）と（ｃ）を組み合わせたパルス整形回路、（ｆ）はパルス整形回路のタイミングチャート、（ｇ）は（ｃ）と（ａ）を組み合わせたパルス整形回路、（ｈ）はパルス整形回路のタイミングチャートである。
【符号の説明】
５、６、７、８、９インバータ
１０、１１、１２、６０、６１オア・ゲート
２０、２１、２２、３０、３１、３２遅延回路
３３、３４、３５、３６、３７遅延回路
４０、４１、４２、４３、４４アンド・ゲート
５０デイ・フリップフロップ（Ｄ・Ｆ／Ｆ）
５１、５２リセットーセット・フリップフロップ（Ｒ−Ｓ・Ｆ／Ｆ）

Claims

任意の幅のパルス（ｐｉ）を入力するパルス整形回路において、
任意の幅のパルス（ｐｉ）を２分岐して一方はインバータ（８）と、他方は遅延回路（３３）を通して入力とするアンド・ゲート（４３）と、
上記アンド・ゲート（４３）の出力を２分岐して、一方はセット端子（Ｓ）に、他方は遅延回路（３４）を通してクロック端子（ＣＫ）に接続し、データ端子（Ｄ）にはロウ・レベル固定データを、リセット端子（Ｒ）にはリセット信号を入力し、出力端子（Ｑ）よりパルス信号を出力するデイ・フリップフロップ（５０）と、
を具備することを特徴としたパルス整形回路。
任意の幅のパルス（ｐｉ）を入力するパルス整形回路において、
任意の幅のパルス（ｐｉ）を２分岐して一方はインバータ（９）と、他方は遅延回路（３５）を通して入力とするアンド・ゲート（４４）と、
上記アンド・ゲート（４４）の出力を２分岐して、一方はセット端子（Ｓ）と、他方は遅延回路（３６）を通して入力するオア・ゲート（６０）と、オア・ゲート（６０）の他方はリセット信号を入力し、オア・ゲート（６０）の出力をリセット端子（Ｒ）に入力し、出力端子（Ｑ）よりパルス信号を出力するリセットーセット・フリップフロップ（５１）と、
を具備することを特徴としたパルス整形回路。