KR890004886B1 - 래치회로 - Google Patents

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Abstract

내용 없음.

Description

래치회로
제1도는 본 발명에 의한 래치회로의 기본 개통도.
제2도는 본 발명의 일실시예에 의한 래치회로의 회로도.
제3도는 제2도에 보인 회로의 각 신호의 타이밍 도표.
제4도는 본 발명에 의한 기준 전압을 설명하는 도표.
제5도는 본 발명의 효과를 설명하는 그래프.
본 발명은 예를 들어 콤퓨터시스템에서 중앙처리 유니트(CPU)와 고속 메모리간의 래지스터로서 사용되는 래치회로에 관한 것이다.
본 발명에 의한 래치회로는 외부 잡음 특히, 집적회로(IC)의 세라믹 패케이지로부터 나오는 알파선에 유리하다.
공지된 바와같이, 알파선은 이 알파선들이 IC를 구성하는 트랜지스터들에 충돌할 때 IC세라믹 팩케이지로부터 방출되는 데, 스파이크 잡음은 주로 마이너스 피이크 형태로 트랜지스터들의 콜렉터들로부터 발생된다.
이 스파이크 잡음은 래치회로의 논리동작중 오차를 유발시킨다. 즉, 래치회로가 각각의 출력 라인들에서 두 상태 즉, 고레벨 상태와 주레벨 상태를 갖는 "유지모드"에 유지될 때 고 레벨을 유지해야만 되는 레벨이 스파이크 잡음으로 인해 저 레벨로 변동되므로 변동 레벨 상태가 래치되어 유지된다.
일반적으로, 알파선들에 의해 원인이 되는 이 스파이크 잡음을 해결하기 위한 두가지 방법이 있다.
첫째, 논리 동작의 고 레벨과 저 레벨 사이의 논리 진폭을 스파이크 잡음의 영향을 받지 않을 정도로 충분히 큰 정도까지 증가시키는 것이 가능하다. 둘째로, 마이너스 피이크 전압을 충전시켜 스파이크 잡음을 제거하도록 래치회로에 패패시터를 제공하는 것이 가능하다.
그러나, 전자 방법은 고레벨과 제레벨 간의 변동에 장시간이 요하기 때문에 스위칭 속도가 낮아지게 된다. 후자의 기술 역시 캐패시터의 충방전 시간이 길어 지므로 인하여 이 경우 역시 스위칭 속도가 느리다.
본 발명의 주요 목적은 콤퓨터 시스템 내에서 래지스터로서 사용되는 래치회로를 제공하는데 있다.
본 발명의 또 다른 목적은 외부잡음, 특히, IC회로의 세라믹 패케이지로 부터의 알파선들에 대해 감소된 민감성을 갖는 래치회로를 제공하는 데 있다.
본 발명에 의하면 기입데이타 신호를 수신하기 위한 데이타 입력 단자와, 그리고 출력단자로부터 궤환루우프를 통해 궤환신호를 수신하기 위한 궤한입력 단자를 포함하는 기입 데이타를 입력 및 유지시키는 래치회로가 제공된다.
래치신호는 궤환신호가 인가되는 측에 논리 진폭의 최대전압과 기준 전압간의 전위차가 기입 데이타 신호가 인가되는 측의 논리 진폭의 최대전압과 기준전압간의 전위치보다 더 크게 세트되는 식으로 동작된다.
본 발명에 의하면, 외부잡음 특히, IC세라믹패케이지로부터 나오는 알파선들에 대해 민감성을 감소시킬 가능성이 있다.
제1도에서, 래치회로 1은 CPU(도시않됨)과 고속메모리(도시않됨)간에 연결되며 CPU로부터 또는 그로 유지되는 데이타 또는 데이타 입력에 대한 래지스터로서 사용된다.
래치 회로 1은 기본적으로 3 입력단자들 즉, 클록 발생기(도시 않됨)으로부터 발생된 클록펄스(CLK)를 수신하는 제1입력단자 C와, CPU로부터 전송된 기입데이타(DIN)을 수신하기 위한 제2입력단자 D와, 그리고 궤호나 루우프용 제3입력단자 F를 포하한다. 래치회로 1은 또한 적당한 타이밍에 기입데이타를 출력시키기 위한 단자 Q를 포함한다. 궤환루우프는 래치작용을 위한 단자 F와 단자 Q간에 제공된다.
제2도를 참조하면, 래치회로 1은 3개의 전류 스위칭 회로들 즉, 데이타 입력부인 한세트의 트랜지스터 Q1과 Q2, 데이타 유지부인 한세트의 트랜지스터 Q3와 Q4, 그리고, 한세트의 트랜지스터 Q5와 Q6로 구성된 직렬게이트 구조를 갖는 에미터 결합논리(ECL)회로를 포함한다. 트랜지스터 Q7과 Q8는 출력트랜지스터로서 사용되며, 그의 출력은 각 에미터로부터 얻어지며 소위 에미터 폴로워 트랜지스턱들로서 사용된다. 저항Ra는 공통 제1전원 Vcc와 트랜지스터 Q1의 콜렉터 사이에 연결되며, 저항 Rb는 전원 Vcc와 트랜지스터 Q2의 콜렉터 사이에 연결된다. 두 저항들 Ra와 Rb는 부하로서 사용된다.
더우기, 표시번호 IH1, IH2와 IH3는 공통 제2 전원 Vee에 연결되는 단부들을 갖는 정전류원들을 나타낸다. 데이타입력 DIN은 트랜지스터 Q1의 베이스에 인가된다. 클록펄스 CLK가 트랜지스터 Q5에 인가될 때, 전술한 바와 같이 출력 데이타 Dout(
Figure kpo00001
)는 트랜지스터 Q7의 에미터로부터 그리고 출력데이타 Dout(Q)는 트랜지스터(Q8)의 에미터로부터 얻어진다. 두 라인들 A와 B는 출력라인을 나타낸다. 한 출력 Q는 라인 A상에 있고, 다른 반전출력
Figure kpo00002
는 본 실시예에서 라인 B상에 있다.
점선으로 표시된 회로 L은 기준전압 세팅회로이다. 이 회로 L은 두 트랜지스터들 Q9및 Q10과 저항 R1내지 R2를 포함한다. 한 기준전압 Vref1은 지점 P1으로부터 얻어지며, 다른 지준전압 Vref2는 지점 P2로부터 얻어진다. 지준전압 Vref1은 트랜지스터 Q2의 베이스에 인가되고, 기준전압 Vref2는 드랜지스터 Q3의 베이스에 인가된다.
이 회로들의 동작에 대해 상세히 설명하면 다음과 같다.
이회로에는 틀록신호 C와 반전클록신호
Figure kpo00003
즉, "입력모드"와 "유지모드"에 의한 두 모드들이 있다. 클록신호 C가 고레벨이고,
Figure kpo00004
가 저레벨일 때 트랜지스터 Q5는 온상태에 있고, 트랜지스터 Q6은 오프상태에 있다. 그러므로 정전류 IH1은 기입데이타 DIN을 입력시키기 위해 전류스위칭 회로 Q1, Q2에 인가되는 반면, 유지 작용을 위한 전류 스위칭회로 Q3, Q4는 전류가 인가되지 않기 때문에 동작하지 않는다. 입력모드에서, 기입데이타 DIN은 각 출력라인 A(Q), B(Q)가 기입데이타 DIN에 따라 고레벨 또는 저레벨이 되도록 래치회로 1내에 기입된다. 예를 들어, 기입데이타 DIN이 기준전위 Vref1보다 더 높은 레벨일 때, 트랜지스터 Q1은 온상태로 들어가고 트랜지스터 Q2는 오프상태로 들어가므로 출력단자인 A(Q)는 고레벨이 되고 B(Q)는 저레벨이 된다.
기입모드 후, 클록신호 C의 고레벨로 부터 저레벨로의 변동 그리고 클록신호
Figure kpo00005
의 저레벨로부터 고레벨로의 변동에 따라 트랜지스터 Q6는 온상태로 들어가고 트랜지스터 Q5는 오프상태로 들어가므로 전류스위칭회로 Q3, Q4는정전류 IH1으로 인해 동작 상태가 된다. 결론적으로, 출력 Q가 궤환 루우프를 통해 궤환입력단자 F로 궤환되기 때문에, 출력라인들 A, B의 입력기입데이타 Q,
Figure kpo00006
(예, Q는 고레벨,
Figure kpo00007
는 저레벨)는 회로 Q3, Q4에 의해 래치되어 유지된다. 이는 트랜지스터 Q1, Q2로 구성된 전류스위칭 회로가 작동하지 않는 유지모드이기 때문에 기입데이타 DIN이 유지모드 동안 변동된다. 할지라도 출력라인 A, B레 영향을 주지 않는다.
출력라인 A가 래치라인을 위한 궤환입력단자 F로 궤환되기 때문에 스파이크 잡음은 유지모드 동안 출력단자 Q에 인가된다. 특히, 알파선에 의한 스파이크 잡음은 음잡음이기 때문에 보통 고레벨은 출력라인 A에 유지되고 저레벨은 출력라인 B에 유지된다.
알파선의 대표적인 상황에서의 문제점에 대해 설명하면 다음과 같다.
알파선이 회로상에 방출될때, 마이너스 파이크를 갖는 스파이크 잡음 N(제3도 및 제4도 참조)는 각 트랜지스터들로부터 발생된다. 종래의 회로에서는 보통 상황에서 유지모드시에 비록 출력라인 A가 고레벨 Q에 유지되어야만 할지라도 고레벨이 제3도에서 점선으로 보인 바와같이, 스파이크 잡음에 의해 저레벨로 변동된다. 이는 기준전압 Vref2가 기입데이타 DIN의 논리 진폭의 상부 최대전압과 같은 고레벨 VOH와 논리 진폭의 하부 최대 전압과 같은 저레벨 VOL사이의 중간 레벨이 있는 기준전압 Vref1과 동일한 레벨로 세트되기 때문이다. 따라서, 마이너스 피이크 레벨이 Vref1레벨 초과 즉, 트랜지스터의 입계레벨 이상 변동할때 고레벨 VOH는 저레벨로 바람직하지 않게 변동되기 때문에 출력라인 A에서의 변동된 저레벨은 트랜지스터 Q3, Q4의 전류스위칭 회로로 궤환된다. 그러면 변동된 저레벨 Q는 알파선이 사라진 후에 까지 래치된다.
본 발명에 의하면 기준전압 Vref2는 고레벨 VOH로부터 기준전압 Vref1보다 더 낮은 레벨로 세트된다. 이 기준전압 Vref2는 또한 잡음의 마이너스 피이크 레벨보다 낮은 레벨로 세트된다. 따라서 만일 스파이크 잡음이 발생될 경우 조차 기준전압 Vref2을 초과하지 않으므로 고레벨 VOH는 제4도에 보인 바와같이 제러벨 VOL로 변동되지 않는다.
즉, 기준전압 Vref2에 대한 궤환 입력단자와 고레벨의 잡음 마아진은 Vref1에 대한 기입데이타 DIN의 것보다 더 크다. 상술한 바와 같다. Vref에 대한 기입테이타 DIN의 잡음 마아진은 논리속도의 관점에 따라 결정되어야만 한다. 다시말하면, 기입데이타의 잡음 마아진은 최소가 되도록 세트된다.
본 발명에서, 기입데이타 DIN의 잡음 마아진은 종래의 것과 동일한 반면, 궤환입력 F의 고레벨의 잡음 마아진은 Nref1보다 Vref2를 더 낮게 만들어 줌으로써 종래의 것보다 더 크게 세트 된다.
기준전압 세팅회로에서는 두 기준전압들이 다음공식들로 부터 얻어진다.
Vref1=R3·I2+VBEQ9
VREF2=Vref1+△Vref
여기서,
Figure kpo00008
Vref=R1·I1
종래의 기준전압 세팅회로에는 트랜지스터 Q9과 트랜지스터 Q10간의 저항 R1이 없다. 따라서, 전술한 바와 같이, 기준전압 Vref1은 기준전압 Vref2와 동일한 레벨로 세트된다.
제4도에서, 표시문자 PD1와 PD2는 고레벨 VOH로 부터 전위차를 나타낸다. 전위차 PD1는 고레벨 VOH와 기준전압 Vref1간의 차와 동일하며, 전위차 PD2는 고레벨 VOH와 기준전압 Vref2간의 차와 동일하다.
제5도에서, 종좌표는 오차의 수 즉, 시간당 실패계수(F, C)를 나타내며 횡좌표는 고레벨로 부터의 기준전압 레벨을 나타낸다. 전위차 PD2가 약 175(mV)일때, 실패계수는 스파이크 잡음으로 인해 약 8×103인 한편, 전위차 PF2가 약 200(mV)일때, 실패계수는 약 103이다.
전위차 PD2가 약 225(mV)일때, 실패계수는 현저히 감소된 약 2×102이다. 이 경우에, 고레벨 VOH와 저레벨 VLO간의 논리진폭은 약 400(mV)로 세트된다. 일반적으로, 잡음의 마이터스 피이크 레벨이 약 180 내지 200mV이기 때문에, 전위차 PD2즉, 기준전압 Vref2레벨을 약 225(mV)로 세트시키기에 충분함으로 오차가 감소될 수 있다.
또한, 기타 외부 잡음이 기입데이타 DIN에 추가될때, 그 잡음은 데이타 입력모드시에 그 회로에 영향을 주지 않는다. 이는 고레벨 클록펄스가 항상 데리타 입력모드시에 트랜지스터 Q5의 베이스에 인가되므로 그 결과 만일 마이너스 피이크 잡음이 기입데이타 DIN에 추가될 경우 그 회로는 적당히 인가된 기입데이타 DIN에 따라 그 상태로 즉시 복귀될 수 있기 때문이다.
더우기, 본 발명에 의하면, 기준저압 Vref1은 고속스위칭을 유지하도록 종래의 회로와 동일 레벨로 세트된다.
이는 만일 기준전압 Vref1에 대한 잡음 마아진이 충분한 잡음 마아진을 얻도록 종래의 레벨보다 더 크게 세트될 경우 스위칭 시간은 너무 길어지고 또한 스위칭 속도는 종래 회로의 속도보다 더 낮은 레벨로 떨어진다. 결론적으로, 단지 기준전압 Vref2만이 고레벨로부터 기준전압 Vref1이하로 세트된다. 또한 래치회로 1의 출력레벨 DOUT는 출력 DOUT가 인가되는 외부회로로부터 변동되지 않도록 종래의 것으로부터 바뀌지 않는다.
단지 래치회로 1의 내부만이 바뀌는 한편 외부의 인터페이스는 바뀌지 않는다.
또한 상술한 설명으로부터 명백한 바와 같이 알파선 이외의 다른 요인에 의해 원인이 되는 플러스 피이크 잡음이 출력라인 B(
Figure kpo00009
)에 인가되고 저레벨이 유지모드에서 고레벨로 변동될때 기준전압 Vref2는 저레벨 VOL로 부터 기준전압 Vref1보다 더 높게 세트되어야만 한다.

Claims (10)

  1. 기입데이타를 입력 및 유지시키는 래치회로에 있어서, 기입데이타 신호를 수신하기 위한 데이타 입력단자와, 출력단자로부터 궤환 루우프를 통해 궤환신호를 수신하기 위한 궤환 입력단자와, 그리고 상기 기입데이타 신호가 인가되는 측의 기준전압과 논리진폭의 최대 전압간의 전위차 보다 더 큰 상기 궤환신호가 인가되는 측의 기준전압과 논리진폭의 한 최대전압간의 전위차를 세팅시키기 위한 수단을 포함하는 것이 특징인 래치회로.
  2. 제1항에서, 두 트랜지스터 Q1및 Q2로 구성된 전류스위칭 회로를 갖는 데이타 입력부와 두 트랜지스터 Q3와 Q4로 구성된 전류스위칭 회로를 역시 갖는 데이타 유지부를 더 포함하되, 상기 데이타 입력부호 상기 데이타 입력단자 D를 통하여 상기 트랜지스터 D1의 베이스에서 상기 기입데이타 신호를 수신하며 그리고 상기 트랜지스터 Q2의 베이스에서 기준전압 Vref1를 수신하며, 상기 데이타 유지부는 상기 트랜지스터 Q3의 베이스에서 다른 기준전압 Vref2를 수신하고 그리고 상기 트랜지스터 Q4의 베이스에서 상기 궤환신호를 수신하는 것이 특징인 래치회로.
  3. 제2항에서, 상기 데이타 입력부는 하나의 부하로서 사용되는 저항 Ra와 Rb와 베이스에서 상기 클록펄스신호 C를 수신하기 위한 트랜지스터 Q5를 더 포함하되, 상기 트랜지스터들 Q1과 Q2는 그들의 에미터들을 통하여 연결되는 것이 특징인 래치회로.
  4. 제2항에서, 상시 데이타 유지부는 베이스에서 반전 클록펄스신호 C를 수신하기 위한 트랜지스터 Q6를 더 포함하되, 상기 트랜지스터 Q3와 Q4는 그들의 에미터들을 통하여 연결되며, 그들의 콜렉터들은 상기 트랜지스터들 Q1과 Q2의 콜렉터들에 연결되는 것이 특징인 래치회로.
  5. 제1항에서, 에미터 폴로워로 트랜지스터들로서 사용되는 두 출력 트랜지스터들 Q7과 Q8를 더 포함하는 것이 특징인 래치회로.
  6. 제1항에서, 상기 논리진폭의 상기 최대 전압은 상기 고레벨측에 의해 주어지는 것이 특징인 래치회로.
  7. 제1항에서, 상기 논리진폭의 상기 최대전압은 상기 저레벨측에 의해 주어지는 것이 특징인 래치회로.
  8. 제1항에서, 두개의 상이한 기준전압 Vref1과 Vref2를 발생시키기 위한 기준전압 세팅회로를 더 포함하는 것이 특징인 래치회로.
  9. 제8항에서, 상기 기준전압 세팅회로는 두 트랜지스터들 Q9및 R10과 다수의 저항 R1내지 R5로 구성되는 것이 특징인 래치회로.
  10. 제9항에서, 상기 저항 R1은 상기 트랜지스터 Q9의 에미터와 상기 트랜지스터 Q10의 콜렉터 사이에 연결되며, 하나의 기준전압 Vref1은 상기 트랜지스터 Q9의 상기 에미터와 상기 저항 R1의 일단의 공통접점 P1으로부터 얻어지며, 다른 기준전압 Vref2는 상기 트랜지스터 Q10의 상기 콜랙터와 상기 저항 R1의 타단의 공통접점 P2로부터 얻어지는 것이 특징인 래치회로.
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