JPS5853228A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5853228A JPS5853228A JP15170881A JP15170881A JPS5853228A JP S5853228 A JPS5853228 A JP S5853228A JP 15170881 A JP15170881 A JP 15170881A JP 15170881 A JP15170881 A JP 15170881A JP S5853228 A JPS5853228 A JP S5853228A
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- JP
- Japan
- Prior art keywords
- circuit
- amplitude
- constant current
- voltage
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電流切換型回路を用いた半導体集積回路装置
に係り、特に定電流源用定電圧の供給方法に関するもの
である。
に係り、特に定電流源用定電圧の供給方法に関するもの
である。
従来％電流切換型回路（ＣＭＬ回路）を用いた半導体集
積回路装置においてトランジスタと抵抗による定電流源
を用いた回路が知られており、定電流源用定電圧は単一
で外部インターフェース回路を除き、内部では通常向−
輪理振幅しか用いていなかった。
積回路装置においてトランジスタと抵抗による定電流源
を用いた回路が知られており、定電流源用定電圧は単一
で外部インターフェース回路を除き、内部では通常向−
輪理振幅しか用いていなかった。
第１図は従来例としてのＣＭ Ｌ回路を用いた半導体集
積回路装置を示し、４人カニミッタ・ドツティングと４
人カゲートによる１６人力アンド論理、第２図は２人カ
ゲート、エミッタ・ホロワ。
積回路装置を示し、４人カニミッタ・ドツティングと４
人カゲートによる１６人力アンド論理、第２図は２人カ
ゲート、エミッタ・ホロワ。
１人力ゲーＮＣよる２人カアンド端理全実行する回路で
双方ともＱ１〜Ｑ２４はトランジスタ、Ｋｌ〜Ｒ５はエ
ミッタ・ホロワ抵抗、 ｆＬＣｌ、、ＴＬＣ２はコレク
タ負荷抵抗、ＱＳｌ、ＱＳ２は定電流源用トランジスタ
、Ｉ（８１，Ｒ８２は定電流源用抵抗、ＥＦ１〜ＥＦ５
はエミッタ・ホロワ、Ｏｘ 、Ｇ２はＣＭＬ回路、ＶＣ
Ｃ（ＧＵＤ）、ｌｉ：ＥＩｄ、Ｎｄ１Ｎ圧、ＶＢ２ は
参照電圧、ｖＣ８は定電流源用定電圧を表わす、第１図
では、Ｖ ＣＣＩＧＮＤ、ＶＥＥ’＆−３，３Ｖ とＬ
、ＥＢ’１−Ｅｌｉ’４への１〜１６の入力端子へは、
Ｇ１に代表されるＣへ１Ｌ回路の出力電圧が与えられる
。
双方ともＱ１〜Ｑ２４はトランジスタ、Ｋｌ〜Ｒ５はエ
ミッタ・ホロワ抵抗、 ｆＬＣｌ、、ＴＬＣ２はコレク
タ負荷抵抗、ＱＳｌ、ＱＳ２は定電流源用トランジスタ
、Ｉ（８１，Ｒ８２は定電流源用抵抗、ＥＦ１〜ＥＦ５
はエミッタ・ホロワ、Ｏｘ 、Ｇ２はＣＭＬ回路、ＶＣ
Ｃ（ＧＵＤ）、ｌｉ：ＥＩｄ、Ｎｄ１Ｎ圧、ＶＢ２ は
参照電圧、ｖＣ８は定電流源用定電圧を表わす、第１図
では、Ｖ ＣＣＩＧＮＤ、ＶＥＥ’＆−３，３Ｖ とＬ
、ＥＢ’１−Ｅｌｉ’４への１〜１６の入力端子へは、
Ｇ１に代表されるＣへ１Ｌ回路の出力電圧が与えられる
。
ここで０１の出力電圧Ｇσ汁１１且“レベル（負論理１
０ルベル） ｋ ｏｖ、 ＬＯＷ Ｌ／ヘル（負論理＠
ｔ ｗレベル）を−０，６Ｖとし■Ｉ′ｔ１を−１，１
■、トランジスタのＶｆを０．８Ｖとすると１〜１６へ
与えられるレベルがいづれか１つでもＨＩレベル（ＯＶ
）Ｉｃなった時、その端子に対応するエミッタ・ホロワ
出力（ＥＦＯＩ−ＥＢ’０４ ）が−〇、８ＶとなシＣ
ＭＬ回路Ｇ２の電流スイッチで一〇、８Ｖ入力に対応す
るＱ、１７〜Ｑ２０のいずれかの人力が導通し出力Ｇ（
Ｊｌには”Ｉ（ｌ”レベルが得られる。父人力１〜１７
がすべて’ＬＯＷ“レベルの時、Ｆ、Ｆ（ｕ〜ＥＦ’０
４はすべて”ＬＯＷ“レベル（約−１，４Ｖ ）となシ
、電流スイッチのＱ２１が導通し出力ＧＯ１には’ｈｏ
ｗ”レベルが得られる。ここで人力がすべて”ＬＯＷ’
レベルの時、エミッタ・ホロワでは電流がエミッタ・ド
ラｈした各トランジスタにｙずつ分流することにより”
ＬＯＷ’レベルが上昇し又ＣＭＬ回路では、等価的にス
レッショールドがレベルの低い万へずれることとなる。
０ルベル） ｋ ｏｖ、 ＬＯＷ Ｌ／ヘル（負論理＠
ｔ ｗレベル）を−０，６Ｖとし■Ｉ′ｔ１を−１，１
■、トランジスタのＶｆを０．８Ｖとすると１〜１６へ
与えられるレベルがいづれか１つでもＨＩレベル（ＯＶ
）Ｉｃなった時、その端子に対応するエミッタ・ホロワ
出力（ＥＦＯＩ−ＥＢ’０４ ）が−〇、８ＶとなシＣ
ＭＬ回路Ｇ２の電流スイッチで一〇、８Ｖ入力に対応す
るＱ、１７〜Ｑ２０のいずれかの人力が導通し出力Ｇ（
Ｊｌには”Ｉ（ｌ”レベルが得られる。父人力１〜１７
がすべて’ＬＯＷ“レベルの時、Ｆ、Ｆ（ｕ〜ＥＦ’０
４はすべて”ＬＯＷ“レベル（約−１，４Ｖ ）となシ
、電流スイッチのＱ２１が導通し出力ＧＯ１には’ｈｏ
ｗ”レベルが得られる。ここで人力がすべて”ＬＯＷ’
レベルの時、エミッタ・ホロワでは電流がエミッタ・ド
ラｈした各トランジスタにｙずつ分流することにより”
ＬＯＷ’レベルが上昇し又ＣＭＬ回路では、等価的にス
レッショールドがレベルの低い万へずれることとなる。
以上の状態での”ｌ、（ＪＷ’レベルマージンの減少は
一般的に次式で表わされる。
一般的に次式で表わされる。
但し ｋ：ボルツマン定数、ｑ：電子の電荷。
′Ｐ：接合温）ｆ（’Ｋ）、ｎ ：エミッタ・ドツト数
１ｍ：ゲート・ファンイン数。
１ｍ：ゲート・ファンイン数。
△Ｖｌ！：”ＬＯＷ“レベルマージン減少量第１図（ａ
Ｊの回路では目゛／９キ２６ｍＶであるので△Ｖ／＝２
６ｍＶＸｌｎ（４Ｘ４）とＩｐ△Ｖｔは約７２ｍ Ｖと
なシ、マージン減少の無い第１図（ｂｌの回路と比較す
ると第１図（ｂ）の最低必要”Ｌ（ＪＷ’レベルマージ
ンに約７２ｍＶのマージンを付加したものがこの（ａ）
（ｂ）が混在する集積回路の論理振幅を決定する要素と
なる。従って（ｂ）で必要とした振幅をＶｔとした時、
（ａ）ではＶｌ＋７２ｍＶの振幅が必−要となる。
Ｊの回路では目゛／９キ２６ｍＶであるので△Ｖ／＝２
６ｍＶＸｌｎ（４Ｘ４）とＩｐ△Ｖｔは約７２ｍ Ｖと
なシ、マージン減少の無い第１図（ｂｌの回路と比較す
ると第１図（ｂ）の最低必要”Ｌ（ＪＷ’レベルマージ
ンに約７２ｍＶのマージンを付加したものがこの（ａ）
（ｂ）が混在する集積回路の論理振幅を決定する要素と
なる。従って（ｂ）で必要とした振幅をＶｔとした時、
（ａ）ではＶｌ＋７２ｍＶの振幅が必−要となる。
ここでコレクタ負荷抵゛抗（几Ｃ１，Ｉ’ｔＣ２）及び
定電流源用抵抗（Ｒ，８１，Ｒ，Ｓ２）は通常汎用性の
面から（ａ）（ｂＪ間では同一の直が用いられている。
定電流源用抵抗（Ｒ，８１，Ｒ，Ｓ２）は通常汎用性の
面から（ａ）（ｂＪ間では同一の直が用いられている。
更に定電流源用定電圧も■Ｃ８単一であるためにこの（
ａＪ（ｂ）が混在する集積回路では振幅は悪い条件の（
ａ）の振幅Ｖｌ＋７２ｍＶＫ設定される。以上は悪い条
件としての一例であり、従来のものではその論理振幅は
最悪条件でも動作に必要なマージンを確保するように設
定されていた。それ故最悪でない条件の回路でも同一の
論理振幅が用いられるため必四以上のマージンのある論
理振幅を用いている回路が混在し必要以上の電力を消費
し又振幅が大きいため伝播遅延時間が増すという欠点が
あった。
ａＪ（ｂ）が混在する集積回路では振幅は悪い条件の（
ａ）の振幅Ｖｌ＋７２ｍＶＫ設定される。以上は悪い条
件としての一例であり、従来のものではその論理振幅は
最悪条件でも動作に必要なマージンを確保するように設
定されていた。それ故最悪でない条件の回路でも同一の
論理振幅が用いられるため必四以上のマージンのある論
理振幅を用いている回路が混在し必要以上の電力を消費
し又振幅が大きいため伝播遅延時間が増すという欠点が
あった。
本発明はり数の異なる足型流源用電圧を供給可能とする
ことによ夕上記欠点を屏消し、滴切な論理振幅マージン
を持つ論理振幅の選択により、必要以上の′ε力消費を
迎え、小振幅化による遅延時間の鎧酩を図った半導体乗
積回路装置を提供するものである。
ことによ夕上記欠点を屏消し、滴切な論理振幅マージン
を持つ論理振幅の選択により、必要以上の′ε力消費を
迎え、小振幅化による遅延時間の鎧酩を図った半導体乗
積回路装置を提供するものである。
この発明はベースを′醒圧イ原によシト枢動されたトラ
ンジスタによる定電流源を用いた電流切換型論理回路群
において、前記トランジスタのベースに複数の異なる定
電圧源から選択された電圧を印加することにより捧置内
で異なる論理１辰幅が選択されることを特徴とする。
ンジスタによる定電流源を用いた電流切換型論理回路群
において、前記トランジスタのベースに複数の異なる定
電圧源から選択された電圧を印加することにより捧置内
で異なる論理１辰幅が選択されることを特徴とする。
以下第３図、第４図によ）本発明の詳、１４１を説明す
る。従来例第１図、第２図と記号については。
る。従来例第１図、第２図と記号については。
同一記号を用いている。従来−１と異なる点は定電５−
流用電圧Ｖｃｓが谷ゲートＧ１．Ｇ２でそれぞれ■Ｃ８
１、ＶＣ８２，ＶＣ８３，ＶＣ８４と異なる点にある。
１、ＶＣ８２，ＶＣ８３，ＶＣ８４と異なる点にある。
従来の例では第１図の回路第２図の回路共、α最悪条件
の振幅（Ｖｌ！＋７２ｍＶ）が用いられているが、本発
明による例では■Ｃ８１〜ＶＣ８４によυそれぞれが必
要とするマージンを考慮して振幅がコントロールされて
いる。従って第４図のゲートＧ１では、この回路で必要
なマージンによる振幅■を用い従来に比ベア２ｍＶ振幅
が減少されて遅延時間の短縮に効果があると同時に、電
流の減少による電力の削減が行なわれている。第３図お
よび第４図の回路におけるゲートＧ２の振幅及びＶＣ８
３゜ＶＣ８４は次段の論理により決定されるものである
。
の振幅（Ｖｌ！＋７２ｍＶ）が用いられているが、本発
明による例では■Ｃ８１〜ＶＣ８４によυそれぞれが必
要とするマージンを考慮して振幅がコントロールされて
いる。従って第４図のゲートＧ１では、この回路で必要
なマージンによる振幅■を用い従来に比ベア２ｍＶ振幅
が減少されて遅延時間の短縮に効果があると同時に、電
流の減少による電力の削減が行なわれている。第３図お
よび第４図の回路におけるゲートＧ２の振幅及びＶＣ８
３゜ＶＣ８４は次段の論理により決定されるものである
。
（ｂＪ １７）ゲートＧｌの論理振幅ｖｌ！を６ｏｏｒ
ｎｖとすれが従来の方法に比べこのゲートでは約１１％
電力の削減につながる。従って４！ｒａｔ回路が混在し
た１」８１及びゲート・アレイなど抵抗値を変えること
が出来ず配線の変更だけしか容易に行なえない回路にお
いて定電流源トランジスタのベースへの配線を選ぶこと
に て自由に振幅が選べるなど数々６− の特長を有する。又回路の接続情報はコンピュータによ
って判断させることが可能と考えられ、自動配線などＤ
Ａ（デザイン・オートメーション）の分野にも容易に応
用出来ると考えられる。更に回路的なマージン減少以外
に電源電圧の配線抵抗による低下等に起因するマージン
減少も考慮することも可能である。
ｎｖとすれが従来の方法に比べこのゲートでは約１１％
電力の削減につながる。従って４！ｒａｔ回路が混在し
た１」８１及びゲート・アレイなど抵抗値を変えること
が出来ず配線の変更だけしか容易に行なえない回路にお
いて定電流源トランジスタのベースへの配線を選ぶこと
に て自由に振幅が選べるなど数々６− の特長を有する。又回路の接続情報はコンピュータによ
って判断させることが可能と考えられ、自動配線などＤ
Ａ（デザイン・オートメーション）の分野にも容易に応
用出来ると考えられる。更に回路的なマージン減少以外
に電源電圧の配線抵抗による低下等に起因するマージン
減少も考慮することも可能である。
以上詳述したように本発明による牛、・与体乗積回路装
置は、染積回路内の抵抗］直を変更することなく、それ
ぞれの回路のノイズ・マージンに対し最適な振幅を提供
出来る。従って定電流の減少による消費電力の削減、振
幅の減少による両速化等多大な効果があり特に大規模な
果績回路、ゲート・アレイなどで抵抗匝が固定されてい
る回路に非常に有効である。
置は、染積回路内の抵抗］直を変更することなく、それ
ぞれの回路のノイズ・マージンに対し最適な振幅を提供
出来る。従って定電流の減少による消費電力の削減、振
幅の減少による両速化等多大な効果があり特に大規模な
果績回路、ゲート・アレイなどで抵抗匝が固定されてい
る回路に非常に有効である。
第１図および第２図はそれぞれ従来の定電流源用′直圧
の供給法による多入力ＡＮＤ回路および２人力ＡＮＤ回
路を示す図、第３図および第４図は本発明による定電流
源用電圧の供給法を用いた多入力ＡＮＤ回路及び２人力
ＡＮＤ回路をそれぞれ示す図である。 図において、Ｑ１〜Ｑ２２・・・・・・トランジスタ、
ＱＳｌ、ＱＳ２・・・・・・定電流源用トランジスタ
、 Ｒ１−Ｒ５・・・・・・抵抗、 Ｒ８１、Ｉ（，８
２・・・・・・定電流源用抵抗、ｌｔ（、’１、Ｉｔ、
０２・・・・・・コレクタ負荷抵抗、１〜１６・−団・
入力端子、ＶＥＥ、ＶＣＣ−−−−−−電源、ＶＯ２，
ＶＯ８１−ＶＯ８４・・・・・・定電流源用定電圧、Ｅ
ＦＯＩ−ＥＦＯ５−・・・・・エミッタ・ホロワ出力％
Ｃ）Ｕｌ、ＧＯ２・・・・・・ゲート出力、Ｇｌ、０２
・・・・・・ＣＭＬ回路、 Ｅｋ’１−ＥＦｓ・・・・
−・エミッタ・ホロワ回路、 Ｖ／（ｂ）ｏｌ の必
要論理振幅。 代理人 弁理士 内 原 晋
の供給法による多入力ＡＮＤ回路および２人力ＡＮＤ回
路を示す図、第３図および第４図は本発明による定電流
源用電圧の供給法を用いた多入力ＡＮＤ回路及び２人力
ＡＮＤ回路をそれぞれ示す図である。 図において、Ｑ１〜Ｑ２２・・・・・・トランジスタ、
ＱＳｌ、ＱＳ２・・・・・・定電流源用トランジスタ
、 Ｒ１−Ｒ５・・・・・・抵抗、 Ｒ８１、Ｉ（，８
２・・・・・・定電流源用抵抗、ｌｔ（、’１、Ｉｔ、
０２・・・・・・コレクタ負荷抵抗、１〜１６・−団・
入力端子、ＶＥＥ、ＶＣＣ−−−−−−電源、ＶＯ２，
ＶＯ８１−ＶＯ８４・・・・・・定電流源用定電圧、Ｅ
ＦＯＩ−ＥＦＯ５−・・・・・エミッタ・ホロワ出力％
Ｃ）Ｕｌ、ＧＯ２・・・・・・ゲート出力、Ｇｌ、０２
・・・・・・ＣＭＬ回路、 Ｅｋ’１−ＥＦｓ・・・・
−・エミッタ・ホロワ回路、 Ｖ／（ｂ）ｏｌ の必
要論理振幅。 代理人 弁理士 内 原 晋
Claims (1)
- ベースを電圧源によって駆動せしめたトランジスタによ
る定電流源を用いた電流切換型−理回路群において、前
ｄ己トランジスタのベースに枚数の異なる定電圧源から
選択された電圧を印加することにより装置内で異なる論
理振幅を選択できるようにしたこと全特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170881A JPS5853228A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15170881A JPS5853228A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5853228A true JPS5853228A (ja) | 1983-03-29 |
Family
ID=15524527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15170881A Pending JPS5853228A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118270A (ja) * | 1988-10-27 | 1990-05-02 | Aisin Aw Co Ltd | 自動変速機 |
| JPH02283954A (ja) * | 1989-03-29 | 1990-11-21 | Rockwell Internatl Corp | 流体トルクコンバータ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495258A (ja) * | 1972-05-01 | 1974-01-17 | ||
| JPS5546681A (en) * | 1978-09-29 | 1980-04-01 | Nec Corp | Current switching type logic circuit |
-
1981
- 1981-09-25 JP JP15170881A patent/JPS5853228A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495258A (ja) * | 1972-05-01 | 1974-01-17 | ||
| JPS5546681A (en) * | 1978-09-29 | 1980-04-01 | Nec Corp | Current switching type logic circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118270A (ja) * | 1988-10-27 | 1990-05-02 | Aisin Aw Co Ltd | 自動変速機 |
| JPH02283954A (ja) * | 1989-03-29 | 1990-11-21 | Rockwell Internatl Corp | 流体トルクコンバータ |
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