JPH07128406A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07128406A JPH07128406A JP5296073A JP29607393A JPH07128406A JP H07128406 A JPH07128406 A JP H07128406A JP 5296073 A JP5296073 A JP 5296073A JP 29607393 A JP29607393 A JP 29607393A JP H07128406 A JPH07128406 A JP H07128406A
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- JP
- Japan
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- test
- module
- test point
- integrated circuit
- analog
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 アナログモジュールの回路試験に必要なテス
トパッド数を削減し、その配線数を削減する。これによ
り、アナログモジュール及びディジタルモジュールを混
載する大規模集積回路装置等の設計効率及び試験効率を
高め、その低コスト化を推進する。 【構成】 大規模集積回路装置ＬＳＩ等に搭載されるア
ナログモジュールＡＭ１〜ＡＭ３に、テストポイント選
択信号ＩＳ０〜ＩＳｊならびにＯＳ０〜ＯＳｋを受ける
デコーダと、共通試験ノードつまり試験信号入力端子Ｔ
ｉｎ又は試験信号出力端子Ｔｏｕｔと各テストポイント
との間にそれぞれ設けられ上記デコーダの対応する出力
信号に従って選択的にオン状態とされる相補ゲートとを
含むテストポイント選択回路を設け、試験信号入力端子
Ｔｉｎ又は試験信号出力端子Ｔｏｕｔとその内部の指定
されたテストポイントとの間を選択的に接続するための
テストポイント選択機能を持たせる。
トパッド数を削減し、その配線数を削減する。これによ
り、アナログモジュール及びディジタルモジュールを混
載する大規模集積回路装置等の設計効率及び試験効率を
高め、その低コスト化を推進する。 【構成】 大規模集積回路装置ＬＳＩ等に搭載されるア
ナログモジュールＡＭ１〜ＡＭ３に、テストポイント選
択信号ＩＳ０〜ＩＳｊならびにＯＳ０〜ＯＳｋを受ける
デコーダと、共通試験ノードつまり試験信号入力端子Ｔ
ｉｎ又は試験信号出力端子Ｔｏｕｔと各テストポイント
との間にそれぞれ設けられ上記デコーダの対応する出力
信号に従って選択的にオン状態とされる相補ゲートとを
含むテストポイント選択回路を設け、試験信号入力端子
Ｔｉｎ又は試験信号出力端子Ｔｏｕｔとその内部の指定
されたテストポイントとの間を選択的に接続するための
テストポイント選択機能を持たせる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関するも
ので、例えば、アナログモジュール及びディジタルモジ
ュールを混載するＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅｄ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式の大規模集
積回路装置ならびにその回路試験（テスティング）に利
用して特に有効な技術に関するものである。
ので、例えば、アナログモジュール及びディジタルモジ
ュールを混載するＣＢＩＣ（Ｃｅｌｌ Ｂａｓｅｄ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式の大規模集
積回路装置ならびにその回路試験（テスティング）に利
用して特に有効な技術に関するものである。
【０００２】
【従来の技術】機能ブロックとして標準化されセルライ
ブラリに登録されたアナログモジュール及びディジタル
モジュールを組み合わることにより大規模集積回路装置
を効率的に構成できるいわゆるＣＢＩＣ方式がある。ま
た、このような大規模集積回路装置等において、例えば
ディジタルモジュールに設けられたラッチ回路や順序回
路を構成するフリップフロップを必要に応じて選択的に
直列結合することにより回路試験を効率的に実施できる
いわゆるスキャンパス方式がある。
ブラリに登録されたアナログモジュール及びディジタル
モジュールを組み合わることにより大規模集積回路装置
を効率的に構成できるいわゆるＣＢＩＣ方式がある。ま
た、このような大規模集積回路装置等において、例えば
ディジタルモジュールに設けられたラッチ回路や順序回
路を構成するフリップフロップを必要に応じて選択的に
直列結合することにより回路試験を効率的に実施できる
いわゆるスキャンパス方式がある。
【０００３】スキャンパス方式を含むディジタル集積回
路の試験方法については、例えば、１９８６年９月、日
経マグロウヒル社発行の『日経マイクロデバイス １９
８６年９月号』第６５頁〜第８０頁に記載されている。
路の試験方法については、例えば、１９８６年９月、日
経マグロウヒル社発行の『日経マイクロデバイス １９
８６年９月号』第６５頁〜第８０頁に記載されている。
【０００４】
【発明が解決しようとする課題】アナログモジュール及
びディジタルモジュールを混載する従来の大規模集積回
路装置において、ディジタルモジュールに関する回路試
験は、上記スキャンパス方式を採用することにより効率
的に実施できるが、アナログモジュールに関する回路試
験は、各テストポイントに対応してテストパッドを設
け、これらのテストパッドを介して試験信号を入力又は
出力することにより行われる。
びディジタルモジュールを混載する従来の大規模集積回
路装置において、ディジタルモジュールに関する回路試
験は、上記スキャンパス方式を採用することにより効率
的に実施できるが、アナログモジュールに関する回路試
験は、各テストポイントに対応してテストパッドを設
け、これらのテストパッドを介して試験信号を入力又は
出力することにより行われる。
【０００５】一方、微細加工技術の進展にともなう半導
体集積回路の大規模化は著しく、複数のアナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置では、アナログモジュールに設けるべきテストポ
イントの所要数が増大の一途にある。このため、これら
の大規模集積回路装置のアナログモジュールに関する回
路試験を従来方法で実施した場合、テストポイント数に
比例してテストパッド数が増大し、テストパッド数に比
例して大規模集積回路装置のチップ（半導体基板）面積
や配線数が増大する。この結果、大規模集積回路装置の
設計効率及び試験効率が低下し、その低コスト化が阻害
されるという問題が生じる。
体集積回路の大規模化は著しく、複数のアナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置では、アナログモジュールに設けるべきテストポ
イントの所要数が増大の一途にある。このため、これら
の大規模集積回路装置のアナログモジュールに関する回
路試験を従来方法で実施した場合、テストポイント数に
比例してテストパッド数が増大し、テストパッド数に比
例して大規模集積回路装置のチップ（半導体基板）面積
や配線数が増大する。この結果、大規模集積回路装置の
設計効率及び試験効率が低下し、その低コスト化が阻害
されるという問題が生じる。
【０００６】この発明の目的は、アナログモジュールの
回路試験に必要なテストパッド数を削減しその配線数を
削減することにある。この発明の他の目的は、アナログ
モジュール及びディジタルモジュールを混載する大規模
集積回路装置等の設計効率及び試験効率を高め、その低
コスト化を推進することにある。
回路試験に必要なテストパッド数を削減しその配線数を
削減することにある。この発明の他の目的は、アナログ
モジュール及びディジタルモジュールを混載する大規模
集積回路装置等の設計効率及び試験効率を高め、その低
コスト化を推進することにある。
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、大規模集積回路装置等に搭載
されるアナログモジュールに、所定のテストポイント選
択信号を受けるデコーダと、共通試験ノードと各テスト
ポイントとの間にそれぞれ設けられ上記デコーダの対応
する出力信号に従って選択的にオン状態とされる複数の
相補ゲートとを含むテストポイント選択回路を設け、共
通試験ノードとその内部の指定されたテストポイントと
を選択的に接続するためのテストポイント選択機能を持
たせる。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、大規模集積回路装置等に搭載
されるアナログモジュールに、所定のテストポイント選
択信号を受けるデコーダと、共通試験ノードと各テスト
ポイントとの間にそれぞれ設けられ上記デコーダの対応
する出力信号に従って選択的にオン状態とされる複数の
相補ゲートとを含むテストポイント選択回路を設け、共
通試験ノードとその内部の指定されたテストポイントと
を選択的に接続するためのテストポイント選択機能を持
たせる。
【０００９】
【作用】上記手段によれば、試験ノードを共通化してア
ナログモジュールの回路試験に必要なテストパッド数を
削減し、その配線数を削減することができるため、アナ
ログモジュール及びディジタルモジュールを混載する大
規模集積回路装置等の設計効率及び試験効率を高め、そ
の低コスト化を推進することができる。
ナログモジュールの回路試験に必要なテストパッド数を
削減し、その配線数を削減することができるため、アナ
ログモジュール及びディジタルモジュールを混載する大
規模集積回路装置等の設計効率及び試験効率を高め、そ
の低コスト化を推進することができる。
【００１０】
【実施例】図１には、この発明が適用された大規模集積
回路装置（ＬＳＩ）の第１の実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例の大規模集積
回路装置の構成及び動作の概要について説明する。な
お、この実施例の大規模集積回路装置は、特に制限され
ないが、ＣＢＩＣ方式により設計され、図１の各ブロッ
クを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板面上に形成される。
回路装置（ＬＳＩ）の第１の実施例のブロック図が示さ
れている。同図をもとに、まずこの実施例の大規模集積
回路装置の構成及び動作の概要について説明する。な
お、この実施例の大規模集積回路装置は、特に制限され
ないが、ＣＢＩＣ方式により設計され、図１の各ブロッ
クを構成する回路素子は、公知のＭＯＳＦＥＴ（金属酸
化物半導体型電界効果トランジスタ。この明細書では、
ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタ
の総称とする）集積回路の製造技術により、単結晶シリ
コンのような１個の半導体基板面上に形成される。
【００１１】図１において、この実施例の大規模集積回
路装置は、特に制限されないが、３個のアナログモジュ
ールＡＭ１〜ＡＭ３を搭載する。このうち、アナログモ
ジュールＡＭ１には、通常動作時、図示されない前段回
路から入力端子Ｓｉｎを介して所定の入力信号が供給さ
れ、その出力信号は、次段のアナログモジュールＡＭ２
に供給される。アナログモジュールＡＭ２の出力信号
は、次段のアナログモジュールＡＭ３に供給され、アナ
ログモジュールＡＭ３の出力信号は、出力端子Ｓｏｕｔ
を介して大規模集積回路装置の外部に出力される。
路装置は、特に制限されないが、３個のアナログモジュ
ールＡＭ１〜ＡＭ３を搭載する。このうち、アナログモ
ジュールＡＭ１には、通常動作時、図示されない前段回
路から入力端子Ｓｉｎを介して所定の入力信号が供給さ
れ、その出力信号は、次段のアナログモジュールＡＭ２
に供給される。アナログモジュールＡＭ２の出力信号
は、次段のアナログモジュールＡＭ３に供給され、アナ
ログモジュールＡＭ３の出力信号は、出力端子Ｓｏｕｔ
を介して大規模集積回路装置の外部に出力される。
【００１２】ここで、アナログモジュールＡＭ１〜ＡＭ
３は、増幅回路やアナログ／ディジタル変換回路等の機
能ブロックからなり、入力端子Ｓｉｎ又は前段のアナロ
グモジュールから供給される入力信号に対して所定の増
幅又は変換処理等を加え、後段のアナログモジュール又
は出力端子Ｓｏｕｔに伝達する。
３は、増幅回路やアナログ／ディジタル変換回路等の機
能ブロックからなり、入力端子Ｓｉｎ又は前段のアナロ
グモジュールから供給される入力信号に対して所定の増
幅又は変換処理等を加え、後段のアナログモジュール又
は出力端子Ｓｏｕｔに伝達する。
【００１３】なお、大規模集積回路装置が所定の回路試
験状態とされるとき、上記入力端子Ｓｉｎ及び出力端子
Ｓｏｕｔは、試験用ソケット等の接続手段を介して外部
の試験装置（テスタ）に結合される。このとき、大規模
集積回路装置は、さらに試験信号入力端子Ｔｉｎ及び試
験信号出力端子Ｔｏｕｔを介して試験装置に結合される
とともに、コントロールボードＣＢに結合される。この
コントロールボードＣＢは、所定のケーブルを介して試
験装置に結合される。
験状態とされるとき、上記入力端子Ｓｉｎ及び出力端子
Ｓｏｕｔは、試験用ソケット等の接続手段を介して外部
の試験装置（テスタ）に結合される。このとき、大規模
集積回路装置は、さらに試験信号入力端子Ｔｉｎ及び試
験信号出力端子Ｔｏｕｔを介して試験装置に結合される
とともに、コントロールボードＣＢに結合される。この
コントロールボードＣＢは、所定のケーブルを介して試
験装置に結合される。
【００１４】この実施例において、アナログモジュール
ＡＭ１〜ＡＭ３のそれぞれは、回路試験に供される複数
のテストポイントを備える。また、大規模集積回路装置
は、モジュール選択回路ＭＳＥＬを備え、各アナログモ
ジュールは、モジュール選択回路ＭＳＥＬから供給され
るテストポイント選択信号ＩＳ０〜ＩＳｊならびにＯＳ
０〜ＯＳｋに従ってその内部の指定されたテストポイン
トと共通試験ノードつまり試験信号入力端子Ｔｉｎ又は
試験信号出力端子Ｔｏｕｔとの間を選択的に接続するテ
ストポイント選択機能を備える。モジュール選択回路Ｍ
ＳＥＬには、外部のコントロールボードＣＢからｉ＋１
ビットのモジュール選択信号ＭＳ０〜ＭＳｉと、ｊ＋１
ビットのテストポイント選択信号ＩＳ０〜ＩＳｊならび
にｋ＋１ビットのテストポイント選択信号ＯＳ０〜ＯＳ
ｋが供給される。
ＡＭ１〜ＡＭ３のそれぞれは、回路試験に供される複数
のテストポイントを備える。また、大規模集積回路装置
は、モジュール選択回路ＭＳＥＬを備え、各アナログモ
ジュールは、モジュール選択回路ＭＳＥＬから供給され
るテストポイント選択信号ＩＳ０〜ＩＳｊならびにＯＳ
０〜ＯＳｋに従ってその内部の指定されたテストポイン
トと共通試験ノードつまり試験信号入力端子Ｔｉｎ又は
試験信号出力端子Ｔｏｕｔとの間を選択的に接続するテ
ストポイント選択機能を備える。モジュール選択回路Ｍ
ＳＥＬには、外部のコントロールボードＣＢからｉ＋１
ビットのモジュール選択信号ＭＳ０〜ＭＳｉと、ｊ＋１
ビットのテストポイント選択信号ＩＳ０〜ＩＳｊならび
にｋ＋１ビットのテストポイント選択信号ＯＳ０〜ＯＳ
ｋが供給される。
【００１５】コントロールボードＣＢは、試験装置の指
示を受けて動作し、モジュール選択回路ＭＳＥＬに対す
るモジュール選択信号ＭＳ０〜ＭＳｉとテストポイント
選択信号ＩＳ０〜ＩＳｊならびにＯＳ０〜ＯＳｋを自動
的に生成する。また、モジュール選択回路ＭＳＥＬは、
コントロールボードＣＢから供給されるモジュール選択
信号ＭＳ０〜ＭＳｉをデコードして、対応するアナログ
モジュール選択信号Ａ１〜Ａ３を択一的にハイレベルと
するとともに、コントロールボードＣＢから供給される
テストポイント選択信号ＩＳ０〜ＩＳｊならびにＯＳ０
〜ＯＳｋをアナログモジュールＡＭ１〜ＡＭ３に中継・
伝達する。
示を受けて動作し、モジュール選択回路ＭＳＥＬに対す
るモジュール選択信号ＭＳ０〜ＭＳｉとテストポイント
選択信号ＩＳ０〜ＩＳｊならびにＯＳ０〜ＯＳｋを自動
的に生成する。また、モジュール選択回路ＭＳＥＬは、
コントロールボードＣＢから供給されるモジュール選択
信号ＭＳ０〜ＭＳｉをデコードして、対応するアナログ
モジュール選択信号Ａ１〜Ａ３を択一的にハイレベルと
するとともに、コントロールボードＣＢから供給される
テストポイント選択信号ＩＳ０〜ＩＳｊならびにＯＳ０
〜ＯＳｋをアナログモジュールＡＭ１〜ＡＭ３に中継・
伝達する。
【００１６】図２には、図１の大規模集積回路装置に含
まれるアナログモジュールＡＭ２の一実施例のブロック
図が示されている。また、図３には、図２のアナログモ
ジュールＡＭ２に含まれるテストポイント選択回路ＰＳ
ＥＬの一実施例の回路図が示されている。これらの図を
もとに、この実施例の大規模集積回路装置に搭載される
アナログモジュールＡＭ１〜ＡＭ３ならびにそのテスト
ポイント選択回路ＰＳＥＬの具体的構成及び動作ならび
にその特徴について説明する。なお、以下の説明は、ア
ナログモジュールＡＭ２ならびにそのテストポイント選
択回路を例に進められるが、アナログモジュールＡＭ１
及びＡＭ３ならびにそのテストポイント選択回路につい
ては同様な構成とされるため、類推されたい。
まれるアナログモジュールＡＭ２の一実施例のブロック
図が示されている。また、図３には、図２のアナログモ
ジュールＡＭ２に含まれるテストポイント選択回路ＰＳ
ＥＬの一実施例の回路図が示されている。これらの図を
もとに、この実施例の大規模集積回路装置に搭載される
アナログモジュールＡＭ１〜ＡＭ３ならびにそのテスト
ポイント選択回路ＰＳＥＬの具体的構成及び動作ならび
にその特徴について説明する。なお、以下の説明は、ア
ナログモジュールＡＭ２ならびにそのテストポイント選
択回路を例に進められるが、アナログモジュールＡＭ１
及びＡＭ３ならびにそのテストポイント選択回路につい
ては同様な構成とされるため、類推されたい。
【００１７】図２において、アナログモジュールＡＭ２
は、特に制限されないが、３個のアナログ機能ユニット
ＡＦＵ１〜ＡＦＵ３を備える。このうち、アナログ機能
ユニットＡＦＵ１には、テストポイントＰ１を介して前
段のアナログモジュールＡＭ１の出力信号Ｍ１ＯＳが供
給される。また、その一方の出力信号は、テストポイン
トＰ２を介して後段のアナログ機能ユニットＡＦＵ２に
供給され、その他方の出力信号は、テストポイントＰ３
を介してアナログ機能ユニットＡＦＵ３に供給される。
アナログ機能ユニットＡＦＵ２の出力信号は、テストポ
イントＰ４を介してアナログ機能ユニットＡＦＵ３に供
給され、このアナログ機能ユニットＡＦＵ３の出力信号
は、テストポイントＰ５を経た後、アナログモジュール
ＡＭ２の出力信号Ｍ２ＯＳとしてアナログモジュールＡ
Ｍ３に供給される。
は、特に制限されないが、３個のアナログ機能ユニット
ＡＦＵ１〜ＡＦＵ３を備える。このうち、アナログ機能
ユニットＡＦＵ１には、テストポイントＰ１を介して前
段のアナログモジュールＡＭ１の出力信号Ｍ１ＯＳが供
給される。また、その一方の出力信号は、テストポイン
トＰ２を介して後段のアナログ機能ユニットＡＦＵ２に
供給され、その他方の出力信号は、テストポイントＰ３
を介してアナログ機能ユニットＡＦＵ３に供給される。
アナログ機能ユニットＡＦＵ２の出力信号は、テストポ
イントＰ４を介してアナログ機能ユニットＡＦＵ３に供
給され、このアナログ機能ユニットＡＦＵ３の出力信号
は、テストポイントＰ５を経た後、アナログモジュール
ＡＭ２の出力信号Ｍ２ＯＳとしてアナログモジュールＡ
Ｍ３に供給される。
【００１８】ここで、アナログ機能ユニットＡＦＵ１〜
ＡＦＵ３は、特に制限されないが、プリアンプやレベル
シフタあるいはメインアンプ等の機能単位からなり、ア
ナログモジュールＡＭ１の出力信号Ｍ１ＯＳ又は前段の
アナログ機能ユニットの出力信号に対して所定の増幅又
はレベルシフト処理を加えた後、後段のアナログ機能ユ
ニット又はアナログモジュールＡＭ３に伝達する。
ＡＦＵ３は、特に制限されないが、プリアンプやレベル
シフタあるいはメインアンプ等の機能単位からなり、ア
ナログモジュールＡＭ１の出力信号Ｍ１ＯＳ又は前段の
アナログ機能ユニットの出力信号に対して所定の増幅又
はレベルシフト処理を加えた後、後段のアナログ機能ユ
ニット又はアナログモジュールＡＭ３に伝達する。
【００１９】この実施例において、アナログモジュール
ＡＭ２は、さらにテストポイント選択回路ＰＳＥＬを備
える。テストポイント選択回路ＰＳＥＬには、モジュー
ル選択回路ＭＳＥＬから対応するアナログモジュール選
択信号Ａ２とテストポイント選択信号ＩＳ０〜ＩＳｊな
らびにＯＳ０〜ＯＳｋが供給される。テストポイント選
択回路ＰＳＥＬは、さらにテストポイントＰ１〜Ｐ５に
結合されるとともに、試験信号入力端子Ｔｉｎ及び試験
信号出力端子Ｔｏｕｔに結合される。
ＡＭ２は、さらにテストポイント選択回路ＰＳＥＬを備
える。テストポイント選択回路ＰＳＥＬには、モジュー
ル選択回路ＭＳＥＬから対応するアナログモジュール選
択信号Ａ２とテストポイント選択信号ＩＳ０〜ＩＳｊな
らびにＯＳ０〜ＯＳｋが供給される。テストポイント選
択回路ＰＳＥＬは、さらにテストポイントＰ１〜Ｐ５に
結合されるとともに、試験信号入力端子Ｔｉｎ及び試験
信号出力端子Ｔｏｕｔに結合される。
【００２０】テストポイント選択回路ＰＳＥＬは、図３
に示されるように、２個のデコーダＤＥＣ１及びＤＥＣ
２を含む。また、共通試験ノードつまり試験信号入力端
子ＴｉｎとテストポイントＰ１〜Ｐ５との間にそれぞれ
設けられる５個の相補ゲートＧ１〜Ｇ５と、他の共通試
験ノードつまり試験信号出力端子Ｔｏｕｔとテストポイ
ントＰ１〜Ｐ５との間にそれぞれ設けられる５個の相補
ゲートＧ６〜ＧＡとを含む。このうち、デコーダＤＥＣ
１には、アナログモジュール選択信号Ａ２とテストポイ
ント選択信号ＩＳ０〜ＩＳｊが供給され、デコーダＤＥ
Ｃ２には、アナログモジュール選択信号Ａ２とテストポ
イント選択信号ＯＳ０〜ＯＳｋが供給される。また、相
補ゲートＧ１〜Ｇ５には、デコーダＤＥＣ１の対応する
出力信号ＩＰＳ１〜ＩＰＳ５がそれぞれ供給され、相補
ゲートＧ６〜ＧＡには、デコーダＤＥＣ２の対応する出
力信号ＯＰＳ１〜ＯＰＳ５がそれぞれ供給される。
に示されるように、２個のデコーダＤＥＣ１及びＤＥＣ
２を含む。また、共通試験ノードつまり試験信号入力端
子ＴｉｎとテストポイントＰ１〜Ｐ５との間にそれぞれ
設けられる５個の相補ゲートＧ１〜Ｇ５と、他の共通試
験ノードつまり試験信号出力端子Ｔｏｕｔとテストポイ
ントＰ１〜Ｐ５との間にそれぞれ設けられる５個の相補
ゲートＧ６〜ＧＡとを含む。このうち、デコーダＤＥＣ
１には、アナログモジュール選択信号Ａ２とテストポイ
ント選択信号ＩＳ０〜ＩＳｊが供給され、デコーダＤＥ
Ｃ２には、アナログモジュール選択信号Ａ２とテストポ
イント選択信号ＯＳ０〜ＯＳｋが供給される。また、相
補ゲートＧ１〜Ｇ５には、デコーダＤＥＣ１の対応する
出力信号ＩＰＳ１〜ＩＰＳ５がそれぞれ供給され、相補
ゲートＧ６〜ＧＡには、デコーダＤＥＣ２の対応する出
力信号ＯＰＳ１〜ＯＰＳ５がそれぞれ供給される。
【００２１】テストポイント選択回路ＰＳＥＬを構成す
るデコーダＤＥＣ１は、アナログモジュール選択信号Ａ
２がハイレベルとされることで選択的に動作状態とさ
れ、テストポイント選択信号ＩＳ０〜ＩＳｊをデコード
して、その対応する出力信号ＩＰＳ１〜ＩＰＳ５を択一
的にハイレベルとする。同様に、デコーダＤＥＣ２は、
アナログモジュール選択信号Ａ２がハイレベルとされる
ことで選択的に動作状態とされ、テストポイント選択信
号ＯＳ０〜ＯＳｋをデコードして、その対応する出力信
号ＯＰＳ１〜ＯＰＳ５を択一的にハイレベルとする。
るデコーダＤＥＣ１は、アナログモジュール選択信号Ａ
２がハイレベルとされることで選択的に動作状態とさ
れ、テストポイント選択信号ＩＳ０〜ＩＳｊをデコード
して、その対応する出力信号ＩＰＳ１〜ＩＰＳ５を択一
的にハイレベルとする。同様に、デコーダＤＥＣ２は、
アナログモジュール選択信号Ａ２がハイレベルとされる
ことで選択的に動作状態とされ、テストポイント選択信
号ＯＳ０〜ＯＳｋをデコードして、その対応する出力信
号ＯＰＳ１〜ＯＰＳ５を択一的にハイレベルとする。
【００２２】一方、相補ゲートＧ１〜Ｇ５は、デコーダ
ＤＥＣ１の対応する出力信号ＩＰＳ１〜ＩＰＳ５がハイ
レベルとされることで選択的にオン状態となり、対応す
るテストポイントＰ１〜Ｐ５と試験信号入力端子Ｔｉｎ
との間を選択的に接続する。このとき、試験信号入力端
子Ｔｉｎには試験装置から試験入力信号が入力され、こ
の試験入力信号は、オン状態にある相補ゲートＧ１〜Ｇ
５を介して対応するテストポイントＰ１〜Ｐ５つまりア
ナログ機能ユニットＡＦＵ１〜ＡＦＵ３に伝達される。
同様に、相補ゲートＧ６〜ＧＡは、デコーダＤＥＣ２の
対応する出力信号ＯＰＳ１〜ＯＰＳ５がハイレベルとさ
れることで選択的にオン状態となり、対応するテストポ
イントＰ１〜Ｐ５と試験信号出力端子Ｔｏｕｔとの間を
選択的に接続する。このとき、テストポイントＰ１〜Ｐ
５には、上記試験入力信号に対応したアナログ機能ユニ
ットＡＦＵ１〜ＡＦＵ３の入力信号又は出力信号が伝達
され、これらの入力信号又は出力信号は、オン状態にあ
る相補ゲートＧ６〜ＧＡから試験信号出力端子Ｔｏｕｔ
を介して試験装置に伝達される。
ＤＥＣ１の対応する出力信号ＩＰＳ１〜ＩＰＳ５がハイ
レベルとされることで選択的にオン状態となり、対応す
るテストポイントＰ１〜Ｐ５と試験信号入力端子Ｔｉｎ
との間を選択的に接続する。このとき、試験信号入力端
子Ｔｉｎには試験装置から試験入力信号が入力され、こ
の試験入力信号は、オン状態にある相補ゲートＧ１〜Ｇ
５を介して対応するテストポイントＰ１〜Ｐ５つまりア
ナログ機能ユニットＡＦＵ１〜ＡＦＵ３に伝達される。
同様に、相補ゲートＧ６〜ＧＡは、デコーダＤＥＣ２の
対応する出力信号ＯＰＳ１〜ＯＰＳ５がハイレベルとさ
れることで選択的にオン状態となり、対応するテストポ
イントＰ１〜Ｐ５と試験信号出力端子Ｔｏｕｔとの間を
選択的に接続する。このとき、テストポイントＰ１〜Ｐ
５には、上記試験入力信号に対応したアナログ機能ユニ
ットＡＦＵ１〜ＡＦＵ３の入力信号又は出力信号が伝達
され、これらの入力信号又は出力信号は、オン状態にあ
る相補ゲートＧ６〜ＧＡから試験信号出力端子Ｔｏｕｔ
を介して試験装置に伝達される。
【００２３】以上のように、この実施例の大規模集積回
路装置は、３個のアナログモジュールＡＭ１〜ＡＭ３を
搭載し、これらのアナログモジュールのそれぞれは、対
応するアナログモジュール選択信号Ａ１〜Ａ３がハイレ
ベルとされることで選択的に動作状態とされテストポイ
ント選択信号ＩＳ０〜ＩＳｊあるいはＯＳ０〜ＯＳｋに
従ってその内部の指定されたテストポイントと試験信号
入力端子Ｔｉｎ又は試験信号出力端子Ｔｏｕｔとの間を
選択的に接続するテストポイント選択回路ＰＳＥＬを備
える。つまり、この実施例の大規模集積回路装置では、
外部の試験装置から試験信号入力端子Ｔｉｎを介してア
ナログモジュールＡＭ１〜ＡＭ３の任意のテストポイン
トに所定の試験入力信号を入力し、あるいはアナログモ
ジュールＡＭ１〜ＡＭ３の任意のテストポイントにおけ
る電位を試験信号出力端子Ｔｏｕｔから外部の試験装置
に出力できる訳であって、試験ノードつまり試験信号入
力端子Ｔｉｎ及び試験信号出力端子Ｔｏｕｔを複数のア
ナログモジュール及びテストポイントにより共有するこ
とができる。この結果、回路試験に必要なテストパッド
つまり試験端子の数を削減し、回路試験に関する配線数
を削減することができるため、複数のアナログモジュー
ルを搭載する大規模集積回路装置の設計工数及び試験工
数を削減し、その低コスト化を推進できるものとなる。
路装置は、３個のアナログモジュールＡＭ１〜ＡＭ３を
搭載し、これらのアナログモジュールのそれぞれは、対
応するアナログモジュール選択信号Ａ１〜Ａ３がハイレ
ベルとされることで選択的に動作状態とされテストポイ
ント選択信号ＩＳ０〜ＩＳｊあるいはＯＳ０〜ＯＳｋに
従ってその内部の指定されたテストポイントと試験信号
入力端子Ｔｉｎ又は試験信号出力端子Ｔｏｕｔとの間を
選択的に接続するテストポイント選択回路ＰＳＥＬを備
える。つまり、この実施例の大規模集積回路装置では、
外部の試験装置から試験信号入力端子Ｔｉｎを介してア
ナログモジュールＡＭ１〜ＡＭ３の任意のテストポイン
トに所定の試験入力信号を入力し、あるいはアナログモ
ジュールＡＭ１〜ＡＭ３の任意のテストポイントにおけ
る電位を試験信号出力端子Ｔｏｕｔから外部の試験装置
に出力できる訳であって、試験ノードつまり試験信号入
力端子Ｔｉｎ及び試験信号出力端子Ｔｏｕｔを複数のア
ナログモジュール及びテストポイントにより共有するこ
とができる。この結果、回路試験に必要なテストパッド
つまり試験端子の数を削減し、回路試験に関する配線数
を削減することができるため、複数のアナログモジュー
ルを搭載する大規模集積回路装置の設計工数及び試験工
数を削減し、その低コスト化を推進できるものとなる。
【００２４】なお、上記説明から明らかなように、回路
試験に必要なテストパッド数を削減できることで、大規
模集積回路装置の試験ノードを外部端子として用意で
き、これによってパッケージ封入後における機能試験を
実施することが可能となる。また、各アナログモジュー
ルに設けられるテストポイント選択回路ＰＳＥＬは、同
一構成とすることができ、言わば試験経路を標準化でき
る訳であって、結果的にアナログモジュールひいては大
規模集積回路装置の回路設計や配線設計を自動化するこ
とが可能となる。さらに、試験経路の標準化により、従
来では大規模集積回路装置ごとに用意されたコントロー
ルボードＣＢを汎用化でき、これによって大規模集積回
路装置のさらなる低コスト化を図ることができる。
試験に必要なテストパッド数を削減できることで、大規
模集積回路装置の試験ノードを外部端子として用意で
き、これによってパッケージ封入後における機能試験を
実施することが可能となる。また、各アナログモジュー
ルに設けられるテストポイント選択回路ＰＳＥＬは、同
一構成とすることができ、言わば試験経路を標準化でき
る訳であって、結果的にアナログモジュールひいては大
規模集積回路装置の回路設計や配線設計を自動化するこ
とが可能となる。さらに、試験経路の標準化により、従
来では大規模集積回路装置ごとに用意されたコントロー
ルボードＣＢを汎用化でき、これによって大規模集積回
路装置のさらなる低コスト化を図ることができる。
【００２５】図４には、この発明が適用された大規模集
積回路装置の第２の実施例のブロック図が示されてい
る。また、図５には、この発明が適用された大規模集積
回路装置の第３の実施例のブロック図が示され、図６に
は、この発明が適用された大規模集積回路装置の第４の
実施例のブロック図が示されている。なお、これらの実
施例は、前記図１ないし図３の実施例を基本的に踏襲す
る。
積回路装置の第２の実施例のブロック図が示されてい
る。また、図５には、この発明が適用された大規模集積
回路装置の第３の実施例のブロック図が示され、図６に
は、この発明が適用された大規模集積回路装置の第４の
実施例のブロック図が示されている。なお、これらの実
施例は、前記図１ないし図３の実施例を基本的に踏襲す
る。
【００２６】図４において、大規模集積回路装置は、実
質的に並列結合される３個のアナログモジュールＡＭ１
〜ＡＭ３を備える。また、図５の大規模集積回路装置
は、実質的に直並列結合される合計４個のアナログモジ
ュールＡＭ１及びＡＭ２ならびにＡＭ３及びＡＭ４を備
え、図６の大規模集積回路装置は、実質的に直列結合さ
れる合計４個のディジタルモジュールＤＭ１及びＤＭ２
ならびにアナログモジュールＡＭ１及びＡＭ２を備え
る。これらの実施例において、大規模集積回路装置は、
モジュール選択回路ＭＳＥＬを備え、大規模集積回路装
置を構成するアナログモジュール及びディジタルモジュ
ールは、前記図２に示されるようなテストポイント選択
回路ＰＳＥＬをそれぞれ備える。つまり、各実施例の大
規模集積回路装置は、搭載されるモジュールの数，種別
及び接続形態に関係なく、前記図１の実施例と同様な効
果を有する訳であり、これによってその設計工数及び試
験工数を削減し、その低コスト化を推進できるものとさ
れる。
質的に並列結合される３個のアナログモジュールＡＭ１
〜ＡＭ３を備える。また、図５の大規模集積回路装置
は、実質的に直並列結合される合計４個のアナログモジ
ュールＡＭ１及びＡＭ２ならびにＡＭ３及びＡＭ４を備
え、図６の大規模集積回路装置は、実質的に直列結合さ
れる合計４個のディジタルモジュールＤＭ１及びＤＭ２
ならびにアナログモジュールＡＭ１及びＡＭ２を備え
る。これらの実施例において、大規模集積回路装置は、
モジュール選択回路ＭＳＥＬを備え、大規模集積回路装
置を構成するアナログモジュール及びディジタルモジュ
ールは、前記図２に示されるようなテストポイント選択
回路ＰＳＥＬをそれぞれ備える。つまり、各実施例の大
規模集積回路装置は、搭載されるモジュールの数，種別
及び接続形態に関係なく、前記図１の実施例と同様な効
果を有する訳であり、これによってその設計工数及び試
験工数を削減し、その低コスト化を推進できるものとさ
れる。
【００２７】以上の実施例に示されるように、この発明
をアナログモジュール及びディジタルモジュールを混載
する大規模集積回路装置等の半導体装置に適用すること
で、次のような作用効果が得られる。すなわち、 （１）大規模集積回路装置等に搭載されるアナログモジ
ュールに、テストポイント選択信号を受けるデコーダ
と、共通試験ノードと各テストポイントとの間にそれぞ
れ設けられ上記デコーダの対応する出力信号に従って選
択的にオン状態とされる複数の相補ゲートとを含むテス
トポイント選択回路を設け、共通試験ノードとその内部
の指定されたテストポイントとを選択的に接続するため
のテストポイント選択機能を持たせることで、アナログ
モジュールの回路試験のための試験ノードを共通化する
ことができるという効果が得られる。 （２）上記（１）項により、アナログモジュールの回路
試験に必要なテストパッド数を削減し、その配線数を削
減できるという効果が得られる。 （３）上記（１）項及び（２）項により、アナログモジ
ュール及びディジタルモジュールを混載する大規模集積
回路装置等の設計効率及び試験効率を高め、その低コス
ト化を推進することができるという効果が得られる。
をアナログモジュール及びディジタルモジュールを混載
する大規模集積回路装置等の半導体装置に適用すること
で、次のような作用効果が得られる。すなわち、 （１）大規模集積回路装置等に搭載されるアナログモジ
ュールに、テストポイント選択信号を受けるデコーダ
と、共通試験ノードと各テストポイントとの間にそれぞ
れ設けられ上記デコーダの対応する出力信号に従って選
択的にオン状態とされる複数の相補ゲートとを含むテス
トポイント選択回路を設け、共通試験ノードとその内部
の指定されたテストポイントとを選択的に接続するため
のテストポイント選択機能を持たせることで、アナログ
モジュールの回路試験のための試験ノードを共通化する
ことができるという効果が得られる。 （２）上記（１）項により、アナログモジュールの回路
試験に必要なテストパッド数を削減し、その配線数を削
減できるという効果が得られる。 （３）上記（１）項及び（２）項により、アナログモジ
ュール及びディジタルモジュールを混載する大規模集積
回路装置等の設計効率及び試験効率を高め、その低コス
ト化を推進することができるという効果が得られる。
【００２８】（４）上記（１）項ないし（３）項によ
り、試験ノードを外部端子とすることができるため、パ
ッケージ封入後における大規模集積回路装置等の機能試
験を容易に実現することができるという効果が得られ
る。 （５）上記（１）項ないし（３）項により、テストポイ
ント選択回路の構成及び入出力条件等を標準化すること
ができるという効果が得られる。 （６）上記（５）項により、アナログモジュール及びデ
ィジタルモジュールを混載する大規模集積回路装置等の
回路試験に関する条件を標準化し、その回路設計及び配
線設計を自動化することができるという効果が得られ
る。 （７）上記（５）項により、コントロールボードを汎用
化し、各種の大規模集積回路装置で共有することができ
るという効果が得られる。 （８）上記（４）項ないし（７）項により、アナログモ
ジュール及びディジタルモジュールを混載する大規模集
積回路装置等の設計工数及び試験工数を削減し、さらな
る低コスト化を図ることができるという効果が得られ
る。
り、試験ノードを外部端子とすることができるため、パ
ッケージ封入後における大規模集積回路装置等の機能試
験を容易に実現することができるという効果が得られ
る。 （５）上記（１）項ないし（３）項により、テストポイ
ント選択回路の構成及び入出力条件等を標準化すること
ができるという効果が得られる。 （６）上記（５）項により、アナログモジュール及びデ
ィジタルモジュールを混載する大規模集積回路装置等の
回路試験に関する条件を標準化し、その回路設計及び配
線設計を自動化することができるという効果が得られ
る。 （７）上記（５）項により、コントロールボードを汎用
化し、各種の大規模集積回路装置で共有することができ
るという効果が得られる。 （８）上記（４）項ないし（７）項により、アナログモ
ジュール及びディジタルモジュールを混載する大規模集
積回路装置等の設計工数及び試験工数を削減し、さらな
る低コスト化を図ることができるという効果が得られ
る。
【００２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１ならびに図４ないし図６において、大規模集積
回路装置は、複数の試験信号入力端子Ｔｉｎ及び試験信
号出力端子Ｔｏｕｔを備えることができるし、各モジュ
ールに対する入力信号線及び出力信号線の数も任意に設
定できる。また、大規模集積回路装置は、ＣＢＩＣ方式
を採ることを必須条件とはしないし、ＭＯＳＦＥＴ以外
の回路素子により構成することもできる。大規模集積回
路装置及び試験装置間の接続は、テストパッドからプロ
ーバを介して行ってもよいし、ディジタルモジュールの
回路試験は、スキャンパス方式によってもよい。図２に
おいて、アナログモジュールＡＭ２は、任意数のアナロ
グ機能ユニットを備えることができる。また、各機能ユ
ニットに対する入力信号線及び出力信号線の数は任意に
設定できるし、テストポイントの位置や設置数も任意に
設定できる。図３において、相補ゲートＧ１〜ＧＡは、
Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴのみにより
構成できるし、他のスイッチ手段に置き換えることもで
きる。さらに、大規模集積回路装置，アナログモジュー
ル及びテストポイント選択回路の具体的な構成や選択信
号の組み合わせならびにその論理レベル等は、種々の実
施形態を採りうる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１ならびに図４ないし図６において、大規模集積
回路装置は、複数の試験信号入力端子Ｔｉｎ及び試験信
号出力端子Ｔｏｕｔを備えることができるし、各モジュ
ールに対する入力信号線及び出力信号線の数も任意に設
定できる。また、大規模集積回路装置は、ＣＢＩＣ方式
を採ることを必須条件とはしないし、ＭＯＳＦＥＴ以外
の回路素子により構成することもできる。大規模集積回
路装置及び試験装置間の接続は、テストパッドからプロ
ーバを介して行ってもよいし、ディジタルモジュールの
回路試験は、スキャンパス方式によってもよい。図２に
おいて、アナログモジュールＡＭ２は、任意数のアナロ
グ機能ユニットを備えることができる。また、各機能ユ
ニットに対する入力信号線及び出力信号線の数は任意に
設定できるし、テストポイントの位置や設置数も任意に
設定できる。図３において、相補ゲートＧ１〜ＧＡは、
Ｐチャンネル又はＮチャンネルＭＯＳＦＥＴのみにより
構成できるし、他のスイッチ手段に置き換えることもで
きる。さらに、大規模集積回路装置，アナログモジュー
ル及びテストポイント選択回路の具体的な構成や選択信
号の組み合わせならびにその論理レベル等は、種々の実
施形態を採りうる。
【００３０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＣＢ
ＩＣ方式を採る大規模集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、アナ
ログモジュール又はディジタルモジュールを搭載する大
規模集積回路装置に広く適用できる。
てなされた発明をその背景となった利用分野であるＣＢ
ＩＣ方式を採る大規模集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、アナ
ログモジュール又はディジタルモジュールを搭載する大
規模集積回路装置に広く適用できる。
【００３１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、大規模集積回路装置等に搭
載されるアナログモジュールに、テストポイント選択信
号を受けるデコーダと、共通試験ノードと各テストポイ
ントとの間にそれぞれ設けられ上記デコーダの対応する
出力信号に従って選択的にオン状態とされる複数の相補
ゲートとを含むテストポイント選択回路を設け、共通試
験ノードとその内部の指定されたテストポイントとを選
択的に接続するためのテストポイント選択機能を持たせ
ることで、試験ノードを共通化してアナログモジュール
の回路試験に必要なテストパッド数を削減し、その配線
数を削減することができる。この結果、アナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置等の設計効率及び試験効率を高め、その低コスト
化を推進することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、大規模集積回路装置等に搭
載されるアナログモジュールに、テストポイント選択信
号を受けるデコーダと、共通試験ノードと各テストポイ
ントとの間にそれぞれ設けられ上記デコーダの対応する
出力信号に従って選択的にオン状態とされる複数の相補
ゲートとを含むテストポイント選択回路を設け、共通試
験ノードとその内部の指定されたテストポイントとを選
択的に接続するためのテストポイント選択機能を持たせ
ることで、試験ノードを共通化してアナログモジュール
の回路試験に必要なテストパッド数を削減し、その配線
数を削減することができる。この結果、アナログモジュ
ール及びディジタルモジュールを混載する大規模集積回
路装置等の設計効率及び試験効率を高め、その低コスト
化を推進することができる。
【図１】この発明が適用された大規模集積回路装置の第
１の実施例を示すブロック図である。
１の実施例を示すブロック図である。
【図２】図１の大規模集積回路装置に含まれるアナログ
モジュールの一実施例を示すブロック図である。
モジュールの一実施例を示すブロック図である。
【図３】図２のアナログモジュールに含まれるテストポ
イント選択回路の一実施例を示す回路図である。
イント選択回路の一実施例を示す回路図である。
【図４】この発明が適用された大規模集積回路装置の第
２の実施例を示すブロック図である。
２の実施例を示すブロック図である。
【図５】この発明が適用された大規模集積回路装置の第
３の実施例を示すブロック図である。
３の実施例を示すブロック図である。
【図６】この発明が適用された大規模集積回路装置の第
４の実施例を示すブロック図である。
４の実施例を示すブロック図である。
ＬＳＩ・・・大規模集積回路装置、ＣＢ・・・・コント
ロールボード、ＡＭ１〜ＡＭ４・・・アナログモジュー
ル、ＤＭ１〜ＤＭ２・・・ディジタルモジュール、ＭＳ
ＥＬ・・・モジュール選択回路。 ＡＦＵ１〜ＡＦＵ３・・・アナログ機能ユニット、Ｐ１
〜Ｐ５・・・テストポイント、ＰＳＥＬ・・・テストポ
イント選択回路。 ＤＥＣ１〜ＤＥＣ２・・・デコーダ、Ｇ１〜ＧＡ・・・
相補ゲート。
ロールボード、ＡＭ１〜ＡＭ４・・・アナログモジュー
ル、ＤＭ１〜ＤＭ２・・・ディジタルモジュール、ＭＳ
ＥＬ・・・モジュール選択回路。 ＡＦＵ１〜ＡＦＵ３・・・アナログ機能ユニット、Ｐ１
〜Ｐ５・・・テストポイント、ＰＳＥＬ・・・テストポ
イント選択回路。 ＤＥＣ１〜ＤＥＣ２・・・デコーダ、Ｇ１〜ＧＡ・・・
相補ゲート。
Claims (3)
- 【請求項１】 所定の接続手段を介して外部の試験装置
に接続される共通試験ノードと、所定のテストポイント
選択信号に従ってその内部の指定されたテストポイント
を選択的に上記共通試験ノードに接続するテストポイン
ト選択回路を含むモジュールとを具備することを特徴と
する半導体装置。 - 【請求項２】 上記モジュールは、アナログモジュール
又はディジタルモジュールであり、上記半導体装置は、
所定のモジュール選択信号に従って選択的に指定される
複数のアナログモジュール又はディジタルモジュールを
具備する大規模集積回路装置であることを特徴とする請
求項１の半導体装置。 - 【請求項３】 上記共通試験ノードは、試験信号が入力
又は出力される試験信号入力端子及び試験信号出力端子
を含むものであって、上記テストポイント選択回路は、
上記テストポイント選択信号を受けるデコーダと、上記
試験信号入力端子又は試験信号出力端子とテストポイン
トとの間にそれぞれ設けられ上記デコーダの対応する出
力信号に従って選択的にオン状態とされる相補ゲートと
を含むものであることを特徴とする請求項１又は請求項
２の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296073A JPH07128406A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296073A JPH07128406A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07128406A true JPH07128406A (ja) | 1995-05-19 |
Family
ID=17828769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296073A Pending JPH07128406A (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07128406A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958076A (en) * | 1996-10-29 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US6094736A (en) * | 1997-11-20 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| EP1091405A2 (de) * | 1999-09-28 | 2001-04-11 | Infineon Technologies AG | Anordnung zur Verringerung der Anzahl der Messpads auf einem Halbleiterchip |
-
1993
- 1993-11-01 JP JP5296073A patent/JPH07128406A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5958076A (en) * | 1996-10-29 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| US6094736A (en) * | 1997-11-20 | 2000-07-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| EP1091405A2 (de) * | 1999-09-28 | 2001-04-11 | Infineon Technologies AG | Anordnung zur Verringerung der Anzahl der Messpads auf einem Halbleiterchip |
| EP1091405A3 (de) * | 1999-09-28 | 2006-03-15 | Infineon Technologies AG | Anordnung zur Verringerung der Anzahl der Messpads auf einem Halbleiterchip |
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