JPH0877070A - キャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】製品検査に要する時間を短縮する。 【構成】各々がバリッドビットのメモリセルを含む複数
組の不揮発性メモリセルＭＣと、アドレス信号に応じて
１組の不揮発性メモリセルＭＣを選択する選択部３１，
３２と、選択された不揮発性メモリセルＭＣに対してデ
ータの書込みおよび読出しを選択的に行なう書込／読出
回路３６，３７と、初期化モードにおいて複数組の不揮
発性メモリセルＭＣに含まれるすべてのバリッドビット
のメモリセルＭＣを一括して選択しこれらバリッドビッ
トのメモリセルＭＣの各々に書換えを許可するバリッド
ビットデータを書込むよう書込／読出回路３６，３７を
制御する初期化回路２５，５７，５６，５８，５９とを
設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は各アドレス毎に書換属性
データが付加されるキャッシュメモリ関する。

【０００２】

【従来の技術】最近のコンピュータシステムはキャッシ
ュメモリを用いて処理速度の向上を図っている。このキ
ャッシュメモリはメインメモリよりもアクセス時間の短
いＳＲＡＭのような不揮発性メモリであり、例えばＣＰ
Ｕと共に同一半導体チップ上に形成される。ＣＰＵは所
定数毎に処理命令をメインメモリからキャッシュメモリ
に一括転送し、このキャッシュメモリから処理命令を順
次フェッチし実行する。処理命令の一括転送は極めて高
速であり、処理命令をメインメモリから直接フェッチす
る場合よりも全処理時間に占める命令フェッチ時間の割
合を低減できる。

【０００３】一般的なキャッシュメモリでは、各アドレ
ス毎に設けられる所定数のメモリセルうちの一つがこの
アドレスの書換属性を表すバリッドビットを構成する。
このバリッドビットは例えばデータ”０”により書換え
を許可し、データ”１”により書換えを禁止する。ＣＰ
Ｕは書込アドレスにおいてバリッドビットが書換えを許
可するデータを保持することを確認してこのバリッドビ
ットを除いた残りのメモリセルにデータを書込む。

【０００４】ところで、上述した半導体チップの製品検
査では、ＣＰＵが外部テスト装置の制御によりキャッシ
ュメモリに様々なデータパターンを設定し、書込データ
と読出データと比較を繰り返すことによりキャッシュ機
能が正常であるかどうかを調べる。全メモリセルに対す
る書込みがデータパターンに対応して行われると、バリ
ッドビット内容が”０”から”１”に変更されることが
ある。この場合、次のデータパターンの設定ができない
ため、外部テスト装置はこの設定に先だって全バリッド
ビットを初期状態に戻すキャッシュフラッシュをＣＰＵ
に行わせる。

【０００５】

【発明が解決しようとする課題】しかしながら、ＣＰＵ
はこのキャッシュフラッシュにおいてキャッシュメモリ
の全アドレスを順次指定し、指定アドレスのバリッドビ
ットにデータ”０”を書込むという比較的時間を要する
処理を行なううえ、これをデータパターン数分繰り返す
ことから、極めて長い時間をキャッシュフラッシュのた
めに費やす。従って、大量生産される半導体チップの製
品検査を効率的に行うために高価な外部テスト装置を何
台も用意しなくてはならない。また、外部テスト装置は
ＣＰＵにキャッシュフラッシュを行わせるために複雑な
制御シーケンスを必要とする。

【０００６】本発明の目的は製品検査に要する時間を短
縮できるキャッシュメモリを提供することにある。

【０００７】

【課題を解決するための手段】本発明によれば、各々が
書換属性データ用メモリセルを含む複数組の不揮発性メ
モリセルと、アドレス信号に応じて１組の不揮発性メモ
リセルを選択する選択回路と、選択された不揮発性メモ
リセルに対してデータの書込みおよび読出しを選択的に
行なう書込／読出回路と、初期化モードにおいて複数組
の不揮発性メモリセルに含まれるすべての書換属性デー
タ用メモリセルを一括して選択しこれら書換属性データ
用メモリセルの各々に書換えを許可する属性データを書
込むよう書込／読出回路を制御する初期化回路とを備え
るキャッシュメモリが提供される。

【０００８】

【作用】このキャッシュメモリでは、初期化回路が初期
化モードにおいて複数組の不揮発性メモリセルに含まれ
るすべての書換属性データ用メモリセルを一括して選択
しこれら書換属性データ用メモリセルの各々に書換を許
可する属性データを書込むよう書込／読出回路を制御す
る。従って、書換属性データ用メモリセルの内容が製品
検査で行われるデータパターンの設定によって変化して
も、初期化モードを指定することによりこれを初期状態
に戻すことができる。このとき、全書換属性データ用メ
モリセルは一括して選択されることから、これら書換属
性データ用メモリセルを初期状態に戻すために要する時
間を短縮できるうえ、アドレス信号を変化させて書換属
性データ用メモリセルを順次選択する場合よりも製品検
査のための制御シーケンスを単純化できる。

【０００９】

【実施例】以下、図面を参照して本発明の一実施例に係
る半導体チップを説明する。

【００１０】図２はこの半導体チップの回路構造を概略
的に示す。この半導体チップはＣＰＵ１０およびキャッ
シュメモリ２０を内蔵する。ＣＰＵ１０は制御バス、ア
ドレスバス、およびデータバスによりキャッシュメモリ
２０に接続され、所定数毎に処理命令を外部接続される
メインメモリからキャッシュメモリ２０に一括転送し、
このキャッシュメモリ２０から処理命令を順次フェッチ
し実行する。キャッシュメモリ２０は複数のスタティッ
クメモリセルがマトリクス状に配列された不揮発性メモ
リであり、所定数のメモリセル毎にアドレスが割り当て
られる。各アドレスにおいて、所定数のメモリセルは処
理命令等のデータを格納する複数のデータビット、この
アドレスのインデックスを表す複数のタグビット、およ
びこのアドレスの書換属性を表すバリッドビットを構成
する。このバリッドビットはデータ”０”および”１”
のうちの所定の一方により書換えを許可し、他方により
書換えを禁止する。ＣＰＵ１０は書込アドレスにおいて
バリッドビットが書換えを許可するデータを保持するこ
とを確認してこのバリッドビットを除いた残りのメモリ
セルにデータを書込む。このため、ＣＰＵ１０はさらに
タグバリッドラインを介してキャッシュメモリ２０に接
続される。

【００１１】この半導体チップは製品検査時に制御バス
端子、アドレスバス端子、およびデータバス端子を介し
て外部テスト装置に接続される。ＣＰＵ１０はこの外部
テスト装置の制御によりキャッシュメモリ２０に様々な
データパターンを設定し、書込データと読出データとの
比較を繰り返すことによりキャッシュ機能が正常である
かどうかを調べる。この半導体チップはフラッシュ信号
ＳＩおよびバリッドビットデータＤＩの入力端子を上述
のバス端子に加えて有する。フラッシュ信号ＳＩおよび
バリッドビットデータＤＩは各データパターンの設定に
先だって外部テスト装置から供給され、キャッシュメモ
リ２０内の全バリッドビットを書換許可の属性を表す初
期状態に戻すために用いられる。バリッドビットデータ
ＤＩの入力端子はバッファ回路２５を介してキャッシュ
メモリ２０に接続され、フラッシュ信号ＳＩの入力端子
はキャッシュメモリ２０に接続されると共にバッファ回
路２５に接続される。バッファ回路２５はフラッシュ信
号ＳＩが入力されたときにバリッドビットデータＤＩを
キャッシュメモリ２０に供給する。

【００１２】図３はキャッシュメモリ２０の回路構造を
さらに詳しく示す。キャッシュメモリ２０はアドレスレ
ジスタ３０、行選択部３１、列選択部３２、メモリセル
アレイ３３、列ゲート回路３４、センスアンプ回路３
５、リード／ライト制御部３６、および入出力バッファ
３７を有する。アドレスレジスタ３０はＣＰＵ１０から
アドレスバスを介して供給されるアドレス信号を一時的
に格納する。このアドレス信号の上位所定ビットは行ア
ドレス信号Ｘとして行選択部３１に供給され、下位２ビ
ットは列アドレス信号Ｙとして列選択部３２に供給され
る。メモリセルアレイ３３は行選択部３１はこの行アド
レス信号Ｘに対応してメモリセルアレイ３３の行を選択
し、列選択部３２はメモリセルアレイ３３の列を選択す
る。列ゲート回路３４は列選択部３２によって選択され
た列についてデータ転送を行なう。センスアンプ回路３
５は転送データの信号レベルを増幅する。入出力バッフ
ァ３７は書込時にデータバスおよびタグバリッドライン
からのデータ信号をセンスアンプ回路３５側に供給する
と共に読出時にセンスアンプ回路３５からデータ信号を
データバスおよびタグバリッドライン側に供給する。リ
ード／ライト制御部３６はＣＰＵ１０から制御バスを介
して供給される書込制御信号、読出制御信号、その他の
制御信号に基づいて書込みおよび読出しタイミングを決
定し、このタイミングで入出力バッファ３７を制御す
る。このキャッシュメモリ２０では、フラッシュ信号Ｓ
Ｉがメモリセルアレイ３３および列選択部３２に供給さ
れ、バリッドビットデータＤＩが入出力バッファ３７に
供給される。

【００１３】図１はメモリセルアレイ３３およびその周
辺部の構成をより詳しく示す。メモリセルアレイ３３で
は、複数のスタティックメモリセルＭＣが半導体チップ
上において図１に示すように配置される。図１におい
て、ＤＢはデータビットを構成するメモリセルＭＣの領
域を表し、ＴＢはタグビットを構成するメモリセルＭＣ
の領域を表し、ＶＢはバリッドビットを構成するメモリ
セルＭＣの領域を表す。複数のワード線Ｗ１−Ｗｎはこ
れらメモリセルＭＣの行に沿って配置され、複数のビッ
ト線対ＢＰ１−ＢＰｍがれらメモリセルの列に沿って配
置される。ビット線対ＢＰ１−ＢＰｍの各々は対応列の
メモリセルＭＣの両側に設けられる第１および第２ビッ
ト線Ｂ０およびＢ１で構成される。各メモリセルＭＣは
ワード線Ｗ１−Ｗｎのうちの一つおよびビット線対ＢＰ
１−ＢＰｍのうちの一つに接続される。列ゲート回路３
４は各々対応ビット線対に挿入される複数組の第１およ
び第２転送ゲートＧ０およびＧ１を有し、センスアンプ
回路３５は各々４列分のビット線対に接続される複数の
センスアンプ５５を有する。各組の第１および第２転送
ゲートＧ０およびＧ１は対応ビット線対についてデータ
転送を選択的に許可する。データ転送が許可されたビッ
ト線対の電位差は対応センスアンプ５５により転送デー
タとして検出され増幅される。

【００１４】行選択部３１は行アドレス信号Ｘの全ビッ
トを反転して反転行アドレス信号Ｘ０を発生するインバ
ータ回路５３と、行アドレス信号Ｘをデコードしてワー
ド線Ｗ０−Ｗｎのうちの１本を駆動する行デコーダ５２
を有する。行デコーダ５２は出力端がワード線Ｗ０−Ｗ
ｎにそれぞれ接続された複数のＡＮＤゲート回路で構成
される。各ＡＮＤゲート回路は行アドレス信号Ｘのビッ
ト数に等しい数の入力端を有し、これら入力端の各々は
行アドレス信号Ｘの対応ビットおよび反転行アドレス信
号Ｘ０の対応ビットのいずれか一方に接続される。

【００１５】列選択部３１は列アドレス信号Ｙの全ビッ
トを反転して反転列アドレス信号Ｙ０を発生するインバ
ータ回路５３と、列アドレス信号Ｙをデコードして列選
択線Ｃ０−Ｃ３のうちの１本を駆動する列デコーダ５４
とを有する。列デコーダ５４は出力端が列選択線Ｃ０−
Ｃ３にそれぞれ接続された４個のＡＮＤゲート回路で構
成される。各ＡＮＤゲート回路は列アドレス信号Ｙのビ
ット数に等しい数の入力端を有し、これら入力端の各々
は列アドレス信号Ｙの対応ビットおよび反転列アドレス
信号Ｙ０の対応ビットのいずれか一方に接続される。列
選択線Ｃ０はビット線対ＢＰ4k+1 (k=0,1,2,3...) に挿
入された転送ゲートＧ０およびＧ１の制御端子に接続さ
れ、列選択線Ｃ１はビット線対ＢＰ4k+2 (k=0,1,2,
3...) に挿入された転送ゲートＧ０およびＧ１の制御端
子に接続され、列選択線Ｃ２はビット線対ＢＰ4k+3 (k=
0,1,2,3...) に挿入された転送ゲートＧ０およびＧ１の
制御端子に接続され、列選択線Ｃ１はビット線対ＢＰ4k
+4 (k=0,1,2,3...) に挿入された転送ゲートＧ０および
Ｇ１の制御端子に接続される。

【００１６】さらにこのキャッシュメモリ２０におい
て、メモリセルアレイ３３はバリッドビットを構成する
メモリセルＭＣの前段においてワード線Ｗ０−Ｗｎにそ
れぞれ挿入されフラッシュ信号ＳＩにより制御されるｎ
個のＯＲゲート回路５８を有する。フラッシュ信号ＳＩ
が入力される間、これらＯＲゲート回路５８はバリッド
ビットを構成するメモリセルＭＣのすべてに駆動信号を
供給する。列選択部３２はフラッシュ信号ＳＩを反転す
るインバータ回路５７および列選択線Ｃ０−Ｃ３にそれ
ぞれ挿入されインバータ回路５７によって制御される４
個のＡＮＤゲート回路５６を有する。フラッシュ信号Ｓ
Ｉが入力される間、これらＡＮＤゲート回路５６は列デ
コーダ５４からの駆動信号を全てキャンセルする。列選
択部３２はバリッドビット用の転送ゲートＧ０およびＧ
１の前段において列選択線Ｃ０−Ｃ３にそれぞれ挿入さ
れフラッシュ信号ＳＩにより制御される４個のＯＲゲー
ト回路５９をさらに有する。フラッシュ信号ＳＩが入力
される間、これらＯＲゲート回路５９はバリッドビット
用の転送ゲートＧ０およびＧ１のすべてに駆動信号を供
給する。

【００１７】次にキャッシュフラッシュ動作について説
明する。キャッシュフラッシュ信号ＳＩが書換許可の属
性を表すバリッドビットデータＤＩと共に外部テスト装
置から半導体チップに供給されると、バッファ回路２５
がキャッシュフラッシュ信号ＳＩの制御によりバリッド
ビットデータＤＩをキャッシュメモリ２０に供給され
る。このバリッドビットデータＤＩはキャッシュメモリ
２０において入出力バッファ３７に供給される。他方、
キャッシュフラッシュ信号ＳＩはキャッシュメモリ２０
においてＯＲゲート回路５８および５９の全てに供給さ
れると共に、インバータ回路５７を介してＡＮＤゲート
回路５６の全てに供給される。これらＯＲゲート回路５
８はそれぞれワード線Ｗ０−Ｗｎを介してバリッドビッ
トのメモリセルＭＣを全て駆動し、これらＯＲゲート回
路５９は列選択線Ｃ０−Ｃ３を介してバリッドビット用
の転送ゲートＧ０およびＧ１の全てを駆動する。このと
き、入出力バッファ３７はバリッドビットデータＤＩを
バリッドビット用のビット線対のすべてに供給するよう
制御される。従って、バリッドビットデータＤＩはバリ
ッドビット用の転送ゲートＧ０およびＧ１を介してバリ
ッドビットのメモリセルＭＣに供給され、これらメモリ
セルに書き込まれる。他方、ＡＮＤゲート回路５６はそ
れぞれバリッドビット用以外のビット線対に接続された
転送ゲートＧ０およびＧ１を全てオフし、バリッドビッ
ト以外のメモリセルＭＣに不要な書き込みが行われるこ
とを阻止する。

【００１８】上述した実施例では、バッファ回路２５、
インバータ回路５７、ＡＮＤゲート回路５６、およびＯ
Ｒゲート回路５８および５９が初期化回路を構成し、こ
の初期化回路がキャッシュフラッシュ信号ＳＩが供給さ
れる初期化モードにおいてバリッドビットのメモリセル
ＭＣのすべてを一括して選択しこれらバリッドビットの
メモリセルＭＣの各々に書換を許可する属性データとし
てバリッドビットデータＤＩを書込むよう入出力バッフ
ァを制御する。従って、バリッドビットのメモリセルＭ
Ｃ内容が製品検査で行われるデータパターンの設定によ
って変化しても、初期化モードを指定することによりこ
れを初期状態に戻すことができる。このとき、全バリッ
ドビットのメモリセルＭＣは一括して選択されることか
ら、これらバリッドビットのメモリセルＭＣを初期状態
に戻すために要する時間を短縮できるうえ、アドレス信
号を変化させてバリッドビットのメモリセルを順次選択
する場合よりも製品検査のための制御シーケンスを単純
化できる。

【００１９】また、ＯＲゲート回路５８がそれぞれワー
ド線Ｗ０−Ｗｎに挿入され、ＯＲゲート回路５８が列選
択線にそれぞれ挿入されることから、大幅な構成変更を
必要とせずに初期化モードにおいてバリッドビットのメ
モリセルＭＣを一括して選択することが可能となる。さ
らにキャッシュメモリ２０はＣＰＵ１０から独立した半
導体チップ上に形成されてもよいが、上述の実施例のよ
うにＣＰＵ１０と同一半導体チップ上に形成された場合
のほうがより高速なアクセスが可能となる。

【００２０】尚、本発明は上述の実施例に限定されず、
その要旨を逸脱しない範囲において様々に変更すること
ができる。

【００２１】

【発明の効果】本発明によれば、より短い時間で製品検
査を完了することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体チップに組み込
まれたメモリセルアレイおよびその周辺回路を示す図で
ある。

【図２】この一実施例に係る半導体チップの回路構造を
概略的に示す図である。

【図３】図２に示すキャッシュメモリの回路構造をさら
に詳しく示す図である。

【符号の説明】 １０…ＣＰＵ、２０…キャッシュメモリ、２５…バッフ
ァ回路、３３…メモリセルアレイ、５６…ＡＮＤゲート
回路、５７…インバータ回路、５８，５９…ＯＲゲート
回路、ＭＣ…メモリセル、ＶＢ…バリッドビットのメモ
リセル領域、Ｇ０，Ｇ１…転送ゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各々が書換属性データ用メモリセルを含
   む複数組の不揮発性メモリセルと、アドレス信号に応じ
   て１組の不揮発性メモリセルを選択する選択手段と、選
   択された不揮発性メモリセルに対してデータの書込みお
   よび読出しを選択的に行なう書込／読出手段と、初期化
   モードにおいて前記複数組の不揮発性メモリセルに含ま
   れるすべての書換属性データ用メモリセルを一括して選
   択しこれら書換属性データ用メモリセルの各々に書換え
   を許可する属性データを書込むよう前記書込／読出手段
   を制御する初期化手段とを備えることを特徴とするキャ
   ッシュメモリ。