JPS63165974A

JPS63165974A - 画像処理装置

Info

Publication number: JPS63165974A
Application number: JP31340186A
Authority: JP
Inventors: Narimitsu Yamaoka; 成光山岡; Kazuyuki Ito; 一之伊藤; Kenji Iwamoto; 賢治岩本
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1986-12-27
Filing date: 1986-12-27
Publication date: 1988-07-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、ＣｒｔＴ表示装置等に画像を表示する際に
用いて好適な画像処理装置に関する。

「従来の技術」近年、ＶＲＡＭ（ビデオラム）内に記憶された画像デー
タを、ＣＰＵ（中央処理装置）の制御の下にＣＲＴ表示
装置に表示する画像処理装置が種々開発され、効果を上
げている。

ここで、第７図は、一般的な画像表示システムの構成を
示すブロック図であり、図においてＩは、ＣＰＵ２の制
御の下にＣＲＴ表示装置３に画像表示を行う画像処理装
置である。４はＶＲＡＭであり、画像表示用のドブトデ
ータおよびキャラクタコードが記憶される。５はキャラ
クタ表示を行う場合に用いられるキャラクタジェネレー
タであり、ＶｒＺＡＭＡ内のキャラクタコードによって
指定されたキャラクタパターンが読出されるようになっ
ている。７はＣＰＵ２で用いられるプログラムが記憶さ
れるＲＯＭである。

「発明が解決しようとする問題点」ところで、画像処理装置ｌにおいては、ＶＲＡＭ４内で
画像データの一部を他のエリアにブロック転送する必要
が生じる場合がある。例えば、表示面上の画像の位置を
移動する場合、非表示エリアに記憶されている画像デー
タを表示エリアに表示する場合、あるいは、表示エリア
内の画像を非表示エリアに転送する場合などである。

このようなブロック転送に際して、ソースエリアもしく
はデスティネーションエリアの一方の境界がワードの境
界に一致していない場合、あるいは各エリアの双方の境
界がワードの境界に一致していない場合がある。例えば
、第８図は双方のエリアの境界がワード境界に一致して
いない場合を示しており、この図において実線で区分け
した部分が各々ワードを示している。そして、斜線を付
した部分Ｓがソースエリア、部分りがデスティネーショ
ンエリアを示しており、この図に示すようにソースエリ
アＳの境界もデスティネーションエリアＤの境界も、と
もにワードの境界に一致しておらず、ワード途中に位置
している。

上述したように、ソースおよびデスティネーションのい
ずれか一方もしくは双方の境界がワードの境界に一致し
ていない場合においては、データの転送処理が極めて繁
雑となった。この転送処理が繁雑となる理由は、ＶＲＡ
Ｍ４を構成するメモリがワード単位でしかデータのアク
セスができないからであり、上述のように各エリアの境
界が位置しているワードにおいて、ピットバウンダリの
転送を行う必要があるからである。すなわち、読出デー
タおよび書込データに対するマスク処理等が必要になり
、ＣＰＵ２の処理が著しく繁雑になる問題が生じた。な
お、この問題は、キャラクタモードの場合にあっても、
グラフィックモードの場合にあってら同様である。

したがって、従来の画像処理装置にあっては、ビットバ
ウンダリの転送を行う際に、プログラム上の負担が増大
するとともに、転送速度が遅くなってしまうという欠点
があった。

また、ピットバウンダリの転送を行う際に、ソースデー
タとデスティネーションデータとの間あるいは、これら
のデータと予め記憶したデータとの間において論理演算
を行い、この演算結果をデスティネーションエリアに書
き込むことができると、画像処理工種々の効果が得られ
る。しかしながら、従来はピットバウンダリの転送と論
理演算の双方を行い得る装置は開発されて−おらず、そ
の開発が望まれていた。

この発明は、上述した事情に鑑みてなされたもので、ソ
ースエリアもしくはデスティネーションエリアの境界が
ＶＲＡＭのワードの境界に一致していない場合であって
も、ＣＰＵの負担を増加さ仕ることなく、高速でブロッ
ク転送を行うことができる画像処理装置を提供すること
を目的としている。

また、第２の発明においては、上記目的に加えて、転送
データについて種々の論理演算を行い得る画像処理装置
を提供することを目的としている。

「問題点を解決するための手段」第１の発明においては、上記問題点を解決するために、
メモリ内に記憶された画像データを中央処理装置の制御
の下に表示面に表示する画像処理装置において、ソース
エリアの１または連続する２ワードからデータを読出す
とともに、このデータに対し転送先のビット位置となる
ようなビット移動を行い、かつ、所定の連続するビット
を抽出して転送先のワード内に必要なデータが含まれた
ｌワードデータを作成する転送データ作成手段と、デス
ティネーションエリアの１ライン中の両端のワードにつ
いてビット毎にデータ転送の可否を制御するデータが書
き込まれる第１、第２のマスクデータ記憶手段と、前記
転送データ作成手段が作成したワードデータをデスティ
ネーションエリアに書き込む際に、１ライン中の両端の
ワードに対しては前記第１または第２のマスクデータ記
憶手段の内容に基づいてデータ転送のマスク処理を行う
データ転送マスク手段とを具備している。

また、第２の発明においては、上記構成に加えて、転送
データ作成手段が作成したワードデータ、転送先の１ワ
ード分のデータおよび予め記憶されているパターンデー
タとの間で論理演算を行う論理演算手段を具備している
。

「作用」転送データ作成手段によりソースエリアのワードのうち
転送に必要なビットのみが抽出され、また、データ転送
マスク手段により、デスティネーションエリアの境界が
ワードの途中に存在している場合であってら、ワードの
途中の任意のビットにデータ転送が行われる。

また、第２の発明においては、ピットバウンダリに転送
される各データについて、論理演算手段による演算が行
われるので、種々の画像処理が行える。

「実施例」以下、図面を参照してこの発明の実施例について説明す
る。

（実施例の構成）第１図はこの発明の一実施例の構成を示すブロック図で
ある。なお、この実施例においては、データのブロック
転送を行う部分以外の構成は従来の画像処理装置と同様
であるので、その説明を省略し、ブロック転送にかかわ
る部分のみを第１図に示す。また、この実施例は、ＣＰ
Ｕ等とともに画像処理システムを構成しており、このシ
ステムの構成は第７図に示す構成と同様となっている。

また、この実施例におけろＶ　ＲＡ　Ｍ　４の１ワード
は８ビツトで構成されている。

第１°図１こおいて、１０．ＩＩ、１２は、各々８ビツ
トのレジスタであり、レジスタ１０，１１にはＶＲＡＭ
４（第７図参照）から続出されたデスティネーションデ
ータＤＤ　（８ビツト）およびソースデータＳＤ　（８
ビツト）が各々書き込まれ、レジスタ１２にはＣＰＵ２
から供給されるデータが方き込まれるようになっている
。レジスタＩＩ。

１２に供給されたデータは、各々セレクタ１５の入力端
子Ａ、Ｈに供給され、このセレクタ！５によりいずれか
一方が選択されるようなっている。

そして、Ｖ　ｒ（Ａ　Ｍ　、ｉ内においてデータのブロ
ック転送を行う場合は、入力端Ａが選択されろようにな
っている。このセレクタ１５によって選択されたデータ
はローティター１６に供給され、ここで、ビット位置の
ローテインヨンが行われる。このローティター１６は、
３ビツトの制御データＲＣによって、ローティジョンを
行う際の移動ビット数が制御される。なお、ローティタ
ー１６の動作については、後に詳述する。

ローティター１６によってローティジョン処理が１〒わ
れたデータは、フェイズ・マスク・ロジック回路１８の
入力端に供給されるとともに、オールドデータ・ラッチ
レジスタ１７に供給される。

フェイズ・マスク・ロジック回路１８は、ローティター
１６とオールドデータ・ラッチレジスタ１７とから供給
される合計２バイトのデータのうち、連続する８ビツト
のデータを抽出して出力する回路である。この場合、ど
の８ビツトのデータを抽出するかは、制御データＰＭ（
８ビツト）によって決定されるようになっている。

次に、１２は論理演算回路であり、デスティネーション
データＤＤ、フェイズ・マスク・ロジック回路から供給
されるソースデータＳＤおよび所定の記憶エリアに記憶
されているバクーンデータＰＤに対し、種々の演算を行
って出力する回路である。ここで行われる演算は、以下
の通りである。

Ｑ＝に７１）ＳＤ＋ｋｌＰＳｆｉ＋に５ＰＳＤ＋に、ｒ
’ＬＤ＋ｋｓｆ’ＳＤ＋ｋｔｆ’ＳＤ＋に＋ＰＳＤ＋ｋ
ｏＰＳＤ・・・・・・（１）（ここで、Ｐ、Ｓ、Ｄ＋！各々上記ＦＤ、ＳＤ、ＤＤを
示し、−を付したものは反転値を示す）上記（１）式に
おける各項の係数に０〜に、は、論理演算回路１２に供
給される制御データＲＯＰＣの各ビットの値に対応して
おり、各ビットの値を適宜選ぶことにより、ＦＤ、ＳＤ
、ＤＤ間におけるすべての演算を行うことができるよう
になっている。

次に、１３はマスクロジック回路であり、レジスタＩＯ
から供給されるデスティネーションデータＤＤと論理演
算回路１２から供給されるデータの対応するビットのう
ちどちらかのデータを選択して出力する回路であり、い
ずれのデータを選択するかは、マスク制御回路２０によ
って制御される。また、マスクロジック回路！３の出力
データはＶＲＡＭ４に古き込まれるようになっている。

このマスクロジック回路１３の構成は、以下の通りであ
る。

八Ｎ　Ｏ＝　Ａ　Ｎ　７は、各々デスティネーションデ
ータＤＤの第θビット〜第７ビツトが一方の入力端に供
給されるアンドゲートであり、ＡＮＩＯ〜ＡＮ１７は、
各々論理演算回路１２の出力データの墳０ビ・１１〜箪
７ビ−ｒｋＭ一方の入力）当ｌ、−４仕埼されるアンド
ゲートである。アンドゲートＡＮＯ〜ＡＮ７の各他方の
入力端には、マスク制御回路２０の出力データＭ０〜Ｍ
、がインバータＩＮＶＯ〜ＩＮＶ７によって反転されて
供給され、また、アンドゲートＡＮｔＯ〜ＡＮ！７の各
他方の入力端には、データＭ０〜Ｍ７が直接に供給され
ている。

アントゲ−）ＡＮＯ〜ＡＮ７の出力信号はオアゲートＯ
ＲＯ〜ＯＲ７の一方の入力端に供給され、アンドゲート
ＡＮＩＯ−ＡＮ１７の出力信号はオアゲートＯＲＯ〜Ｏ
ｎ７の他方の入力端に供給される。オアゲート０ｒ（Ｏ
〜ＯＲ７の各出力信号は、ＶＲＡＭ４に供給されるよう
になっている。

次に、マスク制御回路２０について説明する。

２１は、転送するデータが含まれる１ライン中のワード
の数ｒＮＪが書き込まれる８ビツトのレジスタであり、
その出力データは、カウンタ２２のプリセット端子ＰＤ
およびコンパレータ２３の一方の入力端に供給される。

この場合、ｌライン中の転送データが１ワードに満たな
いときは、ｒＮＪ＝０．２ワードにまたがるときは「Ｎ
」＝裏、３ワードにまたがるときはｒＮＪ　＝２、・・
・・・・というように設定される。カウンタ２２は端子
Ｔに“Ｉ”信号が供給されている間において、クロック
端子ＣＫに供給されるパルスＤｅｓｔをダウンカウント
し、また、端子Ｌｌ：”Ｏ”信号が供給されろと、プリ
セット端子ＦＤに供給されたプリセットデータをロード
するようになっている。この場合、パルスＤｅｓ　ｔは
、デスティネーションエリアに対するリードモデファイ
ライトの制御信号であり、“０”のときリード動作、“
１”のときライト動作が行イつれるようになっている。

カウンタ２２のカウント出力は、コンパレータ２３の他
方の入力端に供給されるとともに、０検出回路２４の入
力端に供給される。コンパレータ２３は、両入力端に供
給されているデータが一致しているときに“ｌ”信号を
出力し、０検出回路２４はカウンタ２２のカウント出力
がｒＯＪとなるとこれを検出して“ｌ”信号を出力する
ようになっている。２５は、コンパレータ２３か“ｌ”
信号を出ツノすると“ｌ“信号、０検出回路２４が“ｌ
”信号を出力すると“０”信号を出力するロジック回路
であり、ロジック回路２５の出力信号は、セレクタ２７
のセレクト端子ＳＡに供給される。セレクタ２７は、セ
レクト端子ＳＡに“１”信号が供給されると入力端Ａを
選択し、“０”信号が供給されると入力端Ｂを選択する
。セレクタ２７の入力端Ａ、Ｂには、各々マスクレジス
タＭＡＳＫＯ１ＭＡＳＫＩの出力データが供給されるよ
うになっている。このマスクレジスタＭＡＳＫＯ１ＭＡ
ＳＫＩには、ＣＰＵ２から８ビツトのマスクデータが供
給される。このマスクレジスタＭ　Ａ　Ｓ　Ｋ　ＯｌＭ
ＡＳＫＩの機能については後述する。

次に、Ｎ０ＲＩは、一方の入力端がコンパレータ２３の
出力端に接続され、他方の入力端か０検出回路２４の出
力端に接続されているノアゲートであり、コンパレータ
２３および０検出回路２４の双方の出力信号が共に“０
“のとき、すなわち、カウンタ２２の最初のダウンカウ
ントｒＮ−Ｉ　ＪからｒｌＪまでの間において“■”信
号を出力する。このノアゲートＮＯＲｌの出力端は、オ
アゲ−）ＯＲＩＯ〜０Ｒ１７の各一方の入力端に接続さ
れ、オアゲート０ｎｌＯ〜０Ｒ１７の各他方の入力端は
、セレクタ２７の各ビットの出力端に接続されている。

このオアゲート０ＲＩＯ−ＯＲ１４の出力信号はアンド
ゲートＡＮ２０〜ＡＮ２７の各一方の入力端に供給され
、アンドゲートＡＮ２０〜ＡＮ２７の各他方の入力端に
は信号２ｅｒｏ　（後述）が供給されるようになってい
る。

（実施例の動作）次に、上述した構成によるこの実施例の動作について説
明する。なお、以下の説明においては、ＶＲＡＭ４のデ
ータの各ビットが表示面の１ドツトに対応するモード（
ビットマツプ方式）の場合を例にとって説明する。

（１）初期設定動作今、ソースエリアＳａおよびデスティネーションエリア
Ｄａｈ＜各々第２図に示すように設定されたとする。こ
の図に示すソースエリアＳａは、バイト８１〜Ｂ９にま
たかって設定され、その境界がバイトＢｌ、Ｂ４．Ｂ７
およびバイトＢ３．Ｂ６．８９の途中に位置している。

また、デスティネーションエリアＤａは、バイトＢ１１
−Ｂ１９にまたがって存在しており、その境界がバイト
Ｂ１１、Ｂ１４．Ｂ１７およびバイトＢ１３．Ｂ１６、
Ｂ１９の途中に存在している。

上述した設定状態においては、まず、ＣＰＵ２が１ライ
ン中の転送ワード長に対応する値「２」をレジスタ２１
に書き込み、さらに、マスクレジスタＭＡＳＫＯ，ＭＡ
ＳＫＩにマスクデータを書き込む。マスクデータは、デ
スティネーションエリアＤａにおいて、データが転送さ
れないビットを“０”、転送されるビットを“ｌ”とし
て設定されるデータであり、マスクレジスタＭＡＳＫＯ
にはデスティネーションエリアの各ラインの開始部分に
おけるマスクデータが書き込まれ、また、マスクレジス
タＭＡＳＫＩにはデスティネーションエリアの各ライン
の終了部分におけるマスクデータが書き込まれる。この
場合、マスクレジスタＭＡＳＫＯに書き込むマスクデー
タは、第２図から判るように（！１１１１１００）であ
る。これは、デスティネーションエリアＤａがバイトＢ
１１，１３＋４．Ｂ１７の第２ビツトから始まっており
、第０．第１ビツトには転送データを書き込まないから
である。また、マスクレジスタＭＡＳＫｌには、第２図
から判るように（０００００００１）なるマスクデータ
を書き込む。なお、第２図においては右側がＭＳＢ、左
側がＬＳＢとなっており、上記２進表示とは逆の並びに
なっているので注意されたい。

（２）転送動作上記初期設定動作が終了すると、次に、転送動作を行う
。

転送動作は、基本的に１バイト毎の転送であり、各バイ
ト毎に以下の動作を行う。すなわち、ソースエリアＳａ
内のデータ（１バイト）を読出し、次いでデスティネー
ションエリアＤａ内の書き込むべきバイトをアクセスし
、当該バイトに対しリードモデファイライトを行う。そ
して、このり−ドモデファイライトにおいて、データが
転送されないビットが有る場合には、マスクレジスタＭ
ＡＳＫＯまたはＭＡＳＫＩ内のデータによってこれを識
別し、転送されないビットに対してはデータ転送を行わ
ず、もとのデータを再度書き込むようにしている。以下
に転送動作について詳述する。

まず、第２図に示すソースエリアＳａ内のバイ１−Ｂｌ
をアクセスし、このバイトのデータＩＳＤ。

〜Ｉ　Ｓ　Ｄ　７をレジスタ１１に書き込む。このデー
タｌ５Ｄｏ〜Ｉ　Ｓ　Ｄ　７は、セレクタ１５を介して
ローティター１６に供給され、ここで、ビット位置のロ
ーテーション処理が行われる。

このローテーション処理は、転送すべきデータのソース
エリアＳａにおけるビット位置と、デスティネーション
エリアＤａにおけるビット位置が異なる場合に行われる
処理である。今、バイトＢｌにおいて転送すべきデータ
は、ｌ５Ｄ６．ＩｓＤ［ｌ、ＩｓＤヮであり、これらの
データはバイトＢ１１の第２．第３、第４ビツトに位置
さ仕なければならない訳であるから、ローテーション処
理が必要になる。この実施例におけるローテーション処
理は第３図（イ）に示すように反時計方向に行われるた
め、移動ビット数は３となる。同図（ロ）はローテーシ
ョン処理後のソースデータを示している。そして、この
ローティター１６における移動ビット数は、３ビツトの
制御データＲＣによって「０」〜「７」の移動数が指定
されるようになっている。制御データＲＣは、ＣＰＵ２
によって、転送先のビット位置に対応する値のものが与
えられるようになっている。

次に、ローティター１６においてローテーション処理が
施されたソースデータは、オールドデータ・ラッヂレノ
スタ１７に書き込まれるとともに、フェイズ・マスク・
ロジック回路１８に供給される。フェイズ・マスク・ロ
ジック回路１８は、オールドデータ・ラッチレジスタエ
フ内に記憶されている薄目のデータとローティター１６
から供給される新たなデータとの間において所定のフェ
イズ・マスク処理を行うが、この時点においては、今だ
新旧のデータか揃っていないため、この時のフェイズ・
マスク・ロジック回路Ｉ８の動作は意味がなく、したが
って、その説明を省略する。

次に、デスティネーションエリアＤａのあるノ（イトＢ
ｌｌをアクセスし、このバイトＢ’ｌｌに対しリードモ
デファイライトを行う。すなわち、バイトＢｌｌのデー
タを読出してレジスタ１０にロードし、このレジスタｌ
Ｏ内のデータをマスクロジック回路１３を介して、再び
バイトＢｌｌに書き込む。そして、この最初のリードモ
デファイライトにおいては、バイトＢｌｌに転送すべき
データ（第２図参照）が全部揃ってはいないので、続出
したデータをそのまま書き込む動作を行う。すなわち、
最初のリードモデファイライトにおいては、第１図に示
す信号Ｚｅｒｏ　（“０”信号）が出力され、これによ
り、アントゲ−）ＡＮ２０〜ＡＮ２７の出力信号がすべ
て“０“信号となり、アントゲ−）ＡＮＯ−ＡＮ７が開
状態、ＡＮＩＯ〜ＡＮ１７が閉状態となる。この結果、
論理演算回路１２の出力データは、アンドゲートＡＮＩ
Ｏ〜ＡＮ１７によって遮断され、デスティネーションデ
ータＤＤに同等影響を与えない。したがって、バイトＢ
１１内のデスティネーションデータＤＤは、アンドゲー
トＡＮＯ〜ＡＮ７およびオアゲートＯＲＯ〜ＯＲ７を順
次介して元のバイトＢｉｔにそのまま書き込まれる。

ここで、第４図に上記動作における回路各部の信号を示
す。第４図（イ）に示すクロック信号φ２は、回路各部
の同期をとっているクロック信号であり、このクロック
信号φ、に同期して信号ＷＲＧ２３Ｘが出力され、この
信号ＷＲＧ２３Ｋが時刻ｔ１において立ち下がる。信号
ＷＲＧ　２３　Ｘが立ち下がると、レジスタ２１に書き
込まれた値「Ｎ」（この場合は２）がカウンタ２２にプ
リセットされる。また、時刻ｔ、において“０”信号と
なった信号Ｚｅｒｏは、デスティネーションエリアに対
するリードモデファイライトの終了時点、すなわち、信
号Ｄｅｓｔの最初の立ち下がり時ｔ、において“ｌ”信
号となる。したがって、デスティネーションエリアＤａ
に対する最初のリードモデファイライトにおいては、前
述のように、信号Ｚｅｒｏが“０”信号となり、バイト
Ｂｌｌのデータがそのまま再書き込みされる。また、信
号Ｚｅｒｏはカウンタ２２のトリガ端子Ｔに供給されて
いるから、この信号Ｚｅｒｏが“０”信号である間は、
カウンタ２２はカウント動作を行わず、この結果、時刻
Ｌ２におけるカウント値は、ｒＮＪのまま変化しない。

以上が１回目のデータ転送処理である。

次に、２回目のデータ転送処理に入り、まず、ソースエ
リアＳａのバイトＢ２のデータを読出し、ローティター
１６によってローティジョン処理を行う。このローティ
ジョン処理は、第３図（ハ）、（ニ）に示すように前回
と同様３ビツトの移動となる−（移動ビット数は全バイ
トについて同様である）。ローティジョン処理後のバイ
トＢ２のデータは、フェイズ・マスク・ロジック回路夏
８に供給されるとともに、オールドデータ・ラッチレジ
スタＩ７に供給され、このレジスタの内容を更新する。

そして、フェイズ・マスク・ロジック回路１８は、オー
ルドデータ・ラッチレジスタ１７に記憶されていたバイ
トＢｌのデータと、ローティター１６から新たに供給さ
れたバイトＢ２のデータ（第３図（ロ）、（ニ）参照〕
に対して以下に述べる処理を行う。

まず、ローティター１６から新たに供給されたバイトＢ
２のデータに対し、第３図（ニ）に示すように第０ビツ
トから第４ビツトまでをマスクし、また、オールドデー
タ・ラッチレジスタ１７から供給されたバイトＢｌのデ
ータに対し第３図（ロ）に示すように第５ビツトから第
７ビツトまでをマスクする。そして、マスク後の各デー
タを加算し、第３図（ホ）に示すデータを作成する。こ
こで、第３図（ホ）に示すデータと第２図に示すバイト
Ｂｌｌのデータを見較べれば、バイトＢｌｌに転送すべ
きデータＩ　Ｄ　Ｓ　ｓ〜ＩＤ５７．２　Ｄ　Ｓ　Ｄ〜
２ＤＳ、が総て揃えられ、かつ、そのビット位置が転送
すべき位置に配置されているのが判る。

次に、フェイズ・マスク・ロジック回路１８におけるデ
ータマスクおよびデータ加算処理の一般式を説明する。

まず、いずれのビットをマスクするかは、制御データＰ
Ｍよって決定され、この制御データＰＭはローテーショ
ン処理におけるビット移動数に応じて決定されるように
なっている。

以下にビット移動数と制御データＰＭとの関係を示す。

第１表そして、ａ−ティター１６から供給される新たなデータ
をＲＳ１オールドデータ・ラッチレジスタ１７から供給
される前回のデータをＯＲＳとすると、フェイズ・マス
ク・ロジック回路１８で作成されるデータｎｓは次式で
示される。

ｎ　ｓ　＝Ｒ３・ＰＭ＋ＯＲ８−ＰＭ　　・−・・（１
）フェイズ・マスク・ロジック回路Ｉ８においては、上
記（１）式に従う演算を行うことにより、いかなるロー
テーション数であっても、転送すべきデータを該当する
ビット位置に揃えることができる。

このフェイズ・マスク・ロジック回路１８から出力され
るマスク処理後のデータｎｓは、論理演算回路１２を介
してマスクロジック回路１３内のアンドゲートＡＮＩＯ
〜ＡＮ１７の一方の入力端に供給される。次に、デステ
ィネーションエリアＤａに対しリードモデファイライト
を行うべく、まず、バイトＢｌｌのデータをレジスタ１
０に読み込む。次いで、ライト動作を行うために、レジ
スタＩＯ内のデータをマスクロジック回路【３に供給す
る。この書き込みが行われる時刻においては、カウンタ
２２のカウント値は依然ｒＮＪのままであるから、第１
図に示すコンパレータ２３が一致を検出して“ｌ”信号
を出力し、この結果、ロジック回路２５が“ｌ”信号を
出力してセレクタ２７が入力端Ａを選択する。また、こ
の時点においては、信号Ｚｅｒｏが“ｌ”信号（第４図
の時刻ｔ、以降）、ノアゲートＮＯＲ１の出力信号が“
０”信号となっている。したがって、セレクタ２７の入
力端Ａに供給されているマスクレジスタＭＡＳＫＯ内の
データ（１１１１１１００）の各ビットが、オアゲート
０Ｒ１７〜０ＲＩＯおよびアンドゲートＡＮ２７〜ＡＮ
２０を順次弁した後、マスクロジック回路１３内のアン
ドゲートＡＮ１７〜ＡＮＩＯの各他方の入力端に供給さ
れる。また、インバータＩＮＶ７〜ＩＮＶＯによって反
転されたマスクレジスタＭＡＳＫＯ内のデータがアンド
ゲートＡＮ７〜ＡＮＯの各他方の入力端に供給される。

マスクレジスタＭＡＳＫＯ内のデータが上記経路により
アンドゲートＡＮＩＯ〜ＡＮ１７の各他方の入力端に供
給されると、論理演算回路１２を介して供給されるフェ
イズ・マスク・ロジック回路１８の出力データｎｓ（第
３図（ホ）参照）のうち第０、第１ビツトのデータは、
アンドゲートＡＮ　１０　、　ＡＮ　Ｉ　１が閉状態と
なるため、同アンドゲートを通過せず、第２〜第７ビツ
トのデータだけがアンドゲートＡＮ１２〜ＡＮ１７を介
してオアゲートＯＲ２〜０ｒ（７の他方の入力端に供給
される。

一方、マスクレジスタＭＡＳＫＯの反転データがアンド
ゲートＡＮＯ〜ＡＮ７に供給されると、レジスタ１０か
ら出力されるバイトＢｌｌのデスティネーションデータ
のうち、第２〜第７ビツトのデータはアンドゲートＡＮ
２〜ＡＮ７が閉状態となっているため同アンドゲートを
通過せず、第０、第１ビツトのデータだけがアンドゲー
トＡＮＯ１ＡＮＩを通過してオアゲート０ＲＯ１０ＲＩ
の各他方の人ツノ端に供給される。

上述した動作により、マスクロジック回路！３の第０、
第１ビツト出力は、バイトＢｌｌの第０゜第１ビツトの
データがそのまま出力され、第２〜第７ビツト出力は、
第３図（ホ）に示すデータの第２〜第７ビツトのデータ
、すなわち、ビット位置が変換されて合成されたソース
エリアのバイトＢｌ、Ｂ２のデータとなる。この結果、
バイトＢ１１の第２ビツト〜第７ビツトには転送すべき
データＩＳＤ、〜ＩｓＤ？、２　Ｓ　Ｄ　ｏ〜２　Ｓ　
Ｄ　ｔが書き込まれ、第０、第１ビツトにはもとのデー
タが書き込まれる。すなわち、データ転送がピットバウ
ンダリに行われる。

上述のようにしてリードモデファイライトが終了すると
、第４図の時刻ｔ３に示すように、信号Ｄｅｓｔが立ち
下がる。この時、信号Ｚｅｒｏはすでに“ｌ”信号に立
ち上がっているから、カウンタ２２がダウンカウントを
行い、カウント値が（Ｎ−１）、すなわち「１」になる
。

次に、ソースエリアＳａ内のバイトＢ３をアクセスして
データ３　Ｓ　Ｄ　ｏ〜３ＳＤ７を読み出し、これらの
データに対して前述と同様のローティト処理を行う。そ
して、フェイズ・マスク・ロジック回路１８が、ローテ
ーション後のデータ３　Ｓ　Ｄ　。

〜３　Ｓ　Ｄ　ｔと、すでにオールドデータ・ラッチレ
ジスタ１７に記憶されている第３図（ニ）に示すデータ
とを用いて、前述と同様のマスク処理および加算処理を
行い、（２ＳＤ、、２ＳＤ、、　２ｓｐｓ。

２ＳＤｓ、　　２ＳＤ、、３ＳＤ０．３ＳＤ、、３ＳＤ
、）なるデータを作成する。そして、リードモデファイ
ライトを行うべくデスティネーションエリアのバイトＢ
１２をアクセスし、同エリアのデータをレジスタ１０に
格納する。一方、第４図に示す時刻Ｌ３以降においては
、カウンタ２２のカウント値がｒＮ−ＩＪになっている
ので、コンパレータ２３の出力信号が０″、かつ、０検
出回路２４の出力信号も“０”となっている。この結果
、ノアゲートＮＯＲｌの出力信号が“ｌ”となり、オア
ゲート０Ｒ１０〜０Ｒ１７が総て“１”信号を出力する
。これにより、マスクロジック回路１３内のアンドゲー
トＡＮＯ〜ＡＮ７がすべて閉状態、アンドゲートＡＮＩ
Ｏ〜ＡＮ１７がすべて開状態となり、デスティネーショ
ンエリア側のデータかすべてマスクされ、フェイズ・マ
スク・ロジック回路１８の出力データｎｓがすべてＶＲ
ＡＭ４に書き込まれる。この結果、バイトＢＩ２には第
２図に示すようなデータ書き込みが行われる。上記デー
タ書き込みが終了する時刻１．（第４図参照）において
は、カウンタ２２がダウンカウントを行い、カウント値
が「０」となる。

次に、上記と同様にしてソースエリアの読み出し、ロー
テーション処理、およびマスク合成処理等を行い、その
後にバイトＢ１３に対しリードモデファイライトを行う
。このリードモデファイライトにおいては、カウンタ２
２のカウント値が「０」となっているため、０検出回路
２４の出力信号が“ｌ”となり、これにより、ノアゲー
トＮ０Ｒ１の出力信号が“０“信号となるとともに、セ
レクタ２７が入力端Ｂを選択する。この結果、マスクレ
ジスタＭＡＳＫＩに書き込まれているデータ（００００
０００１）が各々オアゲーＦＯＲ２７〜０ＲＩＯ、アン
ドゲートＡＮ２７〜ＡＮ２０を介してマスクロジック回
路１３に供給される。このマスクロジック回路１３がマ
スクレジスタＭＡＳＫＩ内のデータに従ってマスクロジ
ック処理を行うと、出力データの第０ビツトのみがフェ
イズ・マスク・ロジック回路１８から供給されるデータ
となり、他の第１〜第７ビツトのデータは、バイトＢ１
３にもともとあったデータそのものとなる。

したがって、この場合のリードモデファイライトによっ
て書き換えられるのは、バイトＢ１３の第θビットのみ
となる。

以上の処理によって第１番目のラインのデータ転送が終
了する。そして、第１番目のラインの最終データの転送
か終了する時刻し、（第４図参照）においては、信号Ｗ
ｒ（０２３Ｘが立ち下がり、この結果、レジスタ２１内
のデータｒＮＪがカウンタ２２にプリセットされ、再び
上記と同様の転送処理が、ソースエリアおよびデスティ
ネーションエリアの各第２番目のラインに対して行われ
る。

さて、上記転送動作は、ｒＮＪ＝２の場合であったが、
ここで、ｒＮＪ　＝Ｏ，ｌ　、２．　・・・・・・ｎま
でにおけるｒＮＪとマスク制御回路２０の出力データの
関係を第５図に示す。第５図に示す第１回、第２回・・
・・・・等の回数は、リードモデファイライトの回数を
示している。この図から判るように、第１回目のリード
モデファイライトにおいては、マスク制御回路２０が常
に（００）、を出力し、デスティネーションエリアから
読出したデータをそのまま書き込むようにしている。こ
れは、ソースエリアからの第１回目のデータ読出しにお
いては、書き込むべきデータが揃わないためであり（第
２図参照）、ソースエリアに対する次の読出し処理を行
うまで、データ転送処理が行えないからである。

また、第５図に示すように、リードモデファイライトが
３回以上におよぶ場合は、第２回目および最後のリード
モデファイライトにおいて、各々マスクレジスタＭＳＫ
ＯおよびＭＳＫＩ内のデータが出力される。これは、デ
スティネーションエリアの最初および最後のバイトには
、データ転送をしないビットがあるためであり、当該ビ
ットの内容をも七のままの値にするためである。また、
デスティネーションエリアの１ラインにおける中間のバ
イトに転送する場合は、マスク制御回路２０は（ＦＦ）
Ｈを出力する。これは、当該バイトには全ビットに対し
データ転送を行うからである。

ところで、上述したデータ転送動作においては、ソース
エリアの最初のバイトをリードしたときに、転送すべき
データが全部は揃わなかったが、ソースエリアにおける
有効ビット数が多い場合や、デスティネーションエリア
における転送ビット数が少ない場合には、ソースエリア
の最初のバイトをリードしたときに、転送すべきデータ
がすべて揃う場合がある。そして、このような場合には
、第１回目のリードモデファイライトからデスティネー
ションエリアの所定ビットにデータ書き込みが行えるか
ら、マスク制御回路２０はマスクレジスタＭＳＫＯの内
容を出力すればよい。第６図は、このようなデータ転送
を行う場合のｒＮＪの値とマスク制御回路２０の出力デ
ータとの関係を示している。

この場合、マスク制御回路２０が、第５図に示す処理を
行うか第６図に示す処理を行うかは、信号Ｚｅｒｏが所
定タイミングにおいて“０″信号となるか否かによって
決定される。すなわち、前述した動作例においては、第
４図に示す時刻ｔ１〜ｔ。

において信号Ｚｅｒｏが“０”信号となっており、これ
により、最初のリードモチファイライト時において、マ
スク制御回路２０の出力データが（００）Ｈとなってい
る。また、時刻ｔ＋−ｔｔにおいては、カウンタ２２の
ダウンカウントが禁止されるため、カウンタ２２は信号
Ｚｅｒｏが“０”信号とならない場合に比べてｌ多くダ
ウンカウント処理を行わなければならない。そして、こ
のような、カウント処理を行うことにより、第５図に示
すようなデータが出力される。

一方、第６図に示すデータ出力を行う場合は、信号Ｚｅ
ｒｏを常に“１″としておく。この結果、カウンタ２２
はカウント処理を禁止されることなく初めからダウンカ
ウント処理を行い、かつ、アンドゲートＡＮ２０〜ＡＮ
２７が信号Ｚｅｒｏによって閉状態となることがないの
で、マスク制御回路２０は第６図に示すようなデータを
出力する。

なお、信号Ｚｅｒｏを所定タイミングにおいて“０”と
するか、あるいは、常に“１”信号としておくかは、ソ
ースエリアとデスティネーションエリアのビット位置の
関係に基づ＜ＣＰＵ２の判断により、所定のモード信号
あるいはフラグ等によって決定すればよい。

また、上記実施例においては、論理演算回路１２に予め
複数の演算が設定され、これらの演算が適宜選択される
構成となっているため、情況に応じた演算を即座に選択
できる利点がある。

さらに、上記実施例においては、マスクデータＭＳＫＯ
とＭＳＫＩとが、自動的に選択されろように構成されて
いるので、ビットバウンダリのデータ転送を行う際のＣ
ＰＵの処理に負担をかけないという利点が得られる。

「発明の効果」以上説明したように、第１、第２の発明においては、メ
モリ内に記憶された画像データを中央処理装置の制御の
下に表示面に表示する画像処理装置において、ソースエ
リアの１または連続する２ワードからデータを読出すと
ともに、このデータに対し転送先のビット位置となるよ
うなビット移動を行い、かつ、所定の連続するビットを
抽出して転送先のワード内に必要なデータが含まれたｌ
ワードデータを作成する転送データ作成手段と、デステ
ィネーションエリアの１ライン中の両端のワードについ
てビット毎にデータ転送の可否を制御するデータが書き
込まれる第１、第２のマスクデータ記憶手段と、前記転
送データ作成手段が作成したワードデータをデスティネ
ーションエリアに書き込む際に、１ライン中の両端のワ
ードに対しては前記第１または第２のマスクデータ記憶
手段の内容に基づいてデータ転送のマスク処理を行うデ
ータ転送マスク手段とを具備したので、ソースエリアお
よびデスティネーションエリアの境界がメモリのワード
の途中に位置する場合においても、ＣＰＵの負担を増加
させることなく、ピットバウンダリでデータ転送を行う
ことができる。

また、第２の発明においては、上記構成に加えて、転送
データ作成手段が作成したワードデータ、転送先のｌワ
ード分のデータおよび予め記憶されているパターンデー
タとの間で論理演算を行う論理演算手段を具備したので
、ピットバウンダリに転送される各データについて、種
々の論理演算が行われるので、多様な画像処理が行える
利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すブロック図、
第２図は同実施例におけるデータ転送を説明するための
メモリの概念図、第３図は同実施例において転送データ
を作成するためのビット移動動作およびマスク動作を説
明するための図、第４図は同実施例の各部における波形
図、第５図および第６図は各々同実施例におけるマスク
制御回路２０の出力データを示す図、第７図は一般的な
画像処理システムの構成を示すブロック図、第８図はソ
ースエリアおよびデスティネーションエリアの境界がワ
ードの途中に存在する場合のメモリの概念図である。・・・・・・マスクロジック回路（データ転送マスク手
段）、１６・・・・・・ローティター（転送データ作成
手段）、１８・・・・・・フェイズ・マスク・ロジック
回路（転送データ作成手段）、２０・・・・・・マスク
制御回路（データ転送マスク手段）、ＭＡＳＫＯｌＭＡ
ＳＫＩ・・・・・・マスクレジスタ（第１１第２のマス
クデータ記憶手段）。

Claims

【特許請求の範囲】

（１）メモリ内に記憶された画像データを中央処理装置
の制御の下に表示面に表示する画像処理装置において、
ソースエリアの１または連続する２ワードからデータを
読出すとともに、このデータに対し転送先のビット位置
となるようなビット移動を行い、かつ、所定の連続する
ビットを抽出して転送先のワード内に必要なデータが含
まれた１ワードデータを作成する転送データ作成手段と
、デスティネーションエリアの１ライン中の両端のワー
ドについてビット毎にデータ転送の可否を制御するデー
タが書き込まれる第１、第２のマスクデータ記憶手段と
、前記転送データ作成手段が作成したワードデータをデ
スティネーションエリアに書き込む際に、１ライン中の
両端のワードに対しては前記第１、第２のマスクデータ
記憶手段の内容に基づいてデータ転送のマスク処理を行
うデータ転送マスク手段とを具備することを特徴とする
画像処理装置。
（２）前記データ転送マスク手段は、１ライン中の転送
ワード数が書き込まれるレジスタと、このレジスタ内の
数値と転送が終了したワード数との差に基づいて前記第
１、第２のマスクデータ記憶手段のいずれか一方の選択
およびマスク処理の禁止を自動的に決定するマスクデー
タ選択／禁止手段とを具備することを特徴とする特許請
求の範囲第１項記載の画像処理装置。
（３）メモリ内に記憶された画像データを中央処理装置
の制御の下に表示面に表示する画像処理装置において、
ソースエリアの１または連続する２ワードからデータを
読出すとともに、このデータに対し転送先のビット位置
となるようなビット移動を行い、かつ、所定の連続する
ビットを抽出して転送先のワード内に必要なデータが含
まれた１ワードデータを作成する転送データ作成手段と
、この転送データ作成手段が作成したワードデータ、転
送先の１ワード分のデータおよび予め記憶されているパ
ターンデータとの間で論理演算を行う論理演算手段と、
デスティネーションエリアの１ライン中の両端のワード
についてビット毎にデータ転送の可否を制御するデータ
が書き込まれる第１、第２のマスクデータ記憶手段と、
前記論理演算手段が作成したデータをデスティネーショ
ンエリアに書き込む際に、１ライン中の両端のワードに
対しては前記第１、第２のマスクデータ記憶手段の内容
に基づいてデータ転送のマスク処理を行うデータ転送マ
スク手段とを具備することを特徴とする画像処理装置。
（４）前記論理演算手段は複数種の演算を行い得るよう
に設定されるとともに、前記各演算のうち演算制御デー
タによって指定された演算を行うことを特徴とする特許
請求の範囲第３項記載の画像処理装置。
（５）前記データ転送マスク手段は、１ライン中の転送
ワード数が書き込まれるレジスタと、このレジスタ内の
数値と転送が終了したワード数との差に基づいて前記第
１、第２のマスクデータ記憶手段のいずれか一方の選択
およびマスク処理の禁止を自動的に決定するマスクデー
タ選択／禁止手段とを具備することを特徴とする特許請
求の範囲第３項記載の画像処理装置。