JPS61125669A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明はメモリ制御装置に関し、特にダイレクトメモリ
アクセス制御においてアクセスするメモリアドレス値を
増分パラメータにより任意に変更可能としたメモリ制御
装置に関するものである。

［従来技術］ 従来、記憶装置をアクセスするのに中央処理装置（以下
ＣＰＵと称す）のメモリに内蔵された処理プログラムの
実行手順に従い順次行なう通常のメモリアクセスと、Ｃ
ＰＵの直接制御によらず、ＣＰＵによるメモリアクセス
の空時間等を用いてデータの転送元とメモリ間又はメモ
リとデータの転送先との間で直接データ転送を行なうダ
イレクトメモリアクセス制御（以下ＤＭＡと称す）とが
広く行なわれている。

ＤＭＡにおいては、高速でのデータ転送が可能であると
共にＣＰＵの処理が軽減されるため、近年特に広く用い
られる様になってきた。

ＤＭＡ可能な従来の一般的な文書処理装置のブロック図
を第１図に示す。

図中１はＣＰＵ、２はＣＲＴ表示装置、３はＣＲＴ表示
装置ｚ上に表示される文字のパターンが記憶されている
キャラクタジェネレータ（以下ＣＧと称す）である、４
はリフレッシュメモリ（以下ＲＭと称す）であり、１Ｍ
４のＣＲ７表示装置２への表示データ保持領域にはＣＲ
７表示装置２のＣＲＴ上に表示するパターンが１対１対
応して保持されており、ＣＲＴコントローラ５からの制
御によってＣＲ７表示装置２のＣＲＴの走査タイミング
に同期して読み出され、ＣＲ７表示装置２に例えばビデ
オ信号として送られる。５はＣＲＴコントローラ（以下
ＣＲＴＣと称す）であり、ＣＲＴＣ５は表示装置２を制
御すると共に１Ｍ４に対して表示データ読出アドレスを
供給する。６はＤＭＡコントローラ（以下ＤＭＡＣと称
す）であり、ＣＰＵＩの介在なしに直接ＤＭＡにて１Ｍ
４をアクセスするためのものである。また７はデータバ
ス、アドレスバス及びコントロールバス等より成るシス
テムバスである。１Ｍ４はＣＰＵＩの制御による通常の
メモリアクセス制御とＤＭＡ　Ｃ６を介してのＤＭＡに
よりアクセス可能となっている。

この装置において、データの転送を行なう時、特に文字
パターンをＣＧ３から１Ｍ４へ転送を行なう時は、高速
な転送が要求される。そこで、ＣＰＵ１の転送命令によ
って１語ずつ、ｆｊＩＪ１図上のｆｌの流れに沿ってデ
ータが転送されるのでは時間が多くかかるという欠点が
ある。また、その処理のためＣＰＵＩを長時間に渡り専
有しなければならない、これに対処するため、第１図上
ｆ２にのようにＣＰＵＩを介在しないで直接ＣＧ３から
１Ｍ４へデータ転送をする必要が出てくる。この転送を
ＤＭＡＣ６を介してＤＭＡで行なう様制御することにな
る。

第２図（ａ）はＣＲＴＺ上に漢字が表示された例である
。ここでＣＲＴＺ上の走査線の方向は左から右へと走査
されているとする。この様な表示装置の場合、通常ＲＭ
４のアドレスと表示の関係は第２図（ｂ）のようになる
、すなわち、ＣＲＴ２の画面上の走査線の走査する方向
に従ってアドレスは１つずつ増加して行く、今、１Ｍ４
の１話が１バイトであるとすると画面上の一行の／＜イ
ト数がｎバイト必要であれば第２行目のアドレスはｎか
ら始まり、以後順次１つずつ増加していく。

同様にして第３行目のアドレスは２ｎから、第４行目は
３ｎからとなる。

今、ＣＲＴ２の画面上に「漢」の字を表示するために第
３図（ａ）に示すＣＧ３内の「漢」のパターンをＲＭ４
に転送する時、ＣＧ３よりのパターンは第３図（ｂ）の
順序で転送されてくるとする。この時、それぞれのパタ
ーンに対応するＲＭ４の格納アドレスは０，１，２．ｎ
＋０．ｎ＋１　、ｎ＋２．２ｎ＋０．２ｎ＋１．２ｎ＋
２　。

３ｎ＋０，３ｎ＋１・・・・・・という不連続のアドレ
ス値になってしまう。

一方、ＣＧ３よりのパターンを第３図（Ｃ）の順序で転
送した場合、ＲＭ４の格納アドレスは０　、ｎ＋０．２
ｎ＋Ｏ、−−，２３ｎ＋０．１　。

ｎ＋１　　、　２ｎ＋１　　、　３ｎ＋１．　　・−＝
・　、２３ｎ＋１　、２　、　ｎ＋２　、・・・・・・
という不連続のアドレス値となってしまう。

しかし、従来のＤＭＡはメモリの連続したアドレス範囲
に連続してデータ転送をすることはできたが、アドレス
値が不連続になる場合にはその都度アドレス値をＣＰＵ
等より指示しなければならず、ＤＭＡの利点を生かすこ
とはできなかった。

このため、上述の様な特定の文字パターンを表示用メモ
リに転送する場合等にはほとんどこのＤＭＡを用いるこ
とができなかった。

［目的］ 本発明は上述の従来技術の欠点を除去することを目的と
し、転送すべきデータの記憶手段への格納アドレスが不
連続の場合においても、効率の良い、かつ転送速度の速
い、かつ制御の容易なメモリ制御装置を提供することを
目的とする。

［実施例］ 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

本実施例は基本構成を第１図と同様にする文書処理装置
であり、本実施例のＤＭＡＣ６の詳細ブロック図を第４
図に示す。

第４図中、８は転送開始アドレスレジスタ、９はデータ
転送が行なわれるメモリのアドレスの基準がラッチされ
る転送アドレスレジスタ、１０及び１１は転送アドレス
の増分が格納されるアドレス増分パラメータレジスタＡ
、Ｂである。１２はパラメータ変更バイト数レジスタで
あり、２つのアドレス増分パラメータレジスタＡ、Ｂ　
（１０。

１１）の切換を何バイト毎に行なうかを指示するパラメ
ータ変更バイト数を格納するレジスタである。１３はパ
ラメータ変更カウンタで、パラメータ変更バイト数レジ
スタ１２の内容がロードされ、１バイト転送の度にカウ
ントダウンするプリセッタブルダウンカウンタであり、
このカウンタ１３の内容が“０″になると切換信号Ｓｌ
が出力され、再びパラメータ変更バイト数レジスタ１２
の内容がロードされる。１４はマルチプレクサ（ＭＰＸ
）Ａであり、パラメータレジスタＡＩＯとパラメータレ
ジスタＢｌｌからのデータを選択出力する。１５は加算
器でありアドレスレジスタ９からのアドレスデータとＭ
ＰＸＡｌ　４で選択された増分パラメータレジスタのデ
ータとを加算する。この加算器１５の出力はデータの転
送される転送先メモリ（ＲＭ４）メモリのアドレスとし
て出力され、また一部はマルチプレクサ（ＭＰＸ）Ｂ１
６に入力される。ＭＰＸＢ　Ｉ　６は開始アドレスレジ
スタ８の内容と加算器１５の出力のいずれかを選択し、
アドレスレジスタ９に出力する。

１７は転送バイト数レジスタであり、転送すべきバイト
数が格納される。１８は転送バイトカウンタであり、転
送バイト数レジスタ１７の内容がロードされ、転送が１
バイト行なわれるごとに減算される減算カウンタである
。この転送バイトカウンタ１８の内容が“ＯＮになると
ポロー信号がフリップフロップＦ１のリセット端子に出
力される。１９は転送モード設定レジスタであり、転送
の方式、即ち、バーストモードであるかを示すモードフ
ラグ、転送を開始するイネーブルフラグ、転送がメモリ
のリード動作であるか、ライト動作であるかを示すライ
トフラグといった情報が°゛１′、°Ｏ”の情報として
記憶される。Ｓ２はモード設定レジスタ１９のうち転送
を開始するためのイネーブルフラグ信号であり、この信
号Ｓ２はフリップフロップＦ１のプリセット端子に入力
される。

すなわち、モード設定レジスタ１９のイネーブルフラグ
信号Ｓ２が“１″になるとフリップフロップＦｌはセッ
トされ、その出力は１″となる。５３は転送がバースト
モードであるか否かを示すモードフラグ信号であり、“
Ｏｎであればバーストモードである。このモードフラグ
信号Ｓ３はフリップフロップＦ２のプリセット端子に入
力される。このフリップフロップＦ２のプリセット端子
が“０″、すなわちモードフラグ信号Ｓ３がＯ”であれ
ばフリップフロップＦ２の出力は常に１″であるため、
ＡＮＤ回路２０の出力はフリップフロップＦ１の出力が
“１″のときに“１”となる、ＡＮＤ回路２０の出力は
Ｓ４で示されており、これはＤＭＡＣ６がＣＰＵＩに対
してシステムバス７の使用を要求するリクエスト信号（
ＨＯＬＤＲＱ）信号で７＞６．５５ＪｔＣＰＵ１からの
バス使用許可信号（ＨＯＬＤＡ）であり、Ｓ６はシステ
ムクロック信号である。このシステムクロック信号Ｓ６
の一周期で１つのメモリサイクルが終了する。

一方、バス使用許可信号（ＨＯＬＤＡ）Ｓ５はＡＮＤ回
路２１を経てブリップフロップＦ３に入力される。この
７リツブフロツブＦ３の出力Ｓ７はＤＭＡの１メモリサ
イクルを表わす信号である。転送りロック信号Ｓ８はＡ
ＮＤ回路２２の出力信号であり、ＤＭＡの１サイクル信
号Ｓ７の反転信号と、システムクロック信号Ｓ６とのＡ
ＮＤをとったもので、この転送りロック信号Ｓ８の立上
りは１バイトの転送の終了を表わす。

２３はリード／ライトコントロール回路で、モード設定
レジスタ１９の出力をシステムクロック信号Ｓ６、ＤＭ
Ａの１サイクル信号Ｓ７をもとに転送元、転送先へのリ
ード、ライト信号が出力される。

このシステムバス７使用要求時のタイミングを示したの
が第５図である。

この例はノンバーストモードの場合における転送例で、
１バイトの転送ごとにＣＰＵＩからバスの使用許可を受
けて転送を行なう例である。ますａのタイミングでモー
ド設定レジスタ１９に転送を開始するようにモード設定
がされたとすると、フリップフロップＦｌがセットされ
、リクエスト信号Ｓ４が出力される。ｃｐｕｔはこの要
求を受けてバス使用許可信号（ＨＯＬＤＡ）Ｓ　５をｂ
のタイミングで出力する。これによりＡＮＤ回路２１の
出力は１°°になり、フリップフロップＦ３は第５図Ｃ
のタイミングでセットされ、ＤＭＡの１サイクル信号Ｓ
７は第５図に示すＳ７のように変化する。そして次のシ
ステムクロック信号Ｓ６の立上りのタイミングｄで１に
なる。

このＳ７が“Ｏｎの間に”ｆｎ　、　Ｗ　Ｒ、メモリア
ドレスＭＡの各信号が出力され、転送先メモリのアクセ
スが行なわれる。

このタイミングｄのところでパラメータ変更カウンタ１
３．転送バイトカウンタ１８の内容を１つ加算すること
になる。そしてアドレスレジスタ９には出力されている
メモリアドレス信号ＭＡがラッチされる。ｄのタイミン
グ以降のＭＡはｄのタイミング以前のＭａとＭＰＸＡｌ
　４にて選択された増分パラメータの値が加算器１５に
よって加算されたもので、増分パラメータの値だけ増加
されたものである。また、リクエスト信号Ｓ４はｄのタ
イミングでフリップフロップＦ２かリセットされるため
に、一度“０″に戻り、システムバスの占有権はＣＰＵ
Ｉへと戻り、許可信号（ＨＯＬＤＡ）Ｓ５は不許可を示
す“Ｏｎになる。

次に具体例を参照しながら、さらに詳細に説明を行なう
。

今、第３図（Ｃ）の順序で文字パターンが転送されて来
たとする。そしてＣＲＴ画面２上の左上にパターンを表
示するために第２図（ｂ）の左上のメモリブロックに転
送するとする。

このためにＣＰＵＩは転送開始アドレスレジスタ８には
“−１″、増分パラメータレジスタＡ１０には１″、増
分パラメータレジスタＢ１１には“ｎ−２”をそれぞれ
セットする。また、パラメータ変更バイト数レジスタ１
２には２”、転送バイト数レジスタ１７には“７２″を
セットする。

その後、モード設定レジスタ１９に転送開始を指示する
と、まず転送アドレスレジスタ９には転送開始アドレス
レジスタ８よりの“−１”がセットされる。そしてＭＰ
ＸＡｌ４は増分パラメータレジスタＡＩＯを選択するの
で加算器１５の出力は°“−１″＋“１”＝“Ｏｎとな
り、最初のメモリアドレスＭＡは°“Ｏｎとなる。そし
て転送の終了とともにこのメモリアドレスＭＡの°°０
″の（直はアドレスレジスタ９にセットされ、アドレス
レジスタ９に０′°が格納される。

よって次の転送でのメモリアドレスは“０″＋”　ｌ　
”　＝　１が出力され、次の転送時には１”＋”ｌ”　
＝　”２”がメモリアドレスとして出力される。この時
パラメータ変更カウンタ１３は１回の転送のたびに２”
−“１”呻“０″と順次減算されている。

この時、パラメータ切換カウンタ１３よりパラメータ切
換信号Ｓ１が出力されＭＰＸＡ　１４の選択出力はパラ
メータレジスタＡＩＯの内容“１″からパラメータレジ
スタＢｌｌの内容である“ｎ−２″に代わる。そのため
、この時のメモリアドレス出力ＭＡは２′＋“ｎ−２”
＝″ｎ″となる。

このメモリの転送が終了するとパラメータ変更カウンタ
１３にはパラメータ変更バイト数レジスタ１２の値“２
″が再びロードされ、出力は“０″に戻り、ＭＰＸＡ　
１４の出力は再びパラメータレジスタＢｌｌの値からパ
ラメータレジスタＡＩＯの値へと切換る。そのため次の
転送先を示すメモリアドレスＭＡは’ｎ”＋”ｌ”＝“
ｎ＋１”となり、以後上述の動作を繰り返し、メモリア
ドレスＭＡには“ｎ＋２”　、”２ｎ”　、“２＋　ｉ
　′ｌ　、　ｌ“２ｎ＋２”、・・・・・・が出力され
る。よって、第２図（ａ）のようなパターンがＣＲＴＺ
上に表示されることになる。

尚、第３図（Ｃ）のような順序でパターンが出力される
時は、パラメータレジスタＡ、１０にはｎ°°、パラメ
ータレジスタＢ、１１には“ｌ−２３ｎ　”パラメータ
変更バイト数レジスタ１２にや°’２３”、開始アドレ
スレジスタ８には“−ｎ”を設定すれば良いことは明ら
かである。

以上説明した様に、メモリ転送のアドレス増分レジスタ
と転送アドレスを演算するための加算器を設けることに
よって、文字パターンを転送する時の様に転送アドレス
が不連続となる複雑なメモリ転送の場合でも、高速のメ
モリ転送が行なえる様になった。

以上の実施例では転送先のアドレスが不連続な場合の説
明であったが、転送元のアドレス発生回路に本発明を応
用できることは明らかであり、同様の効果をあげること
ができる。

［効果］ 以上説明した様に本発明によれば、データを転送すべき
メモリへの格納アドレスが不連続の場合においても簡単
な制御で効率よく、かつ高速にてデータ転送可能なメモ
リ制御装置を提供できる。

【図面の簡単な説明】

第１図は一般的な文書処理装置のブロック図、 第２図（ａ）はＣＲＴ表示装置への表示操作例を示す図
、 ｍ２図（ｂ）は表示メモリよりの読出しアドレスとＣＲ
Ｔ表示装置への表示位置関係を示す図、 第３図（ａ）は「漢」の時のパターン構成図、 第３図（ｂ）はキャラクタジエネーレータよりのパター
ンデータのメモリへの転送順序を示す図、 第４図は本発明に係る一実施例のブロック図、第５図は
本実施例のシステムバス占有タイミングを示すタイミン
グチャートである。 図中、ｌ・・・ＣＰＵ、２・・・ＣＲＴ、３・・・ＣＧ
、４・・・ＲＭ、５・・・ＣＲＴＣ１６・・・ＤＭＡＣ
１８・・・転送開始アドレスレジスタ、９・・・転送ア
ドレスレジスタ、ｔｏ、１１・・・パラメータレジスタ
、１２・・・パラメータ変更バイト数レジスタ、１３・
・・パラメータ変更カウンタ、１４．１６・・・マルチ
プレクサ。 １５・・・加算器、１７・・・転送バイト数レジスタ、
１８・・・転送バイトカウンタ、１９・・・モード設定
レジスタである。 特許出願人　　キャノン株式会社 第３図　　（ｂ） 第３図　　（Ｃ） 手続補正書（方式） 昭和６０年　４月　９日

Claims (3)

【特許請求の範囲】
1. （１）情報を記憶する記憶手段にデータを転送し記憶さ
   せるメモリ制御装置であつて、該記憶手段への転送デー
   タ量を指示する指示手段と、前記記憶手段への転送アド
   レスを保持するアドレス保持手段と、該アドレス保持手
   段で保持のアドレスの増分値を保持する少なくとも１つ
   の増分保持手段と、該増分保持手段の増分値と前記アド
   レス保持手段のアドレス値とを加算して出力する加算手
   段と、該加算手段よりの出力値を記憶アドレスとして転
   送データを前記記憶手段に記憶させる制御手段とを備え
   、該制御手段は１アドレス分の転送データを前記記憶手
   段に記憶制御実行後に前記アドレス保持手段の保持値を
   インクリメントし、前記指示手段での指示量分のデータ
   を前記記憶手段に転送記憶することを特徴とするメモリ
   制御装置。
2. （２）加算手段は増分保持手段が複数ある場合には所定
   量のデータ転送終了毎に加算すべき前記増分保持手段を
   切換えることを特徴とする特許請求の範囲第１項記載の
   メモリ制御装置。
3. （３）制御手段はダイレクトメモリアクセス制御にて記
   憶手段へのデータの転送記憶を行なうことを特徴とする
   特許請求の範囲第１項又は第２項記載のメモリ制御装置
   。