JPH0895850A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0895850A JPH0895850A JP6231420A JP23142094A JPH0895850A JP H0895850 A JPH0895850 A JP H0895850A JP 6231420 A JP6231420 A JP 6231420A JP 23142094 A JP23142094 A JP 23142094A JP H0895850 A JPH0895850 A JP H0895850A
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- bit
- microprocessor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
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Abstract
(57)【要約】
【目的】 マイクロプロセッサ内で処理するデータの単
位よりも少ないビット数で、レジスタ間あるいはレジス
タとメモリ間でデータ転送する場合に、１度の命令の実
行で転送処理を完了させることで、メモリの使用効率を
高め、データ転送のための実行時間（マシンサイクル
数）が短縮されたマイクロプロセッサを得る。 【構成】 Ｍビットデータ（Ｍは整数）の一部のＮビッ
ト転送元データ（Ｎは整数）を転送するための１つの転
送命令を受け取り、転送命令に基づいて、転送元である
第１記憶手段に記憶されているＮビット転送元データを
転送先である第２記憶手段の転送先アドレスへ転送させ
る制御手段を備えたものである。
位よりも少ないビット数で、レジスタ間あるいはレジス
タとメモリ間でデータ転送する場合に、１度の命令の実
行で転送処理を完了させることで、メモリの使用効率を
高め、データ転送のための実行時間（マシンサイクル
数）が短縮されたマイクロプロセッサを得る。 【構成】 Ｍビットデータ（Ｍは整数）の一部のＮビッ
ト転送元データ（Ｎは整数）を転送するための１つの転
送命令を受け取り、転送命令に基づいて、転送元である
第１記憶手段に記憶されているＮビット転送元データを
転送先である第２記憶手段の転送先アドレスへ転送させ
る制御手段を備えたものである。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロプロセッサ
に関し、特に、マイクロプロセッサ内で処理されるデー
タの単位よりも少ないビット数をレジスタ間あるいはレ
ジスタとメモリ間でのデータ転送の高速化に関するもの
である。
に関し、特に、マイクロプロセッサ内で処理されるデー
タの単位よりも少ないビット数をレジスタ間あるいはレ
ジスタとメモリ間でのデータ転送の高速化に関するもの
である。
【０００２】
【従来の技術】従来のマイクロプロセッサにおいて、例
えば、８ビットのマイクロプロセッサであれば、８ビッ
ト単位でのデータの演算や転送の処理が行われていた。
そのため、４ビットで処理可能な場合も、８ビット単位
で処理する必要があった。携帯電話などの電話機では、
電話のダイヤルが０〜９の１０進数であり、この１０進
数が数桁集まって電話番号を構成している。電話番号の
１桁を「１」、「０」のデジタル値で表現すれば、２進
数で４ビット（１６通りの表現が可能）あれば、電話番
号の１桁が表現可能である。例えば、電話機に内蔵され
た８ビット処理単位のマイクロプロセッサと、１アドレ
ス当たり８ビットデータとして電話番号が記憶されてい
るメモリとの間でデータ転送を行い、電話番号１桁のデ
ータ更新を実行する場合、メモリの該当するアドレスの
４ビットのみをすぐに変更することはできず、マイクロ
プロセッサとメモリとの間で、８ビットのバスを介し
て、数回、８ビット単位のデータ処理を実行した上で、
最終的に１アドレスの内の４ビットのみの更新が実行さ
れる。
えば、８ビットのマイクロプロセッサであれば、８ビッ
ト単位でのデータの演算や転送の処理が行われていた。
そのため、４ビットで処理可能な場合も、８ビット単位
で処理する必要があった。携帯電話などの電話機では、
電話のダイヤルが０〜９の１０進数であり、この１０進
数が数桁集まって電話番号を構成している。電話番号の
１桁を「１」、「０」のデジタル値で表現すれば、２進
数で４ビット（１６通りの表現が可能）あれば、電話番
号の１桁が表現可能である。例えば、電話機に内蔵され
た８ビット処理単位のマイクロプロセッサと、１アドレ
ス当たり８ビットデータとして電話番号が記憶されてい
るメモリとの間でデータ転送を行い、電話番号１桁のデ
ータ更新を実行する場合、メモリの該当するアドレスの
４ビットのみをすぐに変更することはできず、マイクロ
プロセッサとメモリとの間で、８ビットのバスを介し
て、数回、８ビット単位のデータ処理を実行した上で、
最終的に１アドレスの内の４ビットのみの更新が実行さ
れる。
【０００３】図７は、従来のマイクロプロセッサの内部
を説明した図である。１は、８ビット単位でデータを処
理するためのマイクロプロセッサ、２は、マイクロプロ
セッサと接続された外部メモリであり、１アドレス当た
り８ビット単位でデータが記憶されている。３は、レジ
スタ群であり、アキュムレータＡ、アキュムレータＢ、
インデックスレジスタＸ、インデックスレジスタＹを備
え、演算処理に必要なデータを一時記憶する。これらレ
ジスタも外部メモリと同様に、８ビット単位でデータが
一時記憶される。４は、演算手段としての演算ユニット
（以下、ＡＬＵと称す）であり、レジスタ群３とは第１
オペランドバス５および第２オペランドバス６を介して
接続されている。ＡＬＵ４は、第１オペランドバス５お
よび第２オペランドバス６を介して与えられるオペラン
ドについて、オペランドのビットシフトおよび２つのオ
ペランドの論理和・論理積などの演算を実行し、その結
果をデスティネーションバス７へ出力する。８は、メモ
リデータレジスタであり、マイクロプロセッサ１と外部
メモリ２との間でやり取りされるデータを一時記憶する
ためのものである。デスティネーションバス７は、ＡＬ
Ｕ４、レジスタ群３およびメモリデータレジスタ８を接
続し、ＡＬＵ４の演算結果をレジスタ群３あるいはメモ
リデータレジスタ８へ出力させる。第１オペランドバス
５および第２オペランドバス６は、ＡＬＵ４、レジスタ
群３およびメモリデータレジスタ８をそれぞれ接続し、
メモリデータレジスタ８あるいはレジスタ群３からＡＬ
Ｕ４へオペランドを出力させる。９は、ランダムロジッ
クあるいはマイクロプログラムにより構成された制御部
であり、マイクロプロセッサ１内部の各回路を制御す
る。制御部９からは、ＡＬＵ４に対し、処理内容を指示
する演算制御信号１０、メモリデータレジスタ８に対
し、データの入出力の制御を行うための入出力制御信号
１１、レジスタ群３に対し、レジスタを選択するための
選択信号１２がそれぞれ出力される。１３は、デコード
回路であり、制御部９からの選択信号１２を受け取り、
レジスタ群３内の各レジスタを選択するための選択制御
信号１４をレジスタ群３へ出力する。デコード回路１３
からのデコード結果は、レジスタ群３のどのレジスタか
ら、第１オペランドバス５あるいは第２オペランドバス
６へ出力させるかを決定したり、デスティネーションバ
ス７からのデータをレジスタ群３のどのレジスタに入力
させるかを決定する。１５は、外部メモリ２とメモリデ
ータレジスタ８とを接続するバスである。
を説明した図である。１は、８ビット単位でデータを処
理するためのマイクロプロセッサ、２は、マイクロプロ
セッサと接続された外部メモリであり、１アドレス当た
り８ビット単位でデータが記憶されている。３は、レジ
スタ群であり、アキュムレータＡ、アキュムレータＢ、
インデックスレジスタＸ、インデックスレジスタＹを備
え、演算処理に必要なデータを一時記憶する。これらレ
ジスタも外部メモリと同様に、８ビット単位でデータが
一時記憶される。４は、演算手段としての演算ユニット
（以下、ＡＬＵと称す）であり、レジスタ群３とは第１
オペランドバス５および第２オペランドバス６を介して
接続されている。ＡＬＵ４は、第１オペランドバス５お
よび第２オペランドバス６を介して与えられるオペラン
ドについて、オペランドのビットシフトおよび２つのオ
ペランドの論理和・論理積などの演算を実行し、その結
果をデスティネーションバス７へ出力する。８は、メモ
リデータレジスタであり、マイクロプロセッサ１と外部
メモリ２との間でやり取りされるデータを一時記憶する
ためのものである。デスティネーションバス７は、ＡＬ
Ｕ４、レジスタ群３およびメモリデータレジスタ８を接
続し、ＡＬＵ４の演算結果をレジスタ群３あるいはメモ
リデータレジスタ８へ出力させる。第１オペランドバス
５および第２オペランドバス６は、ＡＬＵ４、レジスタ
群３およびメモリデータレジスタ８をそれぞれ接続し、
メモリデータレジスタ８あるいはレジスタ群３からＡＬ
Ｕ４へオペランドを出力させる。９は、ランダムロジッ
クあるいはマイクロプログラムにより構成された制御部
であり、マイクロプロセッサ１内部の各回路を制御す
る。制御部９からは、ＡＬＵ４に対し、処理内容を指示
する演算制御信号１０、メモリデータレジスタ８に対
し、データの入出力の制御を行うための入出力制御信号
１１、レジスタ群３に対し、レジスタを選択するための
選択信号１２がそれぞれ出力される。１３は、デコード
回路であり、制御部９からの選択信号１２を受け取り、
レジスタ群３内の各レジスタを選択するための選択制御
信号１４をレジスタ群３へ出力する。デコード回路１３
からのデコード結果は、レジスタ群３のどのレジスタか
ら、第１オペランドバス５あるいは第２オペランドバス
６へ出力させるかを決定したり、デスティネーションバ
ス７からのデータをレジスタ群３のどのレジスタに入力
させるかを決定する。１５は、外部メモリ２とメモリデ
ータレジスタ８とを接続するバスである。
【０００４】図８は、図７のマイクロプロセッサ１で動
作するプログラムを示した図である。このプログラム
は、８ビット単位で処理が行われるマイクロプロセッサ
１において、マイクロプロセッサ１と外部メモリ２との
間で、４ビットのデータ転送を実行させるためのもので
ある。プログラムは、アセンブリ言語で記述されてい
る。
作するプログラムを示した図である。このプログラム
は、８ビット単位で処理が行われるマイクロプロセッサ
１において、マイクロプロセッサ１と外部メモリ２との
間で、４ビットのデータ転送を実行させるためのもので
ある。プログラムは、アセンブリ言語で記述されてい
る。
【０００５】１行目のＬＤＡ(LoaD Accumulator with m
emoryの略)命令は、読み出し命令であり、外部メモリ２
の”ＺＺ”番地のデータ８ビットをアキュムレータＡあ
るいはＢに記憶させる命令である。アキュムレータＡ
か、アキュムレータＢであるかは、制御部９からの選択
信号１２に基づいた選択制御信号１４により選択され
る。この場合、アキュムレータＡに記憶されたとす
る。”＄”は、外部メモリ２のアドレスを表す。
emoryの略)命令は、読み出し命令であり、外部メモリ２
の”ＺＺ”番地のデータ８ビットをアキュムレータＡあ
るいはＢに記憶させる命令である。アキュムレータＡ
か、アキュムレータＢであるかは、制御部９からの選択
信号１２に基づいた選択制御信号１４により選択され
る。この場合、アキュムレータＡに記憶されたとす
る。”＄”は、外部メモリ２のアドレスを表す。
【０００６】２行目のＡＮＤ（logical ANDの略）命令
は、論理積命令であり、アキュムレータＡに記憶された
８ビットデータと即値データ”Ｆ０(16)”との論理積演
算を行い、アキュムレータＡの下位４ビットをマスクす
る。その演算結果は、デスティネーションバス７を介し
て、アキュムレータＡに記憶させる。”＃＄”は、即値
データを表す。
は、論理積命令であり、アキュムレータＡに記憶された
８ビットデータと即値データ”Ｆ０(16)”との論理積演
算を行い、アキュムレータＡの下位４ビットをマスクす
る。その演算結果は、デスティネーションバス７を介し
て、アキュムレータＡに記憶させる。”＃＄”は、即値
データを表す。
【０００７】３行目のＳＴＡ（STore Accumulator in m
emoryの略)命令は、外部メモリ２へのデータ記憶命令で
あり、上記のマスク後の８ビットデータをメモリデータ
レジスタ８を介して、外部メモリ２のＺＹアドレスに記
憶させる。
emoryの略)命令は、外部メモリ２へのデータ記憶命令で
あり、上記のマスク後の８ビットデータをメモリデータ
レジスタ８を介して、外部メモリ２のＺＹアドレスに記
憶させる。
【０００８】４行目のＴＸＡ（Transfer index X to Ac
cumulatorの略）命令は、レジスタ間の転送命令であ
り、インデックスレジスタＸに記憶されている８ビット
データをアキュムレータＡに記憶させる。この８ビット
データは、制御部９により、インデックスレジスタＸに
記憶されていたものである。
cumulatorの略）命令は、レジスタ間の転送命令であ
り、インデックスレジスタＸに記憶されている８ビット
データをアキュムレータＡに記憶させる。この８ビット
データは、制御部９により、インデックスレジスタＸに
記憶されていたものである。
【０００９】５行目〜８行目のＲＯＲ(Rotate One bit
Rightの略）命令は、アキュムレータＡに記憶されてい
る８ビットデータを右へ１ビット回転させるものであ
る。これを４回繰り返すと、アキュムレータＡの上位４
ビットのデータが、下位４ビットに移動する。
Rightの略）命令は、アキュムレータＡに記憶されてい
る８ビットデータを右へ１ビット回転させるものであ
る。これを４回繰り返すと、アキュムレータＡの上位４
ビットのデータが、下位４ビットに移動する。
【００１０】９行目のＡＮＤ命令は、アキュムレータＡ
に記憶されている８ビットデータと即値データ”０Ｆ
(16)”との論理積演算を行い、アキュムレータＡの上位
４ビットをマスクする。その演算結果は、デスティネー
ションバス７を介して、アキュムレータＡに記憶させ
る。
に記憶されている８ビットデータと即値データ”０Ｆ
(16)”との論理積演算を行い、アキュムレータＡの上位
４ビットをマスクする。その演算結果は、デスティネー
ションバス７を介して、アキュムレータＡに記憶させ
る。
【００１１】１０行目のＯＲＡ(OR memory with Accumu
latorの略）命令は、アキュムレータＡの８ビットデー
タと外部メモリ２のＺＹアドレスに記憶された８ビット
データとの論理和演算を行う命令であり、演算結果をア
キュムレータＡに記憶させる。
latorの略）命令は、アキュムレータＡの８ビットデー
タと外部メモリ２のＺＹアドレスに記憶された８ビット
データとの論理和演算を行う命令であり、演算結果をア
キュムレータＡに記憶させる。
【００１２】１１行目のＳＴＡ命令により、アキュムレ
ータＡに記憶された８ビットデータを外部メモリ２のＺ
Ｚ番地に記憶させる。
ータＡに記憶された８ビットデータを外部メモリ２のＺ
Ｚ番地に記憶させる。
【００１３】図８のプログラムの右側に、各命令のバイ
ト数およびマシンサイクル数を示す。特に、マシンサイ
クル数は、その命令がマイクロプロセッサ１で実行する
のに必要な時間である。
ト数およびマシンサイクル数を示す。特に、マシンサイ
クル数は、その命令がマイクロプロセッサ１で実行する
のに必要な時間である。
【００１４】図８のプログラムは、外部メモリ２のＺＺ
アドレスの８ビットデータの内、下位４ビットの内容を
インデックスレジスタＸの上位４ビットのデータに変更
するためのものである。
アドレスの８ビットデータの内、下位４ビットの内容を
インデックスレジスタＸの上位４ビットのデータに変更
するためのものである。
【００１５】図９は、レジスタなどに記憶されている８
ビットデータにおいて、上位、下位がどちらであるかを
示した図である。
ビットデータにおいて、上位、下位がどちらであるかを
示した図である。
【００１６】図１０は、図７に示されたデコード回路１
３の詳細を示した図である。制御部９からの選択信号１
２（Ｐ１，Ｐ０）を受けて、メモリレジスタ群３の４つ
のレジスタのうちのどれを選択するかを示す選択制御信
号１４（Ｓ０〜Ｓ３）を生成する。
３の詳細を示した図である。制御部９からの選択信号１
２（Ｐ１，Ｐ０）を受けて、メモリレジスタ群３の４つ
のレジスタのうちのどれを選択するかを示す選択制御信
号１４（Ｓ０〜Ｓ３）を生成する。
【００１７】
【発明が解決しようとする課題】従来のマイクロプロセ
ッサは以上のように構成されていたので、マイクロプロ
セッサ内で処理されるデータの単位（例えば８ビット）
よりも少ないビット数（例えば４ビット）をレジスタ間
あるいはレジスタとメモリ間でデータ転送する場合、そ
の実行に対応したデータ転送命令が無いので、数度の命
令で実行しなければならず、１回のデータ転送に数度の
命令をメモリに記憶させておく必要があり、メモリ（Ｒ
ＯＭ）の使用効率が悪いという問題点があった。
ッサは以上のように構成されていたので、マイクロプロ
セッサ内で処理されるデータの単位（例えば８ビット）
よりも少ないビット数（例えば４ビット）をレジスタ間
あるいはレジスタとメモリ間でデータ転送する場合、そ
の実行に対応したデータ転送命令が無いので、数度の命
令で実行しなければならず、１回のデータ転送に数度の
命令をメモリに記憶させておく必要があり、メモリ（Ｒ
ＯＭ）の使用効率が悪いという問題点があった。
【００１８】また、データ転送のために数度の命令を実
行した場合、その命令の実行で得られた結果をマイクロ
プロセッサからメモリに逐次記憶させていたため、マイ
クロプロセッサからメモリにデータを転送させるための
マシンサイクル数が必要となり、マイクロプロセッサで
のマシンサイクル数が多くなるという問題点があった。
行した場合、その命令の実行で得られた結果をマイクロ
プロセッサからメモリに逐次記憶させていたため、マイ
クロプロセッサからメモリにデータを転送させるための
マシンサイクル数が必要となり、マイクロプロセッサで
のマシンサイクル数が多くなるという問題点があった。
【００１９】この発明は、上記のような問題点を解決す
るためになされたものであり、マイクロプロセッサ内で
処理するデータの単位よりも少ないビット数で、レジス
タ間あるいはレジスタとメモリ間でデータ転送する場合
に、１度の命令の実行で転送処理を完了させることで、
メモリの使用効率を高め、データ転送のための実行時間
（マシンサイクル数）が短縮されたマイクロプロセッサ
を得ることを目的とする。
るためになされたものであり、マイクロプロセッサ内で
処理するデータの単位よりも少ないビット数で、レジス
タ間あるいはレジスタとメモリ間でデータ転送する場合
に、１度の命令の実行で転送処理を完了させることで、
メモリの使用効率を高め、データ転送のための実行時間
（マシンサイクル数）が短縮されたマイクロプロセッサ
を得ることを目的とする。
【００２０】
【課題を解決するための手段】この発明に係るマイクロ
プロセッサは、Ｍビットデータ（Ｍは整数）の一部のＮ
ビット転送元データ（Ｎは整数）を転送するための１つ
の転送命令を受け取り、転送命令に基づいて、転送元で
ある第１記憶手段に記憶されているＮビット転送元デー
タを転送先である第２記憶手段の転送先アドレスへ転送
させる制御手段を備えたものである。
プロセッサは、Ｍビットデータ（Ｍは整数）の一部のＮ
ビット転送元データ（Ｎは整数）を転送するための１つ
の転送命令を受け取り、転送命令に基づいて、転送元で
ある第１記憶手段に記憶されているＮビット転送元デー
タを転送先である第２記憶手段の転送先アドレスへ転送
させる制御手段を備えたものである。
【００２１】また、制御手段は、転送命令を受け取り、
解読するデコード回路と、デコード回路からの解読結果
を受け取り、マイクロプロセッサ内での転送命令の実行
の処理手順を決めたマイクロプログラムで構成されたマ
イクロＲＯＭあるいはランダムロジックとを備えたもの
である。
解読するデコード回路と、デコード回路からの解読結果
を受け取り、マイクロプロセッサ内での転送命令の実行
の処理手順を決めたマイクロプログラムで構成されたマ
イクロＲＯＭあるいはランダムロジックとを備えたもの
である。
【００２２】また、マイクロＲＯＭあるいはランダムロ
ジックは、第１記憶手段の転送元アドレスに記憶されて
いるＭビットの第１データ中のＮビット転送元データの
記憶位置と第２記憶手段の転送先アドレスの第２データ
中の転送先の記憶位置とが一致するように、第１データ
内でＮビットデータを移動させ、第１データのＮビット
転送元データ以外をマスクし、第２データのＮビット転
送元データの記憶位置をマスクし、第１データと第２デ
ータとの論理演算を行い、その演算結果を第２記憶手段
の転送先アドレスに記憶させる制御を行うものである。
ジックは、第１記憶手段の転送元アドレスに記憶されて
いるＭビットの第１データ中のＮビット転送元データの
記憶位置と第２記憶手段の転送先アドレスの第２データ
中の転送先の記憶位置とが一致するように、第１データ
内でＮビットデータを移動させ、第１データのＮビット
転送元データ以外をマスクし、第２データのＮビット転
送元データの記憶位置をマスクし、第１データと第２デ
ータとの論理演算を行い、その演算結果を第２記憶手段
の転送先アドレスに記憶させる制御を行うものである。
【００２３】また、マイクロＲＯＭあるいはランダムロ
ジックは、第１記憶手段の転送元アドレスに記憶されて
いるＭビットの第１データ中のＮビット転送元データ以
外をマスクし、第２記憶手段の転送先アドレスの第２デ
ータ中のＮビット転送元データの記憶位置をマスクし、
第１データと第２データとの論理演算を行い、その演算
結果を第２記憶手段の転送先アドレスに記憶させる制御
を行うものである。
ジックは、第１記憶手段の転送元アドレスに記憶されて
いるＭビットの第１データ中のＮビット転送元データ以
外をマスクし、第２記憶手段の転送先アドレスの第２デ
ータ中のＮビット転送元データの記憶位置をマスクし、
第１データと第２データとの論理演算を行い、その演算
結果を第２記憶手段の転送先アドレスに記憶させる制御
を行うものである。
【００２４】また、第１記憶手段はマイクロプロセッサ
内部に設けられ、第２記憶手段はマイクロプロセッサ外
部に設けられ、マイクロＲＯＭは、転送命令の実行中の
中間処理結果をすべて第１記憶手段に記憶させ、第１デ
ータと第２データとの論理演算結果のみを第２記憶手段
へ出力させるものである。
内部に設けられ、第２記憶手段はマイクロプロセッサ外
部に設けられ、マイクロＲＯＭは、転送命令の実行中の
中間処理結果をすべて第１記憶手段に記憶させ、第１デ
ータと第２データとの論理演算結果のみを第２記憶手段
へ出力させるものである。
【００２５】さらに、第１記憶手段は、第１データが記
憶される第１レジスタと、転送命令の実行中の中間処理
結果がすべて記憶される第２レジスタとを備えている。
憶される第１レジスタと、転送命令の実行中の中間処理
結果がすべて記憶される第２レジスタとを備えている。
【００２６】そして、制御手段は、第１データのビット
数の１／２のビット数を第１記憶手段から第２記憶手段
へ転送させる制御を行うものである。
数の１／２のビット数を第１記憶手段から第２記憶手段
へ転送させる制御を行うものである。
【００２７】
【作用】この発明に係るマイクロプロセッサは、制御手
段により、１つの転送命令で、マイクロプロセッサ内で
処理されるデータの単位よりも少ないビット数のデータ
を第１記憶手段から第２記憶手段へ転送させる。
段により、１つの転送命令で、マイクロプロセッサ内で
処理されるデータの単位よりも少ないビット数のデータ
を第１記憶手段から第２記憶手段へ転送させる。
【００２８】また、制御手段は、転送命令の実行中の中
間処理結果をすべて第１記憶手段に記憶させ、第１デー
タと第２データとの論理演算結果のみを第２記憶手段へ
出力させるので、転送命令のためのマシンサイクル数を
減少させる。
間処理結果をすべて第１記憶手段に記憶させ、第１デー
タと第２データとの論理演算結果のみを第２記憶手段へ
出力させるので、転送命令のためのマシンサイクル数を
減少させる。
【００２９】
実施例１．図１は、この発明の第１の実施例であるマイ
クロプロセッサの構成を示した図である。マイクロプロ
セッサは、８ビット単位でデータ処理を行う。従来のマ
イクロプロセッサ１のレジスタ群３には、アキュムレー
タ、インデックスレジスタが設けられていたが、この発
明のレジスタ群１６には、以下で説明する転送命令のフ
ァーマットのために、レジスタＲ０〜Ｒ３を設けた。こ
のレジスタ群１６には、従来どおり、アキュムレータや
インデックスレジスタを設けても良い。
クロプロセッサの構成を示した図である。マイクロプロ
セッサは、８ビット単位でデータ処理を行う。従来のマ
イクロプロセッサ１のレジスタ群３には、アキュムレー
タ、インデックスレジスタが設けられていたが、この発
明のレジスタ群１６には、以下で説明する転送命令のフ
ァーマットのために、レジスタＲ０〜Ｒ３を設けた。こ
のレジスタ群１６には、従来どおり、アキュムレータや
インデックスレジスタを設けても良い。
【００３０】１７は、マスクＲＯＭであり、制御部９か
らの信号により、８ビットデータの内の上位４ビットを
マスクするデータ”０Ｆ(16)”あるいは８ビットデータ
の内の下位４ビットをマスクするデータ”Ｆ０(16)”を
第１オペランドバス５あるいは第２オペランドバス６を
介して、ＡＬＵ４に出力する。制御部９は、外部メモリ
２からマイクロプロセッサ１が受け取った命令に基づい
て、マイクロプロセッサ１内の各装置の動作の制御を行
うためのランダムロジックあるいはマイクロプログラム
により構成されている。図中１〜１５は、従来装置と同
一あるいは相当する部分である。
らの信号により、８ビットデータの内の上位４ビットを
マスクするデータ”０Ｆ(16)”あるいは８ビットデータ
の内の下位４ビットをマスクするデータ”Ｆ０(16)”を
第１オペランドバス５あるいは第２オペランドバス６を
介して、ＡＬＵ４に出力する。制御部９は、外部メモリ
２からマイクロプロセッサ１が受け取った命令に基づい
て、マイクロプロセッサ１内の各装置の動作の制御を行
うためのランダムロジックあるいはマイクロプログラム
により構成されている。図中１〜１５は、従来装置と同
一あるいは相当する部分である。
【００３１】図２は、図１の制御部９の内部を示した図
である。１８は、デコード回路であり、外部メモリ２か
らの命令をフェッチし、デコードする。外部メモリ２か
ら制御部９へ出力される信号については、図７では省略
した。１９は、ランダムロジックあるいはマイクロプロ
グラムで構成されたマイクロＲＯＭであり、受け取った
デコード結果に基づき、マイクロプロセッサ１内の各装
置に対し、演算制御信号１０などの制御信号を生成す
る。１つの命令で、マイクロプロセッサ１において、ど
のような処理をすべきかについて、マイクロＲＯＭ１９
で予め取り決められている。
である。１８は、デコード回路であり、外部メモリ２か
らの命令をフェッチし、デコードする。外部メモリ２か
ら制御部９へ出力される信号については、図７では省略
した。１９は、ランダムロジックあるいはマイクロプロ
グラムで構成されたマイクロＲＯＭであり、受け取った
デコード結果に基づき、マイクロプロセッサ１内の各装
置に対し、演算制御信号１０などの制御信号を生成す
る。１つの命令で、マイクロプロセッサ１において、ど
のような処理をすべきかについて、マイクロＲＯＭ１９
で予め取り決められている。
【００３２】次に、８ビット単位でデータ処理が行われ
るマイクロプロセッサ１において、４ビットデータの転
送についてその動作を説明する。
るマイクロプロセッサ１において、４ビットデータの転
送についてその動作を説明する。
【００３３】レジスタＲ０に記憶されている８ビットの
データの上位４ビットを外部メモリ２の任意のアドレス
の８ビットの領域の下位４ビットの記憶位置に転送する
４ビット転送命令を次に示す。
データの上位４ビットを外部メモリ２の任意のアドレス
の８ビットの領域の下位４ビットの記憶位置に転送する
４ビット転送命令を次に示す。
【００３４】ＭＯＶＨＬ Ｒ０，［外部メモリアドレ
ス］（MOVHLは、MOVe High to Lownibbleの略）
ス］（MOVHLは、MOVe High to Lownibbleの略）
【００３５】外部メモリ２の命令記憶領域から、ＭＯＶ
ＨＬ命令を制御部９がフェッチし、ＭＯＶＨＬ命令に応
じたマイクロプログラムにより、制御部９からマイクロ
プロセッサ１内の各装置に制御信号が出力される。レジ
スタＲ０には、例えば、ＡＬＵ４の計算結果である８ビ
ットデータが記憶されているものとする。レジスタＲ３
については、何らかの８ビットデータが記憶されている
場合は、ＭＯＶＨＬ命令が制御部９でフェッチされた時
には、外部メモリ２などに、一時退避させる必要がある
が、この明細書においては、レジスタＲ３は、ＡＬＵ４
でのデータ回転結果を記憶させるものとする。
ＨＬ命令を制御部９がフェッチし、ＭＯＶＨＬ命令に応
じたマイクロプログラムにより、制御部９からマイクロ
プロセッサ１内の各装置に制御信号が出力される。レジ
スタＲ０には、例えば、ＡＬＵ４の計算結果である８ビ
ットデータが記憶されているものとする。レジスタＲ３
については、何らかの８ビットデータが記憶されている
場合は、ＭＯＶＨＬ命令が制御部９でフェッチされた時
には、外部メモリ２などに、一時退避させる必要がある
が、この明細書においては、レジスタＲ３は、ＡＬＵ４
でのデータ回転結果を記憶させるものとする。
【００３６】図３は、ＭＯＶＨＬ命令の動作を表したも
のであり、マイクロプロセッサ１内での１マシンサイク
ル毎の動作を示している。次の〜の番号は、図３の
番号に対応する。
のであり、マイクロプロセッサ１内での１マシンサイク
ル毎の動作を示している。次の〜の番号は、図３の
番号に対応する。
【００３７】レジスタＲ０に記憶されている８ビット
データを第１オペランドバス５を介してＡＬＵ４に入力
させ、ＡＬＵ４において、右に１ビット回転させ、その
結果をデスティネーションバス７を介して、レジスタＲ
３（テンポラリレジスタ）に記憶させる。右に１ビット
回転させるとは、すべてのビットを右に移動させ、あふ
れたビット０をビット７に移動させることである。ま
た、すべてのビットを右に回転させ、キャリーフラグの
内容がビット７に移動し、ビット０がキャリーフラグに
入力されることである。
データを第１オペランドバス５を介してＡＬＵ４に入力
させ、ＡＬＵ４において、右に１ビット回転させ、その
結果をデスティネーションバス７を介して、レジスタＲ
３（テンポラリレジスタ）に記憶させる。右に１ビット
回転させるとは、すべてのビットを右に移動させ、あふ
れたビット０をビット７に移動させることである。ま
た、すべてのビットを右に回転させ、キャリーフラグの
内容がビット７に移動し、ビット０がキャリーフラグに
入力されることである。
【００３８】レジスタＲ３に記憶されている内容を第
１オペランドバス５を介して、ＡＬＵ４に入力させ、Ａ
ＬＵ４において、８ビットデータを右に１ビット回転さ
せ、デスティネーションバス７を介してレジスタＲ３に
記憶させる。
１オペランドバス５を介して、ＡＬＵ４に入力させ、Ａ
ＬＵ４において、８ビットデータを右に１ビット回転さ
せ、デスティネーションバス７を介してレジスタＲ３に
記憶させる。
【００３９】上記と同様の動作を行う。
【００４０】上記と同様の動作を行う。
【００４１】レジスタＲ３に記憶されている４回右回
転された８ビットデータを第１オペランドバス５を介し
て、マスクＲＯＭ１７からのデータ”０Ｆ(16)”を第２
オペランドバス６を介して、それぞれＡＬＵ４に入力さ
せ、論理積演算を行い、その演算結果をデスティネーシ
ョンバス７を介してレジスタＲ３に記憶させる。マスク
ＲＯＭ１７に記憶されているデータ”Ｆ０(16)””０Ｆ
(16)”のどちらを選択するかは、制御部９からのデータ
選択信号２０により選択される。
転された８ビットデータを第１オペランドバス５を介し
て、マスクＲＯＭ１７からのデータ”０Ｆ(16)”を第２
オペランドバス６を介して、それぞれＡＬＵ４に入力さ
せ、論理積演算を行い、その演算結果をデスティネーシ
ョンバス７を介してレジスタＲ３に記憶させる。マスク
ＲＯＭ１７に記憶されているデータ”Ｆ０(16)””０Ｆ
(16)”のどちらを選択するかは、制御部９からのデータ
選択信号２０により選択される。
【００４２】レジスタＲ０の上位４ビットを記憶（転
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
【００４３】メモリデータレジスタ８に記憶された上
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”Ｆ０(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”Ｆ０(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
【００４４】レジスタＲ３に記憶されている８ビット
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、その結果をデスティネーションバス８を介し
てメモリデータレジスタ８に記憶させる。
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、その結果をデスティネーションバス８を介し
てメモリデータレジスタ８に記憶させる。
【００４５】メモリデータレジスタ８に記憶されてい
る８ビットデータを上記 の外部メモリ２のアドレスへ
記憶させる。
る８ビットデータを上記 の外部メモリ２のアドレスへ
記憶させる。
【００４６】ＡＬＵ４において、右回転、論理和演算、
論理積演算のどの処理を実行させるかは、制御部９内に
設けられているマイクロＲＯＭから出力される演算制御
信号１０により決定される。
論理積演算のどの処理を実行させるかは、制御部９内に
設けられているマイクロＲＯＭから出力される演算制御
信号１０により決定される。
【００４７】また、１マシンサイクルとは、レジスタＲ
０〜Ｒ３間のデータ転送、外部メモリ２とマイクロプロ
セッサ１との間のデータ転送、ＡＬＵ４での演算などの
１つの処理期間のことである。データ転送や演算のため
のバスの使用、演算のためのデータの読み出しおよび演
算結果の書き込みは、１つのマシンサイクル内で行われ
る。
０〜Ｒ３間のデータ転送、外部メモリ２とマイクロプロ
セッサ１との間のデータ転送、ＡＬＵ４での演算などの
１つの処理期間のことである。データ転送や演算のため
のバスの使用、演算のためのデータの読み出しおよび演
算結果の書き込みは、１つのマシンサイクル内で行われ
る。
【００４８】以上のように、レジスタに記憶されている
データ８ビットの上位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の下位４ビットの記憶位置に
転送するＭＯＶＨＬ命令１つで、制御部９のランダムロ
ジックあるいはマイクロプログラムに基づき、上記〜
（９マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
データ８ビットの上位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の下位４ビットの記憶位置に
転送するＭＯＶＨＬ命令１つで、制御部９のランダムロ
ジックあるいはマイクロプログラムに基づき、上記〜
（９マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
【００４９】実施例２．次に、この発明の第２の実施例
について説明する。この実施例では、図１のマイクロプ
ロセッサ１において、図４に示すように、レジスタＲ０
に記憶されているデータ８ビットの上位４ビットを外部
メモリ２の任意のアドレスの８ビットの領域の上位４ビ
ットの記憶位置に転送する４ビット転送命令について説
明する。その命令を次に示す。
について説明する。この実施例では、図１のマイクロプ
ロセッサ１において、図４に示すように、レジスタＲ０
に記憶されているデータ８ビットの上位４ビットを外部
メモリ２の任意のアドレスの８ビットの領域の上位４ビ
ットの記憶位置に転送する４ビット転送命令について説
明する。その命令を次に示す。
【００５０】ＭＯＶＨＨ Ｒ０，［外部メモリアドレ
ス］（MOVHHは、MOVe High to High nibbleの略）
ス］（MOVHHは、MOVe High to High nibbleの略）
【００５１】外部メモリ２の命令記憶領域から、ＭＯＶ
ＨＨ命令を制御部９によりフェッチされ、ＭＯＶＨＨ命
令に応じたマイクロプログラムにより、制御部９からマ
イクロプロセッサ１内の各装置に制御信号が出力され
る。レジスタＲ０には、例えば、ＡＬＵ４の計算結果で
ある８ビットデータが記憶されているものとする。レジ
スタＲ３は、ＡＬＵ４でのデータ回転結果を記憶させる
ものとする。
ＨＨ命令を制御部９によりフェッチされ、ＭＯＶＨＨ命
令に応じたマイクロプログラムにより、制御部９からマ
イクロプロセッサ１内の各装置に制御信号が出力され
る。レジスタＲ０には、例えば、ＡＬＵ４の計算結果で
ある８ビットデータが記憶されているものとする。レジ
スタＲ３は、ＡＬＵ４でのデータ回転結果を記憶させる
ものとする。
【００５２】図４の〜は、ＭＯＶＨＨ命令の動作を
表したものであり、マイクロプロセッサ１内での１マシ
ンサイクル毎の動作を示している。次の〜の番号
は、図４の番号に対応する。
表したものであり、マイクロプロセッサ１内での１マシ
ンサイクル毎の動作を示している。次の〜の番号
は、図４の番号に対応する。
【００５３】レジスタＲ０に記憶されている８ビット
データを第１オペランドバス５を介し、マスクＲＯＭ１
７からのデータ”Ｆ０(16)”を第２オペランドバス６を
介して、それぞれＡＬＵ４に入力させ、論理積演算を行
い、その演算結果をデスティネーションバス７を介し
て、レジスタＲ３に記憶させる。
データを第１オペランドバス５を介し、マスクＲＯＭ１
７からのデータ”Ｆ０(16)”を第２オペランドバス６を
介して、それぞれＡＬＵ４に入力させ、論理積演算を行
い、その演算結果をデスティネーションバス７を介し
て、レジスタＲ３に記憶させる。
【００５４】レジスタＲ０の上位４ビットを記憶（転
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
【００５５】メモリデータレジスタ８に記憶された上
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”０Ｆ(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”０Ｆ(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
【００５６】レジスタＲ３に記憶されている８ビット
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、デスティネーションバス８を介してメモリデ
ータレジスタ８に記憶させる。
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、デスティネーションバス８を介してメモリデ
ータレジスタ８に記憶させる。
【００５７】メモリデータレジスタ８に記憶されてい
る８ビットデータを上記の外部メモリ２のアドレスへ
記憶させる。
る８ビットデータを上記の外部メモリ２のアドレスへ
記憶させる。
【００５８】以上のように、レジスタに記憶されている
データ８ビットの上位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の上位４ビットの記憶位置に
転送させるＭＯＶＨＨ命令１つで、制御部９のランダム
ロジックあるいはマイクロプログラムに基づき、上記
〜（５マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
データ８ビットの上位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の上位４ビットの記憶位置に
転送させるＭＯＶＨＨ命令１つで、制御部９のランダム
ロジックあるいはマイクロプログラムに基づき、上記
〜（５マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
【００５９】実施例３．次に、この発明の第３の実施例
について説明する。この実施例では、図１のマイクロプ
ロセッサ１において、図５に示すように、レジスタＲ０
に記憶されているデータ８ビットの下位４ビットを外部
メモリ２の任意のアドレスの８ビットの領域の上位４ビ
ットの記憶位置に転送する４ビット転送命令について説
明する。その命令を次に示す。
について説明する。この実施例では、図１のマイクロプ
ロセッサ１において、図５に示すように、レジスタＲ０
に記憶されているデータ８ビットの下位４ビットを外部
メモリ２の任意のアドレスの８ビットの領域の上位４ビ
ットの記憶位置に転送する４ビット転送命令について説
明する。その命令を次に示す。
【００６０】ＭＯＶＬＨ Ｒ０，［外部メモリアドレ
ス］（MOVLHは、MOVe Low to Highnibbleの略）
ス］（MOVLHは、MOVe Low to Highnibbleの略）
【００６１】図５の〜は、ＭＯＶＬＨ命令の動作を
表したものであり、マイクロプロセッサ１内での１マシ
ンサイクル毎の動作を示している。次の〜の番号
は、図５の番号に対応する。
表したものであり、マイクロプロセッサ１内での１マシ
ンサイクル毎の動作を示している。次の〜の番号
は、図５の番号に対応する。
【００６２】レジスタＲ０に記憶されている８ビット
データを第１オペランドバス５を介してＡＬＵ４に入力
させ、ＡＬＵ４において、左に１ビット回転させ、その
結果をデスティネーションバス７を介して、レジスタＲ
３（テンポラリレジスタ）に記憶させる。左に１ビット
回転させるとは、すべてのビットを左に移動させ、あふ
れたビット７をビット０に移動させることである。ま
た、すべてのビットを左に回転させ、キャリーフラグの
内容がビット０に移動し、あふれたビット７がキャリー
フラグに入力されることである。
データを第１オペランドバス５を介してＡＬＵ４に入力
させ、ＡＬＵ４において、左に１ビット回転させ、その
結果をデスティネーションバス７を介して、レジスタＲ
３（テンポラリレジスタ）に記憶させる。左に１ビット
回転させるとは、すべてのビットを左に移動させ、あふ
れたビット７をビット０に移動させることである。ま
た、すべてのビットを左に回転させ、キャリーフラグの
内容がビット０に移動し、あふれたビット７がキャリー
フラグに入力されることである。
【００６３】レジスタＲ３に記憶されている内容を第
１オペランドバス５を介して、ＡＬＵ４に入力させ、Ａ
ＬＵ４において、８ビットデータを左に１ビット回転さ
せ、デスティネーションバス７を介してレジスタＲ３に
記憶させる。
１オペランドバス５を介して、ＡＬＵ４に入力させ、Ａ
ＬＵ４において、８ビットデータを左に１ビット回転さ
せ、デスティネーションバス７を介してレジスタＲ３に
記憶させる。
【００６４】上記と同様の動作を行う。
【００６５】上記と同様の動作を行う。
【００６６】レジスタＲ３に記憶されている４回左回
転された８ビットデータを第１オペランドバス５、マス
クＲＯＭ１７からのデータ”Ｆ０(16)”を第２オペラン
ドバス６を介して、それぞれＡＬＵ４に入力させ、論理
積演算を行い、その演算結果をデスティネーションバス
７からレジスタＲ３に記憶させる。
転された８ビットデータを第１オペランドバス５、マス
クＲＯＭ１７からのデータ”Ｆ０(16)”を第２オペラン
ドバス６を介して、それぞれＡＬＵ４に入力させ、論理
積演算を行い、その演算結果をデスティネーションバス
７からレジスタＲ３に記憶させる。
【００６７】レジスタＲ０の下位４ビットを記憶（転
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
【００６８】メモリデータレジスタ８に記憶された上
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”０Ｆ(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”０Ｆ(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
【００６９】レジスタＲ３に記憶されている８ビット
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、デスティネーションバス８を介してメモリデ
ータレジスタ８に記憶させる。
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、デスティネーションバス８を介してメモリデ
ータレジスタ８に記憶させる。
【００７０】メモリデータレジスタ８に記憶されてい
る８ビットデータを上記 の外部メモリ２のアドレスへ
記憶させる。
る８ビットデータを上記 の外部メモリ２のアドレスへ
記憶させる。
【００７１】以上のように、レジスタに記憶されている
データ８ビットの下位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の上位４ビットの記憶位置に
転送するＭＯＶＬＨ命令１つで、制御部９のランダムロ
ジックあるいはマイクロプログラムに基づき、上記〜
（９マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
データ８ビットの下位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の上位４ビットの記憶位置に
転送するＭＯＶＬＨ命令１つで、制御部９のランダムロ
ジックあるいはマイクロプログラムに基づき、上記〜
（９マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
【００７２】実施例４．次に、この発明の第４の実施例
について説明する。この実施例では、図１のマイクロプ
ロセッサ１において、図６に示すように、レジスタＲ０
に記憶されているデータ８ビットの下位４ビットを外部
メモリ２の任意のアドレスの８ビットの領域の下位４ビ
ットの記憶位置に転送する４ビット転送命令について説
明する。その命令を次に示す。
について説明する。この実施例では、図１のマイクロプ
ロセッサ１において、図６に示すように、レジスタＲ０
に記憶されているデータ８ビットの下位４ビットを外部
メモリ２の任意のアドレスの８ビットの領域の下位４ビ
ットの記憶位置に転送する４ビット転送命令について説
明する。その命令を次に示す。
【００７３】ＭＯＶＬＬ Ｒ０，［外部メモリアドレ
ス］（MOVLLは、MOVe Low to Lownibbleの略）
ス］（MOVLLは、MOVe Low to Lownibbleの略）
【００７４】図６の〜は、ＭＯＶＬＬ命令の動作を
表したものであり、マイクロプロセッサ１内での１マシ
ンサイクル毎の動作を示している。次の〜の番号
は、図６の番号に対応する。
表したものであり、マイクロプロセッサ１内での１マシ
ンサイクル毎の動作を示している。次の〜の番号
は、図６の番号に対応する。
【００７５】レジスタＲ０に記憶されている８ビット
データを第１オペランドバス５、マスクＲＯＭ１７から
のデータ”０Ｆ(16)”を第２オペランドバス６を介し
て、それぞれＡＬＵ４に入力させ、論理積演算を行い、
その演算結果をデスティネーションバス７を介してレジ
スタＲ３に記憶させる。
データを第１オペランドバス５、マスクＲＯＭ１７から
のデータ”０Ｆ(16)”を第２オペランドバス６を介し
て、それぞれＡＬＵ４に入力させ、論理積演算を行い、
その演算結果をデスティネーションバス７を介してレジ
スタＲ３に記憶させる。
【００７６】レジスタＲ０の下位４ビットを記憶（転
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
送）させたい外部メモリ２のアドレスから、８ビットデ
ータをメモリデータレジスタ８に記憶させる。
【００７７】メモリデータレジスタ８に記憶された上
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”Ｆ０(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
記 の８ビットデータを第１オペランドバス５、マスク
ＲＯＭ１７からデータ”Ｆ０(16)”を第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理積演
算を行い、その演算結果をデスティネーションバス７を
介してメモリデータレジスタ８に記憶させる。
【００７８】レジスタＲ３に記憶されている８ビット
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、デスティネーションバス８を介してメモリデ
ータレジスタ８に記憶させる。
データを第１オペランドバス５、メモリデータレジスタ
８に記憶されている８ビットデータを第２オペランドバ
ス６を介して、それぞれＡＬＵ４に入力させ、論理和演
算を行い、デスティネーションバス８を介してメモリデ
ータレジスタ８に記憶させる。
【００７９】メモリデータレジスタ８に記憶されてい
る８ビットデータを上記の外部メモリ２のアドレスへ
記憶させる。
る８ビットデータを上記の外部メモリ２のアドレスへ
記憶させる。
【００８０】以上のように、レジスタに記憶されている
データ８ビットの下位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の下位４ビットの記憶位置に
転送するＭＯＶＬＬ命令１つで、制御部９のランダムロ
ジックあるいはマイクロプログラムに基づき、上記〜
（５マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
データ８ビットの下位４ビットを外部メモリ２の任意の
アドレスの８ビットの領域の下位４ビットの記憶位置に
転送するＭＯＶＬＬ命令１つで、制御部９のランダムロ
ジックあるいはマイクロプログラムに基づき、上記〜
（５マシンサイクル）の短いマシンサイクルの期間
で、外部メモリ２とマイクロプロセッサ１との間の４ビ
ットデータの高速転送を行うことができる。
【００８１】上記各実施例においては、右あるいは左に
１ビットずつの回転処理を行っていたが、４ビットを一
度に回転させても良い。４ビットを一度に回転させるこ
とにより、さらにマシンサイクル数を少なくできる。
１ビットずつの回転処理を行っていたが、４ビットを一
度に回転させても良い。４ビットを一度に回転させるこ
とにより、さらにマシンサイクル数を少なくできる。
【００８２】
【発明の効果】以上のように、この発明によれば、制御
手段により、１つの転送命令で、マイクロプロセッサ内
で処理されるデータの単位よりも少ないビット数のデー
タを第１記憶手段から第２記憶手段へ転送させるように
したので、メモリに記憶される転送命令のためのメモリ
記憶領域が少なくなるので、メモリを他のデータ処理の
ために使用でき、メモリの使用効率を高めることができ
るという効果が得られる。
手段により、１つの転送命令で、マイクロプロセッサ内
で処理されるデータの単位よりも少ないビット数のデー
タを第１記憶手段から第２記憶手段へ転送させるように
したので、メモリに記憶される転送命令のためのメモリ
記憶領域が少なくなるので、メモリを他のデータ処理の
ために使用でき、メモリの使用効率を高めることができ
るという効果が得られる。
【００８３】また、制御手段は、転送命令の実行中の中
間処理結果をすべて第１記憶手段に記憶させて、マイク
ロプロセッサにおける最終の処理結果（論理和結果）の
みをメモリへ出力させるようにしているので、マイクロ
プロセッサとメモリとの間のデータ転送のためのマシン
サイクル数が減少し、マイクロプロセッサにおけるデー
タ転送のための実行時間（マシンサイクル数）が短縮で
きるという効果が得られる。
間処理結果をすべて第１記憶手段に記憶させて、マイク
ロプロセッサにおける最終の処理結果（論理和結果）の
みをメモリへ出力させるようにしているので、マイクロ
プロセッサとメモリとの間のデータ転送のためのマシン
サイクル数が減少し、マイクロプロセッサにおけるデー
タ転送のための実行時間（マシンサイクル数）が短縮で
きるという効果が得られる。
【図１】 この発明のマイクロプロセッサの構成を示し
た図である。
た図である。
【図２】 図１の制御部９の内部を示した図である。
【図３】 この発明のＭＯＶＨＬ命令の動作を表した図
である。
である。
【図４】 この発明のＭＯＶＨＨ命令の動作を表した図
である。
である。
【図５】 この発明のＭＯＶＬＨ命令の動作を表した図
である。
である。
【図６】 この発明のＭＯＶＬＬ命令の動作を表した図
である。
である。
【図７】 従来のマイクロプロセッサの内部を説明した
図である。
図である。
【図８】 図７のマイクロプロセッサ１で動作するプロ
グラムを示した図である。
グラムを示した図である。
【図９】 レジスタなどに記憶されている８ビットデー
タにおいて、上位、下位がどちらであるかを示した図で
ある。
タにおいて、上位、下位がどちらであるかを示した図で
ある。
【図１０】 図７に示されたデコード回路１３の詳細を
示した図である。
示した図である。
１…マイクロプロセッサ、２…外部メモリ、４…ＡＬ
Ｕ、５…第１オペランドバス、６…第２オペランドバ
ス、７…デスティネーションバス、８…メモリデータレ
ジスタ、９…制御手段、１０…演算制御信号、１１…入
出力制御信号、１２…選択信号、１３、１８…デコード
回路、１４…選択制御信号、１５…バス、１６…レジス
タ群、１７…マスクＲＯＭ、１９…マイクロＲＯＭ。
Ｕ、５…第１オペランドバス、６…第２オペランドバ
ス、７…デスティネーションバス、８…メモリデータレ
ジスタ、９…制御手段、１０…演算制御信号、１１…入
出力制御信号、１２…選択信号、１３、１８…デコード
回路、１４…選択制御信号、１５…バス、１６…レジス
タ群、１７…マスクＲＯＭ、１９…マイクロＲＯＭ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 裕樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北丹製作所内 (72)発明者 中村 和夫 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北丹製作所内
Claims (7)
- 【請求項１】 Ｍビットデータ（Ｍは整数）の一部のＮ
ビット転送元データ（Ｎは整数）を転送するための１つ
の転送命令を受け取り、前記転送命令に基づいて、転送
元である第１記憶手段に記憶されている前記Ｎビット転
送元データを転送先の第２記憶手段の転送先アドレスへ
転送させる制御手段を備えたことを特徴とするマイクロ
プロセッサ。 - 【請求項２】 前記制御手段は、前記転送命令を受け取
り、解読するデコード回路と、前記デコード回路からの
解読結果を受け取り、マイクロプロセッサ内での前記転
送命令の実行の処理手順を決めたマイクロプログラムで
構成されているマイクロＲＯＭあるいはランダムロジッ
クとを備えたことを特徴とする請求項第１項記載のマイ
クロプロセッサ。 - 【請求項３】 前記マイクロＲＯＭあるいは前記ランダ
ムロジックは、前記第１記憶手段の転送元アドレスに記
憶されているＭビットの第１データ中のＮビット転送元
データの記憶位置と第２記憶手段の転送先アドレスの第
２データ中の転送先の記憶位置とが一致するように、前
記第１データ内で前記Ｎビットデータを移動させ、前記
第１データのＮビット転送元データ以外をマスクし、前
記第２データの前記Ｎビット転送元データの記憶位置を
マスクし、前記第１データと前記第２データとの論理演
算を行い、その演算結果を前記第２記憶手段の転送先ア
ドレスに記憶させる制御を行うことを特徴とする請求項
第２項記載のマイクロプロセッサ。 - 【請求項４】 前記マイクロＲＯＭあるいは前記ランダ
ムロジックは、前記第１記憶手段の転送元アドレスに記
憶されているＭビットの第１データ中のＮビット転送元
データ以外をマスクし、前記第２記憶手段の転送先アド
レスの第２データ中の前記Ｎビット転送元データの記憶
位置をマスクし、前記第１データと前記第２データとの
論理演算を行い、その演算結果を前記第２記憶手段の転
送先アドレスに記憶させる制御を行うことを特徴とする
請求項第２項記載のマイクロプロセッサ。 - 【請求項５】 前記第１記憶手段はマイクロプロセッサ
内部に設けられ、前記第２記憶手段はマイクロプロセッ
サ外部に設けられ、前記マイクロＲＯＭは、前記転送命
令の実行中の中間処理結果をすべて前記第１記憶手段に
記憶させ、前記第１データと前記第２データとの前記論
理演算結果のみを前記第２記憶手段へ出力させることを
特徴とする請求項第３項および第４項記載のマイクロプ
ロセッサ。 - 【請求項６】 前記第１記憶手段は、前記第１データが
記憶される第１レジスタと、前記転送命令の実行中の中
間処理結果がすべて記憶される第２レジスタとを備えた
ことを特徴とする請求項第５項記載のマイクロプロセッ
サ。 - 【請求項７】 前記制御手段は、前記第１データのビッ
ト数の１／２のビット数を前記第１記憶手段から前記第
２記憶手段へ転送させる制御を行うことを特徴とする請
求項第１項ないし第６項のいずれかに記載のマイクロプ
ロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23142094A JP3332606B2 (ja) | 1994-09-27 | 1994-09-27 | マイクロプロセッサ |
| KR1019950011785A KR100196270B1 (ko) | 1994-09-27 | 1995-05-13 | 마이크로프로세서 |
| US08/487,170 US5708800A (en) | 1994-09-27 | 1995-06-07 | High speed microprocessor for processing and transferring N-bits of M-bit data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23142094A JP3332606B2 (ja) | 1994-09-27 | 1994-09-27 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0895850A true JPH0895850A (ja) | 1996-04-12 |
| JP3332606B2 JP3332606B2 (ja) | 2002-10-07 |
Family
ID=16923310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23142094A Expired - Fee Related JP3332606B2 (ja) | 1994-09-27 | 1994-09-27 | マイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5708800A (ja) |
| JP (1) | JP3332606B2 (ja) |
| KR (1) | KR100196270B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3201716B2 (ja) * | 1996-02-22 | 2001-08-27 | シャープ株式会社 | コンピュータ装置 |
| US7680990B2 (en) * | 2003-05-30 | 2010-03-16 | Hewlett-Packard Development Company, L.P. | Superword memory-access instructions for data processor |
| US7594094B2 (en) * | 2006-05-19 | 2009-09-22 | International Business Machines Corporation | Move data facility with optional specifications |
| US9252996B2 (en) * | 2012-06-21 | 2016-02-02 | Micron Technology, Inc. | Apparatuses and methods to change information values |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533992A (en) * | 1982-02-22 | 1985-08-06 | Texas Instruments Incorporated | Microcomputer having shifter in ALU input |
| GB2120896B (en) * | 1982-04-06 | 1987-01-28 | Canon Kk | Half-tone facsimile system |
| US4486848A (en) * | 1982-07-28 | 1984-12-04 | Sperry Corporation | Microprocessor parallel additive execution of a computer count ones instruction |
| JPS61177539A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS61223956A (ja) * | 1985-03-29 | 1986-10-04 | Hitachi Ltd | ストアバツフア制御方式 |
| JPS61288243A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | コンペアアンドスワツプ命令処理方式 |
| US5185859A (en) * | 1985-10-22 | 1993-02-09 | Texas Instruments Incorporated | Graphics processor, a graphics computer system, and a process of masking selected bits |
| JPS62147545A (ja) * | 1985-12-23 | 1987-07-01 | Hitachi Ltd | 情報処理装置における転送命令処理方式 |
| JPS63172332A (ja) * | 1987-01-10 | 1988-07-16 | Fujitsu Ltd | 半導体集積回路装置 |
| JPS63250763A (ja) * | 1987-04-07 | 1988-10-18 | Nec Corp | プロセツサ間通信方式 |
| JPH01259415A (ja) * | 1988-04-08 | 1989-10-17 | Matsushita Electric Ind Co Ltd | データ補正回路 |
| JPH01302457A (ja) * | 1988-05-30 | 1989-12-06 | Nec Corp | データ転送方式 |
| JPH087738B2 (ja) * | 1989-11-17 | 1996-01-29 | 株式会社日立製作所 | エンディアン変換方式 |
| US5590350A (en) * | 1993-11-30 | 1996-12-31 | Texas Instruments Incorporated | Three input arithmetic logic unit with mask generator |
| US5459681A (en) * | 1993-12-20 | 1995-10-17 | Motorola, Inc. | Special functions arithmetic logic unit method and apparatus |
-
1994
- 1994-09-27 JP JP23142094A patent/JP3332606B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-13 KR KR1019950011785A patent/KR100196270B1/ko not_active IP Right Cessation
- 1995-06-07 US US08/487,170 patent/US5708800A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100196270B1 (ko) | 1999-06-15 |
| JP3332606B2 (ja) | 2002-10-07 |
| KR960011681A (ko) | 1996-04-20 |
| US5708800A (en) | 1998-01-13 |
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