JPH03141434A

JPH03141434A - マイクロコンピュータ

Info

Publication number: JPH03141434A
Application number: JP1258126A
Authority: JP
Inventors: Yukari Kikawa; 木川　ゆかり; Katsumi Miura; 勝己三浦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-19
Filing date: 1989-10-02
Publication date: 1991-06-17
Anticipated expiration: 2011-11-06
Also published as: JP2551167B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はマイクロコンピュータ、特に、内蔵ＲＡＭに複
数のレジスタセットを有するマイクロコンピュータに関
する。

〔従来の技術〕

マイクロコンピュータ（以下、マイコンと記′す）は、
高速記憶手段として複数個のレジスタ、つまりレジスタ
セットを有している。

また、内蔵するＲＡＭ内にレジスタセットを複数設定し
たマイコンもある。

一般に、こうした複数のレジスタセットは、ソフトウェ
アで適宜切り換えて、ある１つのレジスタセットを選択
し、使用するが、レジスタ間の転送や演算を行なう命令
で指定可能なレジスタは、同一のレジスタセット内のも
のに限られる。

尚、こうした内蔵ＲＡＭに設定された個々のレジスタセ
ットは、レジスタバンクと呼ばれることがある。

以上レジスタと表現してきたものは、ユーザがプログラ
ムで使用するレジスタで、以降の説明で用いるマイコン
内部の作業用レジスタとは区別するために、汎用レジス
タと呼び、後者のマイコン内部の作業用レジスタをテン
ポラリレジスタと呼ぶことにする。

以下に、従来のマイコンが実行する、内蔵ＲＡＭに設定
（マツピング）した汎用レジスタのアクセス命令の処理
方式について図面を参照しながら述べる。

第１０図は、マイコンを含む、説明に必要なユニットの
みで構成された情報処理装置のブロック図である。

メモリ１０１には、実行すべきプログラムの命令コード
が格納されている。マイコン３００は、命令先取りキュ
ー１０２と、命令デコーダ部３０３と、レジスタコード
保持部１０４と、マイクロコード部１０５と、プログラ
ム・ステータス・ワード（以下、ＰＳＷと記す）１０６
と、ＲＡＭアドレス生成部３０７と、内蔵ＲＡＭ１０８
と、演算処理部１０９から構成されている。

命令先取りキュー１０２は、メモリ１０１から逐次読み
出した命令コードを格納する。

命令デコーダ部３０３は、命令先取りキュ１０２に取り
込んだ命令コードを解析する。解析の中には、基本操作
の種類を表わすオペレーションコードと、操作対象を表
わすオペランドとへの分解が含まれる。

レジスタコード保持部１０４は、命令デコーダ部３０３
で解析されたオペランドがレジスタコードである場合に
、これを保持しておく場所である。

マイクロコード部１０５は、命令デコーダ部３０３で解
析されたオペレーションコードからマイクロプログラム
の７ドレスを生成し、そのアドレスからマイクロプログ
ラムを実行するごとにより、１クロツク毎の動作を各部
に指示する。

演算処理部１０９は、算術論理演算機能を持っている。

また、図示されていないが、演算処理部１０９には、命
令実行過程で必要となるテンポラリレジスタも含まれて
いる。

内蔵ＲＡＭ１０８は、ここでは、例えば２５６バイトの
メモリだとする。本例の内蔵ＲＡＭ１０８、には、第１
１図のように８個のレジスタバンクがマツピングされて
おり、ルジスタバンク３２バイトである。

内蔵ＲＡＭ１０８は、マイコン３００の有するメモリ空
間において、ＦＦ０ＯＨ（Ｈは１６進数表現であること
を示す）番地からＦＦＦＦＨ番地までにマツピングされ
ている。さらに、レジスタバンク０はＦＦ０ＯＨ〜ＦＦ
ＩＦＨ，レジスタバンク１はＦＦ２０Ｈ〜ＦＦ３ＦＨ，
レジスタバンク２はＦＦ４０Ｈ〜ＦＦ５ＦＨ，レジスタ
バンク３はＦＦ６０Ｈ〜ＦＦ７ＦＨ，レジスタバンク４
はＦＦ８０Ｈ〜ＦＦ９ＦＨ，レジスタバンク５はＦＦ０
ＯＨ〜ＦＦＩＦＨ，レジスタパンクロはＦＦＣ０Ｈ−Ｆ
ＦＤＦＨ，レジスタバンク７はＦＦ０ＯＨ〜ＦＦＩＦＨ
’Ｈにマツピングされている。

汎用レジスタには、各レジスタバンク毎にレジスタ１に
は（各レジスタバンクの先頭アドレス）＋ＩＥＨ，レジ
スタ２には（各レジスタバンクの先頭アドレス）＋ＩＣ
Ｕ、　　レジスタ３には（各レジスタバンクの先頭アド
レス）＋ＩＡＨ，レジスタ４には（各レジスタバンクの
先頭アドレス）＋１８Ｈというようにアドレスが割り当
てられている。

ＰＳＷ１０６は、マイコン３００内の動作状態を示す各
種フラグの他に、３ビツトのレジスタバンク番号を持っ
ており、その番号によってレジスタバンクが決定される
。尚、このレジスタバンク番号は、ソフトウェアによっ
て適宜与えられる。

ＲＡＭアドレス生成部３０７は、内蔵ＲＡＭ１０８内の
汎用レジスタをアクセスするときに必要となる内蔵ＲＡ
Ｍ内アドレスを生成する場所である。ＲＡＭアドレス生
成部３０７は、レジスタコード保持部１０４に保持され
たレジスタコードとＰＳＷ１０６内のレジスタバンク番
号を入力し、それぞれの汎用レジスタがマツピングされ
た内蔵ＲＡＭアドレスを生成する。生成方法については
、後述する。

次に、汎用レジスタ間における転送命令を例にとって、
命令の構成を説明する。

汎用レジスタ間の転送命令の構成を、第１２図に示す。

レジスタフィールド１．レジスタフィールド２には、各
々４ビツトのレジスタコードが入っている。

第１２図は、プログラム上で例えば、ＭＯＶ　　レジスタ０．レジスタ３と表わされ、ＰＳＷ１０６で指定されたレジスタバンク
内のレジスタ４の内容（値）をレジスタ１に転送する命
令コードの構成を示している。ここでは、レジスタフィ
ールド１にはレジスタ１のレジスタコード、レジスタフ
ィールド２にはレジスタ４のレジスタコードが入ってい
る。

以下に、レジスタバンク番号３がソフトウェアでＰＳＷ
に設定されている場合のＭＯＶ　　レジスタ０．レジスタ３の動作を説明する。

■　命令デコーダ部３０３は、上記命令コードを入力、
解析し、命令コードの１バイト目をオペレーションコー
ドに、２バイト目をレジスタコードとしてのオペランド
に分解する。

■　次に、レジスタコード保持部１０４は、オペランド
を保持する。

■　すると、ＲＡＭアドレス生成部３０７は、レジスタ
フィールド１のアドレスとレジスタフィールド２のアド
レスを生成する。

生成方法は、レジスタフィールド１に対しては、まず、
ＰＳＷ１０６内の３ビツトのレジスタバンク番号３を読
み出す。

同様に、レジスタコード保持部１０４からレジスタ０の
レジスタコードを読み出し、ＲＡＭアドレス生成部３０
７内でＩＥＨという５ビツトのレジスタバンク内アドレ
スに変換する。そして、前者のレジスタバンク番号３を
上位３ビツト、後者のレジスタバンク内アドレスＩＥＨ
を下位５ビツトとして、８ビツトの内蔵ＲＡＭ内アドレ
ス７ＥＨを生成する。

レジスタフィールド２に対しては、まず、レジスタバン
ク番号３は、レジスタフィールド１と同じなので、レジ
スタコード保持部１０４からレジスタ３のレジスタコー
ドを読み出し、ＲＡＭアドレス生成部３ｏ７内で１８Ｈ
という５ビツトのレジスタバンク内アドレスに変換する
。よって、レジスタバンク内アドレス１８Ｈな下位５ビ
ツトとして、８ビツトの内蔵ＲＡＭ内アドレス７８Ｈを
生成することになる。

■　マイクロコード部１０５は、オペレーションコード
から生成したマイクロプログラムの先頭アドレスからマ
イクロプログラムを実行する。まず第一に、転送元、つ
まりレジスタフィールド２の汎用レジスタのデータを演
算処理部１０９内のテンポラリレジスタへ格納する旨の
指示を出す。

■　すると、ＲＡＭアドレス生成部３０７は、内蔵ＲＡ
Ｍアドレス７８Ｈを指定するので、内蔵ＲＡＭ１０８か
らレジスタ３のデータが読み出され、演算処理部１０９
内のテンポラリレジスタに格納される。

■　次に、マイクロコード部１０５は、演算処理部１０
９内のテンポラリレジスタへ格納したデータを転送先、
つまりレジスタフィールド１へ格納する旨の指示を出す
。

■　すると、演算処理部１０９のテンポラリレジスタの
データが、ＲＡＭアドレス生成部３０７が指定するレジ
スタ０の内蔵ＲＡＭ内アドレス７ＥＨに格納される。

このようにして、ＭＯＶ　　レジスタ０．レジスタ３の命令実行が終了する。

尚、ここでは、内蔵ＲＡＭ領域をメモリ空間のＦＦ０Ｏ
ＨからＦＦＦＦＨまでとしたが、他の領域であっても、
あるいは、この領域が可変となるような機能を有するマ
イコンにおいても、汎用レジスタへのアクセスにおいて
は同じように処理を行なう。

〔発明が解決しようとする課題〕

上述した従来例では、レジスタバンクを複数個有してい
ても、複数の汎用レジスタを指定する命令において、指
定する汎用レジスタは、同一のレジスタバンク内に限ら
れる。

よって、次のような欠点を有する。

（１）　　使用可能なレジスタ数が、ルジスタバンク分
に限られるので、高速記憶手段である汎用レジスタを多
用して、ソフトウェアの動作を高速化する際の限界とな
ってしまう。

（２）１つのレジスタバンクにあるレジスタ数以上のレ
ジスタを使用したい場合、使いたいレジスタの中身を一
度メモリへ退避してからそのレジスタを使わなければな
らないため、ソフトウェアの動作速度が遅くなる。

尚、複数のレジスタバンクを有するマイコンでは、レジ
スタバンクを切り換えて、別のレジスタバンクを使用す
るための命令や、割込み発生に呼応してレジスタバンク
を切り換える機能を有しているが、いずれの場合も切り
替えることなしに使用可能な汎用レジスタ数はルジスタ
バンク分のみであるので、上記欠点を有することになる
。

本発明の目的は、全レジスタバンクの汎用レジスタを切
り換えることなしにレジスタとして使用することができ
るマイコンを提供することにある。

〔課題を解決するための手段〕

第１の発明のマイコンは、ソフトウェアで設定可能なレ
ジスタセットの内のひとつのレジスタセット番号を記憶
する第１のレジスタセット記憶手段と、所定のレジスタ
セット切り替え命令を入力し一時的にレジスタセットを
切り替えることを指示するレジスタセット切り替え信号
を発生するための命令解析手段と、レジスタセット切り
替え命令で指示されるレジスタセット番号を記憶する第
２のレジスタセット記憶手段と、レジスタセット切り替
え信号を参照し、第１のレジスタセット記憶手段か第２
のレジスタセット記憶手段かのいずれか一方を選択し選
択した側のレジスタセットを指定するレジスタセット選
択手段とを含んで構成される。

第２の発明のマイコンは、第１のレジスタセット記憶手
段と、レジスタセット切り替え信号を発生するための命
令解析手段と、第２のレジスタセット記憶手段と、レジ
スタセット選択手段と、レジスターレジスタ間の処理に
おいて処理方向の制御信号を発生する方向制御信号発生
手段と、レジスタセット切り替え信号と前記方向制御信
号を参照しレジスターレジスタのうちのどちらかのレジ
スタを選択するかを決定する決定手段とを含んで構成さ
れる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の第１の実施例を示すブロック図であ
る。

第１の発明のマイコンは、レジスターレジスタ間の転送
命令、演算命令等のように命令コードが２バイト構成で
、２バイト目に２つのレジスタフィールドがあるような
命令において、例えば、ＭＯＶ　　レジスタ０．ＲＢｎ
：レジスタ３というように、”ＲＥｎ：”で表わされる
ような、通常の命令コードの直前に付加する命令である
“プリフィクス命令”の処理を行なう。この命令は、以
降に説明するように、任意のレジスタバンクのレジスタ
を指定する時に付加される。

上記のようなプリフィクス命令を付加したレジスタ間の
転送命令の命令コード構成は、第２図のようになる。任
意のレジスタバンクｎを指定するＲＢｎ：”が１バイト
目のプリフィクス命令となり、この命令には、アクセス
したいレジスタのレジスタバンク番号ｎを指定する３ビ
ツトを含んでおり、３バイト目のレジスタフィールド２
を修飾する。

２バイト目、３バイト目は従来例で説明した第１２図の
命令の構成と同様であるので、ここでは説明を省略する
。

第１図において、マイコン１００は、命令先取りキュー
１０２と、命令デコーダ部１０３と、レジスタコード保
持部１０４と、マイクロコード部１０５と、ＰＳＷＩ　
０６と、ＲＡＭアドレス生成生成部子０７内蔵ＲＡＭ１
０８と、演算処理部１０９と、レジスタバンク番号保持
部１１４から構成されている。

メモリ１０１．命令先取りキュー１０２．レジスタコー
ド保持部１０４．マイクロコード部１０５゜ＰＳＷ１０
６．内蔵ＲＡＭ１０８．演算処理部１０９に関しては、
従来例と同様なので、ここでの説明を省略する。

命令デコーダ部１０３は、前述した従来例の命令デコー
ダ部３０３の機能に加えて、プリフィクス命令を判別す
る機能を有するプリフィクス信号発生部１１３を含んで
いる。プリフィクス信号発生部１１３は、命令デコーダ
部１０３が、命令コードの１バイト目がプリフィクス命
令であると判断すると、プリフィクス信号１１１をハイ
−レベルにする。

レジスタバンク番号保持部１１４は、命令デコーダ部１
０３内で解析された命令コードがプリフィクス命令であ
った場合に、プリフィクス命令内の３ビツトのレジスタ
バンク番号を保持しておく場所である。

ＲＡＭアドレス生成生成部子０７従来例の機能に加えて
、レジスタバンク選択回路１１５を有し、レジスタバン
ク選択回路１１５は、プリフィクス信号１１１がハイ−
レベルであればレジスタバンク番号保持部１１４内のレ
ジスタバンク番号を選択し、ロウ−レベルであればＰＳ
ＷＩ　ＯＢ内のレジスタバンク番号を選択する。よって
、ＲＡＭアドレス生成生成部子０７レジスタバンク番号
を選択し、内部ＲＡＭ内アドレスを生成する。

次に、バンク３がソフトウェアでＰＳＷに設定されてい
る場合のＭＯｖ　レジスタ０．ＲＢ６：レジスタ３の動作を説明
する。命令の形式は、第２図に示されるものである。

■　命令デコーダ部１０３が、上記命令コードを入力、
解析し、この命令コードは、プリフィクス命令であると
解析する。

■　すると、プリフィクス信号発生部１１３は、プリフ
ィクス信号１１１をハイ−レベルにし、レジスタバンク
番号保持部１１４は、レジスタバンク番号６を保持する
。

■　命令デコーダ部１０３は、命令先取りキュー１０２
からプリフィクス命令に続く命令コードを入力、解析し
、命令コードの２バイト目をオペレーションコードに、
３バイト目をレジスタコードとしてのオペランドに分解
する。

■　すると、ＲＡＭアドレス生成生成部子０７レジスタ
フィールド１のアドレスとレジスタフィールド２のアド
レスを生成する。生成方法は、レジスタフィールド１に
対しては、まず、レジスタバンク選択回路１１５が、プ
リフィクス信号１１１を参照するが、レジスタフィール
ド１にとって、プリフィクス信号は意味をもたないため
、ＰＳＷ１０６内の３ビツトのレジスタバンク番号３が
ＲＡＭアドレス生成生成部子０７み出される。

同時に、レジスタコード保持部１０４からレジスタ０の
レジスタコードを読み出し、ＲＡＭアドレス生成部１０
７内でＩＥＨという５ビツトのレジスタバンク内アドレ
スに変換する。

よって、前者のレジスタバンク番号３を上位３ビツト、
後者のレジスタバンク内アドレスＩＥＨな下位５ビツト
として、８ビツトの内蔵ＲＡＭ内アドレス７ＥＨを生成
することになる。

レジスタフィールド２に対しては、レジスタバンク選択
回路で選ばれたレジスタバンク番号を読み出すため、レ
ジスタバンク選択回路１１５が、プリフィクス信号１１
１を参照する。

レジスタバンク選択回路１１５は、プリフィクス信号１
１１が、ノ１イーレベルであると判断するとレジスタバ
ンク番号保持部１１４を選択し、レジスタバンク番号保
持部１１４内の３ビツトのレジスタバンク番号６をＲＡ
Ｍアドレス生成部１０７に読み出す。同時に、レジスタ
コード保持部１０４からレジスタ３のレジスタコードを
読み出し、ＲＡＭアドレス生成部１０７内で１８Ｈとい
う５ビツトのレジスタバンク内アドレスに変換する。

そして、前者のレジスタバンク番号６を上位３ビツト、
後者のレジスタバンク内アドレス１８Ｈを下位５ビツト
として、８ビツトの内蔵ＲＡＭ内アドアドレスＨを生成
する。

■　すると、’ＲＡＭアドレス生成部１０７は、内蔵Ｒ
ＡＭ内アドアドレスＨな指定するので、内ＭＲＡＭから
レジスタパンクロのレジスタ３のデータが読み出され、
演算処理部１０９内のテンポラリレジスタに格納される
。

■　次に、マイクロコード部１０５は、演算処理部１０
９内のテンポラリレジスタへ格納したデータを転送先、
つまりレジスタフィールド１のレジスタｌへ格納する旨
の指示を出す。

■　すると、演算処理部１０９のテンポラリレジスタの
データが、ＲＡＭアドレス生成部１０７が指定するレジ
スタバンク３のレジスタ０の内蔵ＲＡＭアドレス７ＥＨ
に格納される。

このようにして、ＭＯｖ　レジスタＯ，ＲＢ６：Ｌ／ジスタ３の命令の実
行が終了する。

第３図は本発明の第２の実施例を示すブロック図である
。

第２の発明のマイコンは、命令コードにレジスタフィー
ルドを含む命令であれば、レジスターレジスタ間の転送
命令、演算命令以外の命令においても、第１の実施例で
示したようなプリフィクス命令の処理を行なう。

従って、命令フード構成は、第２図、第４図。

第５図のような、いずれの形式でもかまわない。

つまり、第２の実施例のマイコンは、命令によって、プ
リフィクス命令“ＲＢｎ：”が命令コードのどの位置の
レジスタフィールドを修飾するのかを制御できる機能を
有する。

マイコン２００は、命令先取りキ、−１０２と、命令デ
コーダ部２０３と、レジスタコード保持部１０４と、マ
イクロコード部１０５と、ＰＳＷ１０６と、ＲＡＭアド
レス生成部２０７と、内蔵ＲＡＭ１０８と演算処理部１
０９と、レジスタバンク番号保持部１１４から構成され
ている。

メモリ１０１．命令先取りキュー１０２．レジスタフー
ド保持部１０４．マイクロコード部１０５゜ＰＳＷＩ　
０６．内蔵ＲＡＭ１０８．演算処理部１０９、レジスタ
バンク番号保持部１１４に関しては、第１の実施例と同
様なので、ここでの説明を省略する。

命令デコーダ部２０３は、前述した実施例１の命令デコ
ーダ部１０３の機能に加えて、プリフィクス命令が有効
となるレジスタフィールドを検出するレジスタフィール
ド検出部２１６を有している。

レジスタフィールド検出部２１６は、オペレーションコ
ードから、プリフィクス命令が有効となるレジスタフィ
ールドが、レジスタコードの含まれる命令コード中の上
位４ビツトのときはノ１イーレベル、下位４ビツトのと
きはロウ−レベルのレジスタフィールド信号２１７をＲ
ＡＭアドレス生成部２０７に出力する。

ＲＡＭアドレス生成部２０７に含まれるレジスタバンク
選択回路２１５は、前述した第１の実施例での機能の他
に、レジスタフィールド信号２１７によって、どのレジ
スタフィールドのアドレスを生成する時にプリフィクス
信号１１１が意味をもつものになるかを判断する機能を
有する。

次に、バンク３がソフトウェアでＰＳＷに設定されてい
る場合のＭＯＶ　　ＲＢ６：レジスタ０．イミディエトデータの動作を説明する。

上記のような、プリフィクス命令を付加したイミディエ
トデータのレジスタへの転送命令の命令コード構成は、
第４図のようになる。

尚、以下の説明では、第１の実施例と同様のところは省
略し、異なるところのみを述べることにする。

■ 第１の実施例の■〜■と同様。

ただし、１バイト命令の場合は、この１バイトの命令コ
ードをレジスタコード保持部１０４とマイクロコード部
１０５とに出力する。

■　レジスタフィールド検出部２１６は、オペレーショ
ンコードから、レジスタフィールド１に対してプリフィ
クス命令が有効になることを検出すると、ＲＡＭアドレ
ス生成部２０７に対し、レジスタフィールド信号２１７
をハイ−レベルにする。

■　すると、ＲＡＭアドレス生成部２０７は、レジスタ
フィールド１のアドレスを生成する。

生成方法は、レジスタバンク選択回路２１５が、まず、
レジスタフィールド信号２１７とプリフィクス信号１１
１を参照する。

レジスタ情報信号２１７は、ハイ−レベルなので、プリ
フィクス信号１１１が、意味をもつ信号であると判断す
る。そして、レジスタバンク選択回路２１５は、プリフ
ィクス信号１１１が、ハイ−レベルなのでレジスタバン
ク番号保持部１１４を選択し、レジスタバンク番号保持
部１１４内の３ビツトのレジスタバンク番号６をＲＡＭ
アドレス生成部２０７に書き込む。

同時に、レジスタコード保持部１０４からレジスタ０の
レジスタコードを読み出し、ＲＡＭアドレス生成部２０
７内で、ＩＥＨという５ビツトのレジスタバンク内アド
レスに変換する。

そして、前者のレジスタバンク番号６を上位３ビ、ト、
後者のレジスタバンク内アドレスＩＥＨを下位５ビツト
として、８ビツトの内蔵ＲＡＭ内アドアドレスＨを生成
する。

■　マイクロコード部１０５は、オペレーションコード
から生成したマイク四プログラムの先頭アドレスからマ
イクロプログラムを実行する。まず第一に、転送するデ
ータ、つまりイミディエトデータを命令先取りキュー１
０２から読み出し、演算処理部１０９内のテンポラリレ
ジスタへ格納する旨の指示を出す。

よって、命令先取りキュー１０２から読み出されたデー
タが、演算部１０９内のテンポラリレジスタに書き込ま
れる。

■　次に、マイクロコード部１０５は、演算処理部１０
９内のテンポラリレジスタへ格納したデータを転送先、
つまりレジスタフィールド１の汎用レジスタへ格納する
旨の指示を出す。

■　すると、演算処理部１０９のテンポラリレジスタの
データが、ＲＡＭアドレス生成部２０７が指定するレジ
スタパンクロのレジスタ１の内蔵ＲＡＭ内アドアドレス
Ｈに格納される。

このようにしてＭＯＶ　　ＲＢ８：レジスタＯ，イミディエトデータの命令の実行が終了する。

以上説明したように、レジスタフィールドを有するすべ
ての命令に対して、任意のレジスタバンクを指定するプ
リフィクス命令を処理することが可能である。

また、第１の実施例、第２の実施例では、レジスタフィ
ールドが４ビツトであり、命令コードの上位４ビツトあ
るいは下位４ビツトに配置されているが、第１の実施例
に対し、第２実施例でレジスタフィールドの位置の自由
どを簡単に高めたように、第１の発明は、レジスタフィ
ールドのビット数、位置にかかわらず実施可能である。

次に、本発明の第３の実施例について説明する。

第６図は本発明の第３の実施例を示すブロック図である
。

レジスターレジスタ間の転送命令において、第１の実施
例では、任意のレジスタバンクを指定スるＲＢｎ：を転
送元のレジスタのみにつることができたが、本第３の実
施例では、以下に記す２つの命令の様に、ＲＢｎ：を転
送元のレジスタにも転送先のレジスタにもつけることが
できる。

ＭＯＶ　　レジスタＯ，ＲＢｎ：レジスタ３Ｍ０Ｖ　　
ＲＢｎ：レジスタ３．レジスタ０この命令の構成は、第
７図に示すようになっている。

次に、この命令を処理するシステムを簡単に説明する。

第１の実施例のマイコンでは、命令上でＲＢｎ：と表現
されるプリフィクス命令は、レジスタ２のみを修飾する
ように処理する。そして、処理する転送方向は、レジス
タフィールド２→レジスタフイールド１だけである。

第３の実施例のマイコンでは、プリフィクス命令が、レ
ジスタ２のみを修飾するように処理することは第１の実
施例と同様であるが、処理する転送方向に関しては、第
７図に示される命令の２バイト目のオペコードに転送方
向を指定する１ビツト（以下、方向制御ビットと記す）
が含まれており、第３の実施例のマイコンでは、方向制
御ビットが、　′０′の場合、レジスタフィールド１←
レジスタフイールド２、　’１’　の場合、レジスタフ
ィールド２←レジスタフイールド１というように２つの
レジスタフィールドを転送元、転送先、どちらのレジス
タとしての処理も行なう。

これは、演算命令の被演算数、演算数の関係についても
同様である。

第６図において、マイコン９００は、命令先取りキュー
１０２と、命令デコーダ部９０３と、レジスタコード保
持部１０４と、マイクロコード部１０５と、ＰＳＷＩ　
０６と、ＲＡＭアドレス生成部９０７と、内蔵ＲＡＭ１
０８と、演算処理部１０９と、レジスタバンク番号保持
部１１４から構成されている。

メモリ１ｐ１．命令先取りキュー１０２．レジスタコー
ド保持部１０４．マイクロコード部１０５゜ＰＳＷＩ　
０８．内蔵ＲＡＭ１０８．演算処理部１０９、レジスタ
バンク番号保持部１１４に関しては、第１の実施例と同
様なので、ここでの説明を省略する。

命令デコーダ部９０３は、第１の実施例の命令デコーダ
部１０３の機能に加えて、方向制御ビットを判別する機
能を有する方向制御信号発生部９１８を含んでいる。

方向制御信号発生部９１８は、命令デコーダ部９０３が
、命令コードの２バイト目が方向制御ビラトラ含ムオペ
レーションコードであると判断すると、方向制御ビット
が１であれば方向指示信号９１９をハイ−レベルにし、
方向制御ビットが０であれば方向制御信号９１９をロウ
−レベルにする。

ＲＡＭアドレス生成部９０７は、レジスタバンク番号と
レジスタコードからＲＡＭアドレスを生成する部分であ
る。また、ＲＡＭアドレス生成部９０７は、レジスタフ
ィールド決定回路９２０とレジスタバンク選択回路９１
５を含んでおり、レジスタフィールド決定回路９２０は
、マイクロフード部１０５が出す転送元、転送先の情報
と、方向制御信号発生部９１８が出す方向制御信号９１
９からＲＡＭアドレス生成部９０７が生成するのは、レ
ジスタフィールド１のレジスタアドレスかレジスタフィ
ールド２のレジスタアドレスかを決定する。決定方法は
、第８図のとおりである。

レジスタバンク選択回路９１５は、プリフィクス信号１
１１とレジスタフィールド決定回路９２０の状態からレ
ジスタバンク番号保持部１１４かＰＳＷ１０６のどちら
かのレジスタバンク番号を選択する。選択方法は、第９
図のとおりである。

次に、バンク３がソフトウェアによりＰＳＷに設定され
ている場合のＭＯｖ　Ｒｂ２：レジスタ３．レジスタ０の動作を説明
する。この場合、方向制御ビットはｌである。

■　命令デコーダ部９０３が、上記命令コードを入力、
解析し、この命令コードはブリフィクス命令であると解
析する。

■　命令デコーダ部９０３は、命令先取りキュー１０２
からプリフィクス命令に続く命令コードを入力、解析し
、命令コードの２バイト目をオペレーションコードに、
３バイト目をレジスタコードとしてのオペランドに分解
する。

■　さらに、２バイト目は方向制御ビットを含むオペレ
ーションコードであると解析されると、方向制御信号発
生部９１６は、２バイト目の方向制御ビットが１である
ため、方向制御信号９１７ハイーレベルにする。

■　レジスタコード保持部１０４は、３バイト目のオペ
ランドを保持する。

■　マイクロコード部１０５は、オペレーションコード
から生成したマイクロプログラムの先頭ア下レスからマ
イクロプログラムを実行する。まず第一に、内蔵ＲＡＭ
１０８内の転送元のレジスタアドレスからデータを読み
出し、演算処理部１０９内のテンポラリレジスタに格納
する旨の指示を示す。

■　すると、レジスタフィールド決定回路９２０は、方
向制御信号９１９が１で、マイクロコード部１０５から
の情報が転送元であることから、第８図のようにレジス
タフィールド１であると決定する。

レジスタバンク選択回路９１５は、プリフィクス信号ｉ
ｌｌがハイ−レベルでレジスタフィールド決定回路９２
０の決定がレジスタコ−ドエなので、第９図からＰＳＷ１０６内の３ビツトのレジスタバンク番号３を選択する
。

同時に、ＲＡＭアドレス生成部９０７は、レジスタコー
ド保持部１０４のレジスタＯのレジスタコードを選ぶと
、５ビツトのレジスタバンク内アドレスＩＥＨに変換す
る。

よって、前者のレジスタバンク番号３を上位３ビツト、
後者のレジスタバンク内アドレスを下位５ビツトとして
、８ビツトの内蔵ＲＡＭ内アドレス７ＥＨを生成するこ
とになる。

■　ＲＡＭアドレス生成部９０７が、内蔵ＲＡＭ内アド
レスを指定することにより、内蔵ＲＡＭ１０８からレジ
スタバンク３のレジスタ１のデータが読み出され、演算
処理部１０９内のテンポラリレジスタに格納される。

■　次に、マイクロコード部１０５は、演算処理部１０
９内のテンポラリレジスタへ格納したデータを内蔵ＲＡ
Ｍ１０８内の転送先のレジスタアドレスへ格納する旨の
指示を出す。

■　すると、レジスタフィールド決定回路９２０は、方
向制御信号９１９が１で、マイクロコード部１０５から
の情報が転送先であることから、第８図のようにレジス
タフィールド２であると決定する。

レジスタバンク選択回路９１５は、プリフィクス信号１
１１がハイ−レベルでレジスタフィールド決定回路９２
０の決定がレジスタフィールド２なので、第９図からレ
ジスタバンク番号保持部１１４内の３ビツトのレジスタ
バンク番号６を選択する。

同時に、’ＲＡＭアドレス生成部９０７は、レジスタコ
ード保持部１０４のレジスタ３のレジスタコードを選ぶ
と、５ビツトのレジスタバンク内アドレス１８Ｈに変換
スる。

よって、前者のレジスタバンク番号３を上位３ビツト、
後者のレジスタバンク内アドレスを下位５ビツトとして
、８ビツトの内蔵ＲＡＭ内アドレスＤ８Ｈを生成するこ
とになる。

■　すると、■で格納された、演算処理部１０９内のテ
ンポラリレジスタのデータが、ＲＡＭアドレス生成部９
０７が指定するレジスタパンクロのレジスタ３の内蔵Ｒ
ＡＭ内アドレスに格納される。

このようにして、ＭＯＶ　　ＲＢ６：レジスタ３．Ｌ／レジスタの命令の
実行が終了する。

方向制御ビットがＯの場合も、上述のように処理が行な
われ、ＭＯＶ　　レジスタＯ％ＲＢ６：レジスタ３の命令が実
行さｈる。

また、第３の実施例でも、第１の実施例、第２の実施例
と同様に、レジスタフィールドが４ビツトであり、命令
コードの上位４ビツトあるいは下位４ビツトに配置され
ているが、第２の発明は、レジスタフィールドのビット
数、位置にかかわらず実施可能である。

〔発明の効果〕

上述したように、本発明のマイコンは、全レジスタバン
クの汎用レジスタを切り換えることなしにレジスタとし
て使用することができるので次のような効果を得ること
ができる。

（１）　　使用可能なレジスタ数が、ｌレジスタバンク
分に限られないので、高速記憶手段である汎用レジスタ
を多用して、ソフトウェアの動作をより高速化すること
が可能である。

（２）１つのレジスタバンクにあるレジスタ数以上のレ
ジスタを使用したい場合、使いたいレジスタの中身を一
度メモリへ退避する必要がないので、ソフトウェアの動
作速度が遅くなることはない。

（３）　　レジスターレジスタ間の処理の場合、プリフ
ィクス命令は、常にレジスタフィールド２を修飾するが
、方向制御ビットを付加することにより、転送命令の場
合は、レジスタフィールド２を転送元にも転送先にもす
ることができ、また、演算命令の場合には、被演算数に
も演算数にもすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
命令コード構成図、第３図は本発明の第２の実施例を示
すブロック図、第４図および第５図は命令コード構成図
、第６図は本発明の第３の実施例を示すブロック図、第
７図は命令コード構成図、第８図はレジスタ決定条件を
示す図、第９図はレジスタバンク選択条件を示す図、第
１０図は従来の一例を示すブロック図、第１１図は内蔵
ＲＡＭ領域マツプ、第１２図は命令コード構成図である
。１００．２００，３００，９００・・・・・・マイコン
、１０１・・・・・・メモリ、１０２・・印・命令先取
りキュー１０３．２０３，３０３，９０３・・・・・・
命令デコーダ部、１０４・・・・・・レジスタフード保
持部、１０５・・・・・・マイクロコード部、１０６・
・・・・・ＰＳＷ、１０７゜２０７．３０７，９０７・
・・・・・ＲＡＭアドレス生成部、１０８・・・・・・
内蔵ＲＡＭ、１０９・・・・・・演算処理部、１１１・
・・・・・プリフィクス信号、１１３・・・・・・プリ
フィクス信号発生部、１１４・・・・・・レジスタバン
ク番号保持部、１１５，２１５，９１５・・印・レジス
タバンク選択回路、２１６・・・・・・レジスタフィー
ルド検出部、２１７・・・・・・レジスタフィールド信
号、９１８・・・・・・方向制御信号発生部、９１９・
・・・・・方向制御信号、９２０・・・・・・レジスタ
フィールド決定回路。代理本　弁理士　　内　原　　　晋殆７図竿ｉ図察グ閉蒙ｔ２図

Claims

【特許請求の範囲】

（１）複数のレジスタセットを内蔵ＲＡＭに設定するマ
イクロコンピュータにおいて、ソフトウェアで設定可能
な前記レジスタセットの内のひとつのレジスタセット番
号を記憶する第１のレジスタセット記憶手段と、所定の
レジスタセット切り替え命令を入力し一時的にレジスタ
セットを切り替えることを指示するレジスタセット切り
替え信号を発生するための命令解析手段と、前記レジス
タセット切り替え命令で指示されるレジスタセット番号
を記憶する第２のレジスタセット記憶手段と、前記レジ
スタセット切り替え信号を参照し前記第１のレジスタセ
ット記憶手段か前記第２のレジスタセット記憶手段かの
いずれか一方を選択し選択した側のレジスタセットを指
定するレジスタセット選択手段とを含むことを特徴とす
るマイクロコンピュータ。
（２）レジスターレジスタ間の処理において処理方向の
制御信号を発生する方向制御信号発生手段と、前記レジ
スタセット切り替え信号と前記方向制御信号を参照し前
記レジスターレジスタのうちのどちらのレジスタを選択
するかを決定する決定手段とを含む請求項（１）記載の
マイクロコンピュータ。