JPH079573B2 - データ書込／転送装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、データの書き込み、および移動等を高速に
行うことができるデータ書込／転送装置に関する。

「従来の技術」 近年の画像表示は、高解像度、多色化の傾向にあり、こ
のため画像メモリが大容量となってきている。そして、
一般的な画像表示制御にあっては、ビットマップ対応の
画像メモリに対し、汎用マイクロプロセッサがすべての
データの書込、転送を行うようになっている。

「発明が解決しようとする問題点」 ところで、多色化にあっては画像メモリを多面構成とす
るから、上記マイクロプロセッサは、多面かつ大容量の
メモリに対し、データの書込、転送を直接に制御しなけ
ればならない。したがって、任意の位置へのデータ書き
込み、あるいは、データ転送等に長時間を要するという
問題があった。

この発明は、上述した事情に鑑みてなされたもので、多
面、大容量のメモリに対し高速でデータの書込／転送を
行うことができ、しかもマイクロプロセッサにほとんど
負担をかけないデータ書込／転送装置を提供することを
目的としている。

「問題点を解決するための手段」 上記問題点を解決するために、第１の発明においては、
多面構成として同一のアドレス空間が設定されている複
数個のメモリと、これら複数個のメモリのうち対応する
ものから読出されたデータが書き込まれる第１のレジス
タと、外部プロセッサから供給される、前記複数個のメ
モリに書き込むべきデータと、前記第１のレジスタから
出力されるデータとを選択して出力するセレクタと、こ
のセレクタから出力されるデータが書込先のワードの境
界にまたがる場合に、前記データをそのまたがり方に応
じて所定の方向に回転して出力するバレルローテイタ
と、このバレルローテイタから出力されるデータを記憶
する第２のレジスタと、この第２のレジスタから出力さ
れる前回データを記憶する第３のレジスタと、前記第2,
第３のレジスタの出力データを各々の書込位置に応じて
ビット毎に選択し、これによりデータを合成するフェー
ズマスクセレクタと、前記複数個のメモリのうち対応す
るものから読出されたデータが書き込まれる第４のレジ
スタと、前記フェーズマスクセレクタの出力データと、
前記第４のレジスタの出力データとを各々の書込位置に
応じてビット毎に選択し、これにより書込データを合成
するライトマスクセレクタとを有している。

また、第２の発明においては、多面構成として同一のア
ドレス空間が設定されている複数個のメモリと、これら
複数個のメモリのうち対応するものから読出されたデー
タが書き込まれる第１のレジスタと、外部プロセッサか
らメモリに書き込むべきデータとして供給される2nビッ
ト（ｎは整数）のデータを１回で記憶するインターフェ
イスレジスタと、このインターフェイスレジスタに記憶
されたデータをｎビットずつ２回に分けて内部バスに出
力する分割出力手段と、この分割出力手段によって内部
バスに送出されたｎビットのデータと、前記第１のレジ
スタから出力されるデータとを選択して出力するセレク
タと、前記セレクタから出力されるデータが書込先のワ
ードの境界にまたがる場合に、前記データをそのまたが
り方に応じて所定の方向に回転して出力するバレルロー
テイタと、このバレルローテイタから出力されるデータ
を記憶する第２のレジスタと、この第２のレジスタから
出力される前回データを記憶する第３のレジスタと、前
記第2,第３のレジスタの出力データを各々の書込位置に
応じてビット毎に選択し、これによりデータを合成する
フェーズマスクセレクタと、前記複数個のメモリのうち
対応するものから読出されたデータが書き込まれる第４
のレジスタと、前記フェーズマスクセレクタの出力デー
タと、前記第４のレジスタの出力データとを各々の書込
位置に応じてビット毎に選択し、これにより書込データ
を合成するライトマスクセレクタとを有している。

また、第３の発明においては、多面構成として同一のア
ドレス空間が設定されている複数個のメモリと、外部プ
ロセッサから前記各メモリに書き込むべきデータとして
供給される2nビット（ｎは整数）のデータを１回で記憶
するインターフェイスレジスタと、このインターフェイ
スレジスタに記憶されたデータをｎビットずつ２回に分
けて内部バスに出力する分割出力手段と、前記各メモリ
に対応するビットで構成されフォアグランドカラーおよ
びバックグランドカラーを示すカラーコードが各々書き
込まれる第１、第２のカラーコードレジスタと、前記第
１、第２のカラーコードレジスタの各１のビットのいず
れか一方のデータを前記内部バスに送出されたｎビット
データの“1"/“0"値に応じて選択するカラーコード展
開部、前記複数個のメモリのうち対応するものから読出
されたデータが書き込まれる第１のレジスタ、前記カラ
ーコード展開部から出力されたデータと、前記第１のレ
ジスタから出力されるデータとを選択して出力するセレ
クタと、前記セレクタから出力されるデータが書込先の
ワードの境界にまたがる場合に、前記データをそのまた
がり方に応じて所定の方向に回転して出力するバレルロ
ーテイタ、前記バレルローテイタから出力されるデータ
を記憶する第２のレジスタ、前記第２のレジスタから出
力される前回データを記憶する第３のレジスタ、前記第
2,第３のレジスタの出力データを各々の書込位置に応じ
てビット毎に選択し、これによりデータを合成するフェ
ーズマスクセレクタ、前記複数個のメモリのうち対応す
るものから読出されたデータが書き込まれる第４のレジ
スタ、前記フェーズマスクセレクタの出力データと、前
記第４のレジスタの出力データとを各々の書込位置に応
じてビット毎に選択し、これにより書込データを合成す
るライトマスクセレクタから成る論理演算ユニットを前
記各メモリ毎に設けている。

「作用」 第１〜第３の発明においては、外部プロセッサから供給
されたデータとメモリから読出されたデータとをセレク
タが選択してバレルローテイタに供給し、そのバレルロ
ーテイタが供給されたデータを回転処理した後、第２、
第３のレジスタに順次供給し、フェーズマスクセレクタ
が第２、第３のレジスタ内のデータを組み合わせ、さら
に、フェーズマスクセレクタの出力データとメモリから
読出されたデータとをライトマスクセレクタが組み合わ
せることにより、１回のリードモディファイライトサイ
クルで書込先のワードの境界に一致した書込データを作
成することができる。

また、第２の発明においては、外部プロセッサから2nビ
ット単位でデータ転送がなされるが、内部バスには分割
出力手段の動作によりｎビットずつ２回に分けて出力さ
れるので、回路規模を小さくすることができる。

さらに、第３の発明においては、外部プロセッサから供
給されたデータによって、第１、第２のカラーコードレ
ジスタ内のカラーコードのいずれかが選択され、この選
択されたカラーコードを構成するビットが各メモリに分
割されて一斉に書き込まれる。

「実施例」 以下、図面を参照してこの発明の実施例について説明す
る。

（１）実施例の構成 （１−1:全体構成） 第１図は、この発明の一実施例の構成を示すブロック図
である。図において、１は、CPU2の制御の下にVRAM（ビ
デオRAM）３−０〜３−３へのデータの書込、転送を行
う書込／転送制御部である。この場合、VRAM3−０〜３
−３は、各々１アドレスにおける容量（ワード）が１バ
イトになっており、各VRAM3−０〜３−３には共通のア
ドレス空間が設定されている。また、各VRAM3−０〜３
−３は、第２図に示すようにプレーン＃０〜＃３を構成
しており、対応する位置の４ビットのデータによってカ
ラーコードが構成されるようになっている。すなわち、
同図に破線で囲んだ４ビットのデータが、表示画面の１
ドットの色を指定するカラーコードとなっている。４
は、ディスプレイコントローラであり、表示面のスキャ
ンに対応してVRAM3−０〜３−３の読出しアドレスを更
新するとともに、同一のアドレスについては各VRAM3−
０〜３−３からバイト単位で順次データを読出し、この
ようにして読出したデータに基づいてビデオ信号を作成
してCRT表示装置（図示略）に出力する。このディスプ
レイコントローラ４は、読出しアドレスを作成する表示
アドレスコントロール部4bと、VRAM3−０〜３−３から
読出されたデータに対して論理演算を施すディスプレイ
ロジック部4aとから構成されている。ディスプレイロジ
ック部4aは、VRAM3−０〜３−３から順次バイト単位で
読出されたデータをシリアルデータに変換するととも
に、各VRAM3−０〜３−３のデータを組み合わせて４ビ
ットのカラーコードを作成する（第２図参照）。また、
作成したカラーコードとともに、表示制御用の同期信号
をCRT表示装置に出力する。

（１−2:書込／転送制御部１の構成） 上述した書込／転送制御部１は、CPUアドレスコントロ
ール部CAC、CPUデータコントロール部CDC、論理演算ユ
ニットROP0〜ROP3および演算ユニット制御部RUCから構
成されており、以下に各構成について説明する。

（ｉ）CPUアドレスコントロール部CAC CPUアドレスコントロール部CACは、CPU2から供給された
アドレスデータに基づいてVRAM3−０〜３−３をアクセ
スするアドレスデータを発生する。

（ii）CPUデータコントロール部CDC 第３図は、CPUデータコントロール部CDCの構成を示すブ
ロック図である。図において、10、11は各々８ビットの
レジスタであり、CPU2が出力する16ビットのデータのう
ち下位８ビットおよび上位８ビットを各々記憶する。12
は、制御端子にVRAM3−０〜３−３のアクセス番地の偶
数／奇数を指示する信号E/Oが供給されているセレクタ
であり、信号E/Oが“0"のときは「０」側の入力端を選
択し、信号E/Oが“1"のときは「１」側の入力側を選択
する。信号E/Oは、後述するフラグWWEが“1"となると、
所定のタイミグに従って“0"/“1"と切り換わるように
なっており、また、フラグWWEが“0"のときはCPU2によ
って指定された値、もしくは、イニシャルされた値をと
るようになっている。フラグWWEが“1"となって信号E/O
が“0"/“1"と切り換わる場合は、CPU2からのデータの
取り込みは16ビット単位で行なわれるが、内部バス15へ
は取り込んだ16ビットのデータが２回に分れて８ビット
ずつ出力される。このような構成にあっては、CPU2から
は16ビットでデータが供給されるが内部バス15を８ビッ
トとすることができるので、回路規模を小さくすること
ができる。次に、13,14はゲートであり、各々信号RET,R
OTが供給されると開状態となるように構成されている。

（iii）論理演算ユニットROP0〜ROP3論理演算ユニットR
OP0〜ROP3は、各々第４図に示す構成となっている。図
において20は、F/Bカラー展開部であり、CPUデータコン
トロール部CDCから供給されるデータDT0〜DT7の各ビッ
ト毎にその値に応じて、信号FGi,BGi（ｉ＝０〜３）の
いずれかを選択して出力する回路である。ここで、記号
ｉはプレーン番号に対応している数値であり、例えば、
＃０のプレーンには信号FG0,BG0が、＃１のプレーンに
は信号FG1,BG1が供給される。上記信号FGi,BGiは、演算
ユニット制御部RUC内のレジスタFGCおよびBGC（第５図
参照）から供給されるようになっている。レジスタFGC
におけるデータFG0〜FG3は、フォアグランドカラーを示
すカラーコードであり、レジスタBGCにおけるデータBG0
〜BG3は、バックグランドカラーを示すカラーコードで
ある。ここで、フォアグランドカラーとは表示面におけ
る線画や文字部分の色をいい、バックグランドカラーと
は背景の色をいう。

第６図は、F/Bカラー展開部20の構成を示す回路図であ
り、30〜37は各々制御端子にデータDT0〜DT7が供給され
るセレクタである。セレクタ30〜37は、各々制御端子に
“1"信号が供給されると「１」側の入力端を選択し、
“0"信号が供給されると「０」側の入力端を選択する。
これらセレクタ30〜37の出力信号は、データCD0〜CD7と
してセレクタ21の一方の入力端に供給される。

次に、第４図に示すセレクタ21は、フラグWDS（第５図
参照）の内容が“0"のときはF/Bカラー展開部20の出力
信号を選択し、フラグWDSの内容が“1"のときはレジス
タMSの出力信号を選択する。レジスタMSには、メモリリ
ード時においてVRAM3−０〜３−３のうち対応するもの
から読出されたデータが書き込まれるようになってい
る。22は、信号RTが供給されると開状態となるゲートで
あり、信号RTはCPU2がVRAM3−０〜３−３内のデータを
読む時に出力されるようになっている。

次に、23はバレルローテイタであり、セレクタ21から出
力されるデータCD0〜CD7を、信号RC0〜RC2の数値に従っ
て右方向（LSB方向）に回転させるものである。信号RC0
〜RC2は、演算ユニット制御部RUC内のレジスタRCT（第
５図参照）から出力される信号である。ここで、第７図
にバレルローテイタ23の構成を示す。この図に示すバレ
ルローテイタ23は、８個のセレクタ40〜47によって構成
されている（ただし図にはセレクタ40,46,47のみを示
す）。各セレクタ40〜47は、制御端子に供給される３ビ
ットの信号の数値に対応した入力端「０」〜「７」を選
択し、選択した入力端に供給されている信号を出力デー
タBD0〜BD7として出力する。また、各セレクタ40〜47の
入力端にはデータCD0〜CD7が各々図示のように１ビット
ずつシフトして供給されるようになっている。したがっ
て、信号RC0〜RC2の値が「０」であれば、各セレクタ40
〜47はすべて入力端「０」を選択し、これにより、デー
タCD0〜CD7は、各々データBD0〜BD7として出力される。
また、信号RC0〜RC2の値が「７」であれば、各セレクタ
40〜47はすべて入力端「７」を選択し、この結果、デー
タCD0,CD1,CD2,CD3,CD4,CD5,CD6,CD7は、各々データBD
1,BD2,BD3,BD4,BD5,BD6,BD7,BD0として出力される。こ
こで、信号RC0〜RC2の値をパラメータとした場合のデー
タCD0〜CD7とデータBD0〜BD7との関係を第８図に示す。
この第８図においては、枠内の数値がデータCD0〜CD7の
番号を示している。

また、バレルローテイタ23の他の構成例を第９図に示
す。図において50,51,52は、各々セレクタであり、共に
８個のブロックから構成されている。各ブロックは
「１」，「０」の２つの入力端を有し、セレクタ50,51,
52の制御端子に“0"信号が供給されると入力端「０」
を、“1"信号が供給されると入力端「１」を選択し、選
択した入力端に供給されているデータを出力端Ｙから出
力する。セレクタ50,51,52の各入出力端は、図示のよう
に結線されており、また、各制御端子には、信号RC2,RC
1,RC0が各々供給されている。データCD0〜CD7は、セレ
クタ50,51,52を通過する毎に信号RC0〜RC2の値に応じて
そのビット位置が変わっていき、最終的には第７図に示
す回路と同様の結果となる。すなわち、信号RC0〜RC2を
パラメータとした場合のデータCD0〜CD7とBD0〜BD7との
関係は、第８図に示す関係となる。

上述したバレルローテイタ23の出力データは、第４図に
示すレジスタDR0に供給され、レジスタDR0の出力信号は
フェーズマスクセレクタ25の入力端「０」およびレジス
タDR1の入力端に供給される。フェーズマスクセレクタ2
5の入力端「１」および「Ｔ」にはレジスタDR1の出力デ
ータおよびバレルローテイタ23の出力データが各々供給
される。ここで、第10図にレジスタDR0、DR1およびフェ
ーズマスクセレクタ25のより詳細な構成を示す。なお、
第10図においては説明の簡略化のために、４ビット分の
構成を示している。したがって、実際の回路は第10図に
示す回路の２倍のビット数によって構成される。

第10図において、60〜63は、各々フェーズマスクセレク
タ25を構成するセレクタであり、２ビットの制御端子に
供給される信号の値に対応した入力端を選択し、この入
力端に供給されている信号を出力端子Ｙから送出する。
ここで、各セレクタ60〜63の入力端「０」，「１」が各
々第４図に示す入力端「０」，「１」に対応し、各セレ
クタ60〜63の入力端「２」，「３」が第４図における入
力端「Ｔ」に対応している。また、セレクタ60〜63の制
御端子の第０ビットには、各々信号PM0〜PM3が供給さ
れ、制御端子の第１ビットにはフラグPMTの出力が供給
される。信号PM0〜PM3は、演算ユニット制御部RUC内の
レジスタPHM（第５図参照）から出力される信号であ
り、フラグPMTは演算ユニット制御端部RUCのフラグレジ
スタMDR内に設けられているフラグである（第５図参
照）。セレクタ60〜63の入力端「０」にはレジスタDR0
の第０〜第３ビットの出力データが各々供給されるよう
になっており、セレクタ60〜63の入力端「１」にはレジ
スタDR1の第０〜第３ビットの出力データが各々供給さ
れるようになっている。また、レジスタDR0,DR1は、信
号DRSTが供給されたときに入力データを取り込むように
なっており、レジスタDR1にはレジスタDR0における前回
のデータが記憶されるようになっている。

上記構成において、フラグPMTに“1"が立てられると、
セレクタ60〜63は、制御端子の第０ビットに供給される
信号の“1"/“0"値にかかわりなく、全て入力端子
「２」，「３」を選択し、この結果、データBD0〜BD3は
各々データPD0〜PD3としてそのまま出力される。すなわ
ち、フラグPMTに“1"が立てられると、フェーズマスク
セレクタ25は機能せずデータスルーの状態となる。ま
た、フラグPMTが“0"の状態において、セレクタ60〜63
のうち制御端子の第０ビットに供給される信号が“1"と
なっているセレクタは、レジスタDR1の出力データを選
択し、制御端子の第０ビットに供給される信号が“0"と
なっているセレクタはレジスタDR0の出力データを選択
する。このフェーズマスクセレクタ25の出力データPD0
〜PD7は、RLU回路26（第４図参照）に供給される。

RLU回路26は、演算ユニット制御部RUC内のレジスタROC
から供給される４ビットの信号RO0〜RO3によって指定さ
れる論理演算を、データPD0〜PD7とレジスタMDの出力デ
ータとの間において行う回路である。RLU回路26におけ
る演算は、信号RO0〜RO3を各々係数a₀〜a₃、データPD0
〜PD7の各ビットをＰ、レジスタMDの出力の各ビットを
Ｍとすると、 a₀PM＋a₁Ｍ＋a₂P＋a₃ （⁻は反転の意味である。） なる演算を行う。この場合、係数a₀〜a₃の値を適宜選ぶ
ことによって、ＰとＭとの間のすべての論理演算を行う
ことができる。このRLU回路26は、入力端に供給される
データの各ビットについて上記演算を行い、その演算結
果をライトマスクセレクタ27の入力端「１」に供給す
る。ライトマスクセレクタ27は、入力端「１」、「０」
に供給されているデータのいずれか一方をビット毎に選
択するセレクタであり、入力端「０」にはレジスタMDの
出力データが供給されている。ライトマスクセレクタ27
のセレクト動作は、演算ユニット制御部RUC内のレジス
タWTMから供給される信号WH0〜WH7によって決定され
る。すなわち、信号WH0〜WH7のうち“1"となっているビ
ットについてはRLU回路26の出力データを選択し、信号W
H0〜WH7のうち“0"となっているビットについてはレジ
スタMDの出力データを選択する。このライトマスクセレ
クタ27の出力データはゲート28を介して各プレーンに対
応するVRAM3−０〜３−３に供給されるようになってい
る。ゲート28は、メモリライト時に信号WETが出力され
ると、開状態となるように構成されている。

（iv）演算ユニット制御部RUC 演算ユニット制御部RUCは、回路の動作モード、動作態
様を制御する各種レジスタ、フラグから構成されてい
る。第５図は演算ユニット制御部RUC内のレジスタを示
す図である。

図において、MDRはモードレジスタであり、モードを指
示する各種フラグから構成されている。ここで、WWEフ
ラグは、CPU2のワード単位のデータ書込を許可するフラ
グであり、このWWEフラグに“1"が立てられると、第３
図に示す信号E/Oが所定のタイミングで“0"/“1"と切換
られる。WDSフラグは、VRAM3−０〜３−３に書き込むべ
きデータを、CPU2によってセットされたデータとする
か、VRAM3−０〜３−３から読出したデータにするかを
指示するフラグである。このWDSフラグに“1"が立てら
れると、VRAM3−０〜３−３から読出されたデータ（レ
ジスタMSの内容）が選択され、“0"が書き込まれるとCP
U2のセットデータ（F/Bカラー展開部20の出力）が選択
される。DLEフラグは、メモリリード時においてレジス
タMD（第４図参照）へのロードを許可するレジスタであ
り、“1"が立てられるとロード許可となる。したがっ
て、DLEフラグが“0"のときは、メモリリードがなされ
てもレジスタMDの内容は変わらない。RMWフラグは、リ
ードモディファイライトを指示するフラグであり、“1"
が立てられるとメモリライト実行時に前半のサイクルで
メモリリードが実行され、後半のサイクルでメモリライ
トが実行される。このRMWフラグが“0"のときは、メモ
リライトの際に書込のみが実行される。PMTフラグは、
前述したように第４図に示すフェーズマスクレジスタ25
の有効無効を指示するフラグであり、“0"のとき有効と
し、“1"のとき無効とする。レジスタRCT,PHM,ROC,WTH,
FGC,BGCの各機能については、すでに述べた通りであ
る。

（2:実施例の動作） 次に、上記構成によるこの実施例の動作について説明す
る。

（２−1:CPU2からVRAM3−０〜３−３への書込動作） 始めに、CPU2からVRAM3−０〜３−３の任意の位置に一
斉にデータを書き込む動作について説明する。

今、書き込むべきデータが第11図（イ）に示すB1〜B4の
４バイトのデータであり、書き込むべきエリアが同図
（ロ）に示すワードW1〜W5であるとする。なお、同図
（ロ）に示す細線枠は、各々VRAM3−０〜３−３のバイ
ト単位のワードを示している。この場合、書き込むべき
データの各バイトは、各々ワードW1〜W5の境界にまたが
っている。すなわち、CPU2の各バイトのデータは、隣接
するワードの下位３ビットと上位５ビットにまたがって
いる。

まず、CPU2は、データを効率良く転送するためにフラグ
WWEをセットし、２バイトのデータ転送を行えるモード
とする。そして、レジスタRCTに値「５」を、レジスタP
HMに（11111000）を、レジスタWTMに（00000111）を書
き込み、さらに、リードモディファイライトを行うため
にフラグRMWをセットし、また、リードモディファイラ
イトのリードサイクルにおいてリードしたデータをレジ
スタMDにロードするためにフラグDLEをセットする。次
に、CPU2はアドレスデータをCPUアドレスコントロール
部CACに供給するとともに、２バイトのデータB1,B2をCP
Uデータコントロール部CDCに供給する。

CPUアドレスコントロール部CACにおいては、供給された
アドレスデータに基づいてVRAM3−０〜３−３の書込ア
ドレスを作成する。CPUアドレスコントロール部CACは、
フラグWWEがセットされた場合においては、CPU2が出力
する１のアドレスデータに対し、VRAM3−０〜３−３の
書込アドレスを２つ作成する。この実施例においては、
偶数アドレス、奇数アドレスの順で作成し、信号E/O
（第３図参照）の切換タイミングに応じたタイミングで
これらのアドレスデータを順次出力する。この場合、CP
U2の送出アドレスとCPUアドレスコントロール部CACで作
成するアドレスとは、所定の関係となるように予め設定
されている。

CPUデータコントロール部CDCにおいては、CPU2から供給
されたデータB1,B2がレジスタ10,11に各々格納される。
そして、信号E/Oが“0"信号となることにより、レジス
タ10内のデータB1がセレクタ12に選択され、このデータ
B1が論理演算ユニットROP0〜ROP3内のF/Bカラー展開部2
0に一斉に供給される。今、データB1およびレジスタFG
C,BGCにセットされているデータが各々第12図に示すデ
ータであったとすると、論理演算ユニットROP0のF/Bカ
ラー展開部20における出力データは（10011110）、同様
にして論理演算ユニットROP1〜ROP3のF/Bカラー展開部2
0における出力データは、各々（11111111）、（0110000
1）、（00000000）となる。これらの出力データが各々V
RAM3−０〜３−３に供給され、第２図に示す方向でデー
タ読出が行われると、データB1の“1"/“0"に対応して
フォアグランドカラーとバックグランドカラーの各カラ
ーコードが得られる。

F/Bカラー展開部20における処理を終えたデータB1は、
バレルローテイタ23に供給される。ここで、レジスタRC
Tに「５」が設定されているので、データ^・・B1は右方向
（LSB方向）に５ビット回転される。すなわち、第11図
（ハ）に示すように、当初上位３ビットにあったデータ
が下位３ビットに移動し、下位５ビットにあったデー
タが上位５ビットに位置する。そして、バレルローテ
イタ23によってビット位置が変更されたデータB1は、レ
ジスタDR0に記憶される。レジスタDR0に記憶されたデー
タB1はフェーズマスクセレクタ25の入力端「０」に供給
される。フェーズマスクセレクタ25は、信号PM0〜PM7の
各値に応じてビット毎にレジスタDR0またはレジスタDR1
のいずれかのデータを選択するから、その出力データPD
0〜PD7は、下位３ビットがレジスタDR0のデータ、すな
わち、データとなり、上位５ビットがレジスタDR1の
データとなる（第11図（ヘ）参照）。なお、この時点に
おいては、レジスタDR1の内容は不定である。このフェ
ーズマスクセレクタ25の出力データPD0〜PD7は、RLU回
路26において論理演算なされるが、ここでは、簡単のた
めに論理演算が行われないとし、そのままライトマスク
セレクタ27の入力端「１」に供給されるとする（以下の
説明においても同様）。一方、リードモディファイライ
トの動作においては、前半のサイクルにおいて書き込む
べきアドレス、すなわち、ワードW1についてメモリリー
ドが行われ、この時に読出されたデータがレジスタMDに
記憶される。レジスタMDに記憶されたデータは、ライト
マスクセレクタ27の入力端「０」に供給される。そし
て、ライトマスクセレクタ27は、信号WH0〜WH7の値に応
じてビット毎にセレクト動作を行う。このとき、レジス
タWTMには、前述したように（00000111）が書き込まれ
ているから、下位３ビットについてはデータPD0〜PD7、
すなわち、データが選択され、上位５ビットについて
はレジスタMDの出力データが選択される。次に、ライト
動作が実行され、ライトマスクセレクタ27によって合成
されたデータがゲート28を介してVRAM3−０〜３−３の
ワードW1（偶数アドレス）に書き込まれる。したがっ
て、ワードW1の上位５ビットには、元のデータがそのま
ま書き込まれ、下位３ビットには第11図（イ）に示すデ
ータB1の上位３ビットが書き込まれる。すなわち、ワー
ドW1の下位３ビットにデータが書き込まれたこととな
る。

一方、CPU2の最初のデータ転送時において、第３図に示
すレジスタ11に記憶されたデータB2は、信号E/Oが“1"
となったタイミングにおいて内部バス15に出力され、上
記データB1の場合と同様にして、F/Bカラー展開部20、
セレクタ21およびバレルローテイタ23の各処理を経る。
そして、バレルローテイタ23の処理により、データB2は
第11図（ハ）に示すように上位５ビットがデータ、下
位３ビットがデータとなり、このデータがレジスタDR
0に記憶される。また、それまでレジスタDR0に記憶され
ていたデータB1がレジスタDR1に記憶される（第11図
（ニ）参照）。次に、レジスタPHMの内容に従ってフェ
ーズマスクセレクタ25によるセレクト動作が行われる。
この結果、信号PDは、上位５ビットがデータ、下位３
ビットがデータとなる。一方、データB2が内部バス15
に出力されるタイミングにおいて、レジスタWTMに（111
11111）が書き込まれており、これにより、データPDは
全てライトマスクセレクタ27を通過してVRAM3−０〜３
−３のワードW2に（奇数アドレス）に書き込まれる。こ
の動作により、第11図（イ）に示すデータB1の下位５ビ
ット（データ）とデータB2の上位３ビット（データ
）が１組になって、ワードW2に書き込まれる。

次に、CPU2は、上述の場合と同様にしてデータB3,B4を
各々レジスタ10,11に書き込む。そして、データB3,B4
は、上記と同様にして処理され、これにより、ワードW
3,W4には、第11図（ロ）に示すようにデータとの組
み、およびデータとの組みがそれぞれ書き込まれ
る。この時点においては、CPU2のデータ転送は済んでい
るが、未だデータの書込が終了していないため、ダミ
ーライト動作を行う。すなわち、上記ライト動作の場合
と同様にして、レジスタDR0内のデータをレジスタDR1に
転送し、レジスタDR0にはバレルローテイタ23の出力デ
ータBD0〜BD7（データの内容は何でも良い）を取り込
む。この結果、フェーズマスクセレクタ25の出力データ
PD0〜PD7は、上位５ビットがデータ、下位３ビットが
不定データとなる（第11図（ヘ）参照）。一方、ダミー
ライトを行う際には、レジスタWTMに（11111000）を書
き込んでおく。この値は、当初レジスタWTMに書き込ん
だ値を反転したものである（第11図（ト）参照）。そし
て、データPD0〜PD7がRLU回路26を通過してライトマス
クセレクタ27の入力端「１」に供給される。また、リー
ドモディファイライトの前半のサイクルにおいては、ワ
ードW5についてのリードが実行されるから、ワードW5の
内容がレジスタMDに転送され、さらに、レジスタMDの内
容がライトマスクセレクタ27の入力端「０」に供給され
る。そして、ライトマスクセレクタ27は、レジスタWTM
に新たに書き込まれたデータに従ってセレクト動作を行
うから、このライトマスクセレクタ27の出力データは、
上位５ビットがデータ、下位３ビットがワードW5に元
からあったデータとなる。このデータがゲート28を介し
てワードW5に書き込まれる。これにより、ワードW5の上
位５ビットにデータが書き込まれる。

以上により、データB1〜B4が、ワードの境界にまたがっ
てビットバウンダリで書き込まれる。また、この書込動
作は、４面分のVRAM3−０〜３−３に対して一斉に行わ
れる。この際、各データはF/Bカラー展開部20によって
バックグランドカラーあるいはフォアグランドカラーの
カラーコードの展開された状態でVRAM3−０〜３−３に
書き込まれている。すなわち、フォアグランドカラーと
バックグランドカラーの書込が４面一斉に、かつ、ビッ
トバウンダリで行われる。

（２−2:VRAM3−０〜３−３内において任意位置へのデ
ータ転送動作） 次に、VRAM3−０〜３−３内のあるエリアから他のエリ
アへ、一斉にデータ転送を行う場合について説明する。

今、第13図（イ）に示すように、転送元のデータがワー
ドW10の下位５ビットからワードW13の上位６ビットまで
あるとし、このデータをワードW20〜W24に対し、図示の
位置に転送するとする。この場合、図から判るように、
転送元の各ワードのデータは、転送先の各ワードの境界
（バイト境界）にまたがっている。

まず、レジスタRCTに値「３」、レジスタPHMに（111000
00）、レジスタWTMに（00000011）を各々セットし、ま
た、フラグRMW、DLE、WDS（第５図参照）に各々“1"を
立てる。そして、VRAM3−０〜３−３のワードW10をアク
セスしてメモリリードを行う。この時読出されたデータ
は、各論理演算ユニットROP0〜ROP3内のレジスタMSに書
き込まれる。このレジスタMSに書き込まれたデータは、
フラグWDSが“1"となっているため、セレクタ21を介し
てバレルローテイタ23に供給される。バレルローテイタ
23には、レジスタRCTから値「３」が供給されているか
ら、供給されたワードW10のデータを右方向（LSB方向）
に３ビットシフトする。このシフト処理により、ワード
W10の第３、第４ビットのデータが下位２ビットに、
またワードW10の第０〜第２ビットのデータが上位３
ビットに位置する。また、シフト後の第２〜第４ビット
は、元ワードW10の上位３ビットにあったデータとなる
（図では〇印で示す。以下の説明においても同様）。こ
のシフトされたワードW10のデータは、レジスタDR0に記
憶される（第13図（ロ）参照）。レジスタDR0内のデー
タとレジスタDR1内のデータとは、フェーズマスクセレ
クタ25のセレクト動作によってビット毎にセレクトされ
るから、レジスタPHMの内容が（11100000）である場合
には、データPD0〜PD7の第０、第１ビットがレジスタDR
0の内容、第２〜第７ビットがレジスタDR1の内容とな
る。このときレジスタDR1の内容は不定であるから、デ
ータPDは第13図（ホ）に示すように、下位２ビットがデ
ータ、上位３ビットが不定データ、その他のビットが
元のワードW10の上位３ビットにあったデータとなる。
次に、データPD0〜PD7のライト処理が行われるが、フラ
グRMWが“1"になっているためライトサイクルの前半に
おいてワードW20がリードされる。このリードデータ
は、第４図に示すレジスタMDに記憶される。そして、デ
ータPD0〜PD7とレジスタMD内のデータとがライトマスク
セレクタ27によってビット毎にセレクトされる。この場
合、レジスタWTMの内容が（00000011）であるから、下
位２ビットがデータ、上位６ビットがワードW20に元
からあったデータとなり、この合成データがワードW20
に書き込まれる。したがって、第13図（イ）に示すよう
にワードW20の下位２ビットにデータが転送されたこ
ととなる。この転送は、各論理演算ユニットROP0〜ROP3
において一斉に行われているから、上記処理によって各
VRAM3−０〜３−３のすべてについて一斉にデータ転送
が行われる。

次に、レジスタWTMの内容を（11111111）とし、ワードW
11をリードする。このワードW11のデータは、バレルロ
ーテイタ23の処理によって第13図（ロ）に示すようなビ
ット位置に変更される。そして、フェーズマスクセレク
タ25の処理によって、上位３ビットがデータ、下位５
ビットがデータとなるようにデータPD0〜PD7が構成さ
れる。このデータPD0〜PD7は、レジスタWTMの内容がオ
ール“1"となっているため、ライトマスクセレクタ27を
そのまま通過する。そして、ワードW21に対してリード
モディファイライト動作が行われ、データPD0〜PD7がそ
のままワードW21に書き込まれる。これにより、ワードW
21にはワードW10の下位３ビットのデータとワードW11
の上位５ビットのデータが書き込まれる。以後、上記
と同様にしてワードW22にデータ、が、ワードW23に
データ、が書き込まれる。ワードW23のライト動作
終了時においては、データ転送先のリードはすべて終了
しているが、未だデータの書込が終了していない。そ
こで、前述した（２−１）の場合と同様に、ダミーライ
ト動作を行う。すなわち、レジスタDR0内のデータをレ
ジスタDR1に転送し、レジスタDR0にはバレルローテイタ
23の出力データBD0〜BD7（データの内容は何でも良い）
を取り込む。この結果、フェーズマスクセレクタ25の出
力データPD0〜PD7は、上位１ビットがデータ、下位５
ビットが不定データ、その他のビットが元のワードW13
の下位２ビットにあったデータとなる（第13図（ホ）参
照）。一方、ダミーライトを行う際には、レジスタWTM
に（10000000）を書き込んでおく。そして、データPD0
〜PD7がRLU回路26を通過してライトマスクセレクタ27の
入力端「１」に供給され、ライトマスクセレクタ27がレ
ジスタWTMに新たに書き込まれたデータに従ってセレク
ト動作を行う。これによりライトマスクセレクタ27の出
力データは、上位１ビットがデータ、下位７ビットが
ワードW24に元からあったデータとなる。このデータが
ゲート28を介してワードW24に書き込まれる。これによ
り、ワードW24の上位ビットにデータが書き込まれ
る。

なお、上記実施例において、レジスタPHMのデータ“1"/
“0"を反転すれば、逆方向（第11図、第13図における左
方向）にデータ書込／転送を行うことができる。

また、本実施例においては設けたCPUアドレスコントロ
ール部CACおよびCPUデータコントロール部CDCは、CPUが
出力するデータのビット数と、VRAM3−０〜３−３の各
ワードのビット数とが等しい場合には、省略してもよ
い。

「発明の効果」 以上説明したように、第１の発明においては、書き込む
べきデータのビット位置を移動して書込先のワードの境
界に一致した書込データを１回のリードモディファイラ
イトサイクルで作成することができる。したがって、多
面構成となっているメモリに対して任意の位置に高速で
データ書込／データ転送を行うことができる。しかも、
外部プロセッサの負担がほとんどないという利点が得ら
れる。

また、第２の発明においては、内部バスのビット数を少
なくすることができ、これにより、回路規模を小さくす
ることができる利点が得られる。

また、第３の発明においては、外部プロセッサから供給
されたデータによって、第１、第２のカラーコードレジ
スタ内のカラーコードのいずれかが選択され、この選択
されたカラーコードを構成するビットが各メモリに分割
されて一斉に書き込まれる。したがって、全メモリに対
して一斉にカラーコードの書込を行うことができ、極め
て高速な処理を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示すブロック
図、 第２図は同実施例におけるVRAM3−０〜３−３内のデー
タと表示面の色を決定するカラーコードとの関係を示す
図、 第３図は第２図に示すCPUデータコントロール部CDCの構
成を示す回路図、 第４図は第２図に示す論理演算ユニットROP0〜ROP3の構
成を示すブロック図、 第５図は演算ユニット制御部RUC内の各レジスタを示す
図、 第６図はF/Bカラー展開部20の構成を示す回路図、 第７図はバレルローテイタ23の構成を示す回路図、 第８図はバレルローテイタ23の出力と信号RC0〜RC2の値
との関係を示す図、 第９図はバレルローテイタ23の他の構成を示す回路図、 第10図はフェーズマスクセレクタ25の構成を示す回路
図、 第11図はCPU2からVRAM3−０〜３−３にデータ書込を行
う際の動作を示す図、 第12図は全F/Bカラー展開部の動作を示す図、 第13図はVRAM3−０〜３−３内においてデータ転送を行
う場合の動作を示す図である。 ２……CPU（外部プロセッサ）、３−０〜３−３……VRA
M（メモリ）、10,11……レジスタ（インターフェイスレ
ジスタ）、12……セレクタ（分割出力手段）、20……F/
Bカラー展開部（カラーコード展開部）、21……セレク
タ、23……バレルローテイタ、25……フェーズマスクセ
レクタ、27……ライトマスクセレクタ、DR0,DR1……レ
ジスタ（第2,第３のレジスタ）、FGC,BGC……レジスタ
（第1,第２のカラーコードレジスタ）、MS,MD……レジ
スタ（第1,第４のレジスタ）、ROP0〜ROP3……論理演算
ユニット。

Claims (3)

【特許請求の範囲】
1. 【請求項１】（ａ）多面構成として同一のアドレス空間
   が設定されている複数個のメモリと、 （ｂ）これら複数個のメモリのうち対応するものから読
   出されたデータが書き込まれる第１のレジスタと、 （ｃ）外部プロセッサから供給される、前記複数個のメ
   モリに書き込むべきデータと、前記第１のレジスタから
   出力されるデータとを選択して出力するセレクタと、 （ｄ）このセレクタから出力されるデータが書込先のワ
   ードの境界にまたがる場合に、前記データをそのまたが
   り方に応じて所定の方向に回転して出力するバレルロー
   テイタと、 （ｅ）このバレルローテイタから出力されるデータを記
   憶する第２のレジスタと、 （ｆ）この第２のレジスタから出力される前回データを
   記憶する第３のレジスタと、 （ｇ）前記第2,第３のレジスタの出力データを各々の書
   込位置に応じてビット毎に選択し、これによりデータを
   合成するフェーズマスクセレクタと、 （ｈ）前記複数個のメモリのうち対応するものから読出
   されたデータが書き込まれる第４のレジスタと、 （ｉ）前記フェーズマスクセレクタの出力データと、前
   記第４のレジスタの出力データとを各々の書込位置に応
   じてビット毎に選択し、これにより書込データを合成す
   るライトマスクセレクタと を有することを特徴とするデータ書込／転送装置。
2. 【請求項２】（ａ）多面構成として同一のアドレス空間
   が設定されている複数個のメモリと、 （ｂ）これら複数個のメモリのうち対応するものから読
   出されたデータが書き込まれる第１のレジスタと、 （ｃ）外部プロセッサからメモリに書き込むべきデータ
   として供給される2nビット（ｎは整数）のデータを１回
   で記憶するインターフェイスレジスタと、 （ｄ）このインターフェイスレジスタに記憶されたデー
   タをｎビットずつ２回に分けて内部バスに出力する分割
   出力手段と、 （ｅ）この分割出力手段によって内部バスに送出された
   ｎビットのデータと、前記第１のレジスタから出力され
   るデータとを選択して出力するセレクタと、 （ｆ）前記セレクタから出力されるデータが書込先のワ
   ードの境界にまたがる場合に、前記データをそのまたが
   り方に応じて所定の方向に回転して出力するバレルロー
   テイタと、 （ｇ）このバレルローテイタから出力されるデータを記
   憶する第２のレジスタと、 （ｈ）この第２のレジスタから出力される前回データを
   記憶する第３のレジスタと、 （ｉ）前記第2,第３のレジスタの出力データを各々の書
   込位置に応じてビット毎に選択し、これによりデータを
   合成するフェーズマスクセレクタと、 （ｊ）前記複数個のメモリのうち対応するものから読出
   されたデータが書き込まれる第４のレジスタと、 （ｋ）前記フェーズマスクセレクタの出力データと、前
   記第４のレジスタの出力データとを各々の書込位置に応
   じてビット毎に選択し、これにより書込データを合成す
   るライトマスクセレクタと を有することを特徴とするデータ書込／転送装置。
3. 【請求項３】（ａ）多面構成として同一のアドレス空間
   が設定されている複数個のメモリと、 （ｂ）外部プロセッサから前記各メモリに書き込むべき
   データとして供給される2nビット（ｎは整数）のデータ
   を１回で記憶するインターフェイスレジスタと、 （ｃ）このインターフェイスレジスタに記憶されたデー
   タをｎビットずつ２回に分けて内部バスに出力する分割
   出力手段と、 （ｄ）前記各メモリに対応するビットで構成されフォア
   グランドカラーおよびバックグランドカラーを示すカラ
   ーコードが各々書き込まれる第１、第２のカラーコード
   レジスタと、 （ｅ）前記第１、第２のカラーコードレジスタの各１の
   ビットのいずれか一方のデータを前記内部バスに送出さ
   れたｎビットデータの“1"/“0"値に応じて選択するカ
   ラーコード展開部、 前記複数個のメモリのうち対応するものから読出された
   データが書き込まれる第１のレジスタ、 前記カラーコード展開部から出力されたデータと、前記
   第１のレジスタから出力されるデータとを選択して出力
   するセレクタと、 前記セレクタから出力されるデータが書込先のワードの
   境界にまたがる場合に、前記データをそのまたがり方に
   応じて所定の方向に回転して出力するバレルローテイ
   タ、 前記バレルローテイタから出力されるデータを記憶する
   第２のレジスタ、 前記第２のレジスタから出力される前回データを記憶す
   る第３のレジスタ、 前記第2,第３のレジスタの出力データを各々の書込位置
   に応じてビット毎に選択し、これによりデータを合成す
   るフェーズマスクセレクタ、 前記複数個のメモリのうち対応するものから読出された
   データが書き込まれる第４のレジスタ、 前記フェーズマスクセレクタの出力データと、前記第４
   のレジスタの出力データとを各々の書込位置に応じてビ
   ット毎に選択し、これにより書込データを合成するライ
   トマスクセレクタを有し、前記各メモリ毎に設けられる
   論理演算ユニットと を具備することを特徴とするデータ書込／転送装置。