JPH0795262B2

JPH0795262B2 - 演算処理装置

Info

Publication number: JPH0795262B2
Application number: JP59248122A
Authority: JP
Inventors: 耕一郎面田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-26
Filing date: 1984-11-26
Publication date: 1995-10-11
Anticipated expiration: 2010-10-11
Also published as: JPS61127033A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、演算処理装置に関し、特に、複数種類の浮動
小数点表現による浮動小数点データの演算を効率良く行
なう演算処理装置に関する。

〔発明の背景〕

浮動小数点演算は大きな数も小さな数も同じ精度で取扱
うことが可能なため、特に科学技術計算に於て利用され
ている表現方式である。

しかしながら、従来の浮動小数点表現では、指数表示部
（以後は単に指数部と呼ぶ）の長さが固定であつたた
め、表現できる数の範囲が限られるという欠点があると
共に、また、指数部の値が小さくて少ない情報で済む場
合にその空きスペースを仮数部の精度を上げることに利
用するというような柔軟性もないという欠点も指摘され
ていた。このため、これらの欠点を改善すべく、指数部
固定長表現にかわる指数部可変長表現による浮動小数点
演算が切望されており、何種類かの表現方式が提案され
ている。例えば、特開昭59-11444号公報に示されるよう
な方式が提案されている。

一方、指数部固定長表現に於ても、指数部のビツト数を
増やし、表現できる範囲を拡大しようという試みも提案
されている。

このような状況下に於て、複数種類の浮動小数点表現に
よる浮動小数点データに基づく浮動小数点演算を効率良
く行なうことが強く切望されている。

浮動小数点表現は一般的には、第２図に示すような形式
で示され、図中、101は数値の符号情報を示す１ビツト
の仮数符号部、102は指数の符号を示す１ビツトの指数
符号部、103は複数ビツトで構成される指数部、104は指
数部と仮数部との分離点、105は複数ビツトで構成され
る仮数部である。

指数部固定表現では、ある一つの表現方式に対して分離
点104は絶えず固定であるが、複数の表現方式をサポー
トする場合を考えれば異なつた複数の分離点をもつ指数
部固定長データの演算を実行する必要がある。

また、指数部可変長表現では、ある一つの表現方式に対
しても各データの値に応じて分離点104が移動する。

したがつて、複数種類の浮動小数点表現による浮動小数
点データに基づく浮動小数点演算を行なう場合には、各
表現方式毎に演算制御が異なるため、四則演算等の演算
命令を各表現方式毎に用意する必要がある。このため、
命令制御が複雑になつてしまうという問題点がある。

〔発明の目的〕

本発明の目的は上述した従来技術での問題点を除去した
データ処理装置を提供することにある。

〔発明の概要〕

このような目的を達成するために、本発明では、複数種
類の浮動小数点表現に基づく浮動小数点演算が実行可能
な演算処理装置に於て、主記憶装置からのデータを浮動
小数点レジスタへ読出すための専用のロード命令を各浮
動小数点表現毎に新規に追加し、さらに、各種ロード命
令により浮動小数点レジスタに読出されたデータに対し
て、そのデータの表現方式を識別するための情報を格納
するデータ制御ラツチを各浮動小数点レジスタ毎に設置
し、浮動小数点レジスタにロードしたデータ間で演算を
行なう場合には、特別な演算命令は新規に追加しないで
従来から用いている１組の演算命令を用い、演算の入力
データに対応したデータ制御ラツチの情報に基づき各種
表現の浮動小数点演算を実行可能なようにした演算処理
装置に特徴がある。

〔発明の実施例〕

第１図は本発明の一実施例を示す図である。本実施例は
１つの指数部固定表現と、１つの指数部可変長表現の２
つの表現方式に基づく浮動小数点演算を行なう場合の一
実施例であるが、更に表現方式を増加した場合にも拡張
が可能である。

図中、１は主記憶装置、２は命令制御ユニツト、３は浮
動小数点レジスタ（FR）ユニツト、４は演算ユニツト、
１−１は命令列格納エリア、１−２はデータ列格納エリ
ア、２−１は命令バツフア、２−２は命令レジスタ、２
−３は命令解読器、３−１〜３−７はセレクタ、３−８
〜３−９はデコーダ、３−10〜３−13はデータを識別す
るためのデータ制御ラツチ、３−14〜３−17は各各、浮
動小数点レジスタの０番（FR0）〜３番（FR3）、４−１
はOR回路、４−２はNOT回路、４−３〜４−４はAND回
路、４−５は固定長データの演算を行なう演算器、４−
６は可変長データの演算を行なう演算器、４−７はセレ
クタ、１〜12,l4−１〜l4−２は信号線である。

次に、本図を用いて、可変長データおよび固定長データ
を主記憶装置１から読出して浮動小数点レジスタFR0〜F
R3へロードするための処理手順、また、FR0〜FR3へロー
ドしたデータ間での演算処理手順を詳細に示す。

可変長データのロードを指定するロード命令（LQ）、お
よび固定長データのロードを指定するロード命令（LD）
は主記憶装置１の命令列格納エリア１−１に四則演算を
指定する演算命令、演算結果を主記憶に格納するストア
命令等と混在して格納されている。これらの命令列を主
記憶装置１から信号線１を介して読出し、命令バツフ
ア２−１にバツフアリングする。バツフアリングした命
令列を順次命令レジスタ２−２に読出して命令解読器２
−３で解読する。

可変長データのロードを指定するロード命令（LQ）を解
読した場合は次のような処理を行なう。なお、本ロード
命令では、主記憶装置１のデータ列格納エリア１−２に
格納されている可変長データのアドレスと、ロードすべ
き浮動小数点レジスタ（FR）番号が指定されているもの
とする。

命令で指定したアドレスをもとに、主記憶装置１から可
変長データを読出し、信号線l2、セレクタ３−１を介し
て命令で指定したFR番号に書込む。同時に、命令解読器
２−３は信号線l4、セレクタ３−２を介して、データを
ロードするFR番号に対応したデータ制御ラツチを‘1'に
セツトするための情報をデコーダ３−８へ転送する。デ
コーダ３−８では、FR番号を解読して対応するデータ制
御ラツチのSET端子にON信号を送出して‘1'をセツトす
る。

命令解読器２−３が固定長データのロードを指定するロ
ード命令（LD）を解読した場合の処理に於ては、FRへの
固定長データの書込みはLQ命令の場合と同様であるか、
データ制御ラツチへのセツトの手順が次のように異な
る。即ち、命令解読器２−３は信号線l5、セレクタ３−
３を介して、データをロードするFR番号に対応したデー
タ制御ラツチを‘0'にセツトするための情報をデコーダ
３−９へ転送する。そして、デコーダ３−９では、FR番
号を解読して対するデータ制御ラツチのRESET端子にON
信号を送出して‘0'をセツトする。

次に、FR0〜FR3へロードしたデータ間での演算処理手順
について記す。なお、演算命令では、四則演算等の演
算、および、２つの入力データが格納されているFR番号
と演算結果を格納するFR番号を指定するものとする。

第１の入力データはセレクタ３−６、信号線l9を介し
て、第２の入力データはセレクタ３−７、信号線l10を
介して読出し、演算器４−５あるいは演算器４−６へ転
送する。また、第１および第２の入力データに対応する
データ制御ラツチの値が読出されるが、第１のデータに
対応する制御ラツチの値はセレクタ３−４、信号線l7を
介して、第２のデータに対応するデータ制御ラツチの値
はセレクタ３−５、信号線l8を介して読出し、演算器４
−６とOR回路４−１へ転送する。OR回路４−１へ転送さ
れた第１と第２のデータ制御ラツチの値はORが取られ、
結果が直接AND回路４−４へ、また、NOT回路４−２で反
転されてAND回路４−３へ転送される。このデータ制御
ラツチの読出しと並行して、命令解読器２−３は信号線
l6を介して演算情報（例えば、演算の起動指示、四則演
算等の演算種類、演算結果を格納するFR番号等）を、AN
D回路４−３と信号線l4−１を介して、あるいはAND回路
４−４と信号線l4−２を介して、各々、演算器４−５あ
るいは演算器４−６へ送出する。

即ち、第１と第２の入力データに対応するデータ制御ラ
ツチの値が共に、‘0'であれば、即ち、共に固定長デー
タがあれば演算情報を演算器４−５へ転送し、それ以外
の場合、即ち、どちらの入力データが可変長データであ
るとき、または、共に可変長データであるときは演算情
報を演算器４−６へ転送して演算を実行する。

なお、第１と第２の入力データに対応するデータ制御ラ
ツチの値が不一致の場合には例外ケースとすることも考
えられる。

なお信号線l7とl8を介して読出されるデータ制御ラツチ
の値は演算器４−６に入力され、信号線l7の値が‘1'で
あれば第１入力データが可変長、‘0'であれば固定長、
また、信号線l8の値が‘1'であれば第２入力データが可
変長、‘0'であれば固定長であると認識して演算を実行
する。一方、演算器４−５には信号線l7とl8は入力され
ていないが、信号線l4−１を介して演算情報が入力され
る場合には、第１と第２の入力データは共に固定長であ
ると認識して演算を実行するものとする。

そして、起動された演算器の演算結果はセレクタ４−
７、信号線l3を介して指定されたFR番号へ格納される。
なお、ここでは、演算器４−５から出力される演算結果
は固定長、演算器４−６から出力される演算結果は可変
長であるとする。

一方、演算結果に対応したデータ制御ラツチへの書込み
は次のように行なう。即ち、演算器４−５から結果が出
力される場合には信号線11、セレクタ３−３、デコー
ダ３−９を介して情報が転送され、演算結果が格納され
るFR番号に対応したデータ制御ラツチに‘0'がセツトさ
れる。また、演算器４−６から結果が出力される場合に
は、信号線l12、セレクタ３−２、デコーダ３−８を介
して情報が転送され、演算結果が格納されるFR番号に対
応したデータ制御ラツチに‘1'がセツトされる。

第１図に示した本実施例では、演算器を２面もうけ、一
方は固定長データの演算専用に、他方を可変長データの
演算専用（２つの入力データのうち、一方でも可変長デ
ータである場合も含めて）としているが、別々にもうけ
なくても、演算器は１面として固定長データも可変長デ
ータも実行可能なように構成することも可能である。

また、最近の計算機での処理は、いわゆるマルチプログ
ラミングが行なわれているため、実行中のプログラムが
途中で一旦打切られ、処理を再開するということが起り
得る。このときは、浮動小数点レジスタの内容を退避／
回復する必要があるが、同時に、データ制御ラツチの内
容も退避／回復する必要があるが、データ量が少ないた
めオーバヘツドはほぼ無視できるものと思われる。

次に本発明で引用する指数部可変長浮動小数点表現につ
いて詳細に記す。

本表現方式の要点は、指数部の先行する‘0'の列あるい
は‘1'の列により指数部の長さを決定する点にある。指
数部の長さの決定法について、以下、具体的に説明す
る。

数値の浮動小数点による本表現は次のように規定され
る。

（ｉ）本表現では、数０と無限大とを次の通り表現で
きる。

０：“000……0" ……（１）無限大：“100……0" ……（２）次に、上記以外の数について述べる。

（ii）数ｘが正の場合には、次の通りである。数ｘが
指数ｅと仮数ｍとで、次のように表現されるものとす
る。

ｘ＝２^ｅ・ｍ ……（３）ここで、θは整数であり、またｍは一意的に表わされる
ための条件として次の式が成立しなくてはならない。

１≦ｍ＜２ ……（４）また、仮数部ｍを２進数で表現したものは、次のように
示される。

ｍ＝１・m₁m₂m₃…… ……（５）ただし、負数の表現は、２の補数を用いる。いま、上式
（３）のθの値と指数部とを関係づけるための値とし
て、を使用するものとする。θの２進数表現を、次の
ように定める。

ａ） θ≧０のとき＝θ＋１＝０……01θ_n……θ₁ ……（６）（２進数表現）ｂ） θ＜０のとき＝θ−１＝１……10θ_n……θ₁ ……（７）（２進数表現）上式（６）（７）において、の２進数表現はを十分
表現できるだけの大きな一定の桁数で行うものとする。

例えば、数100の２進数表現は、上式（３）より指数部
２^Θであるからθ＝６であり、上式（６）より＝７と
なる。したがつて、 100＝2⁶×（25/16）＝７＝０……0111 （２進数表現）である。

結局θ≧０のとき、先頭から１ビツト以上の“0"の後に
１ビツトの“1"が続き、その次にθ_n……θ₁のｎ個の有
意数字（上記の場合11）が続く。ｎは、“1"の後の有意
数字の個数である。

本発明では、指数部の長さは可変であり、2n＋２ビツト
である。ｎ＝０であるときは、の２進数表現は０……
01（θ≧０の場合）、あるいは１……10（θ＜０の場
合）である。

したがつて、（イ）本表現方式のビツト配置は、第３図
に示すようになり、第２図の従来の表現に比べて指数の
符号情報は次に述べる指数部左半部の“1"の列であるか
“0"の列であるかの区別に含まれ、指数部の長さが可変
であり、また指数部106a,106b全体の長さと、指数部左
半分の“0"の列あるいは“1"の列の長さとの関係は、2n
＋２から一意的に決まる。

（ロ）数値の符号情報のビツト１は、正の場合には０で
ある（これは、従来の表現と同じ）。

（ハ）指数部は次のように規定される。

ａ） θ≧０のとき１……10θ_n……θ₁ ……（８）ｂ） θ＜０のとき０……01θ_n……θ₁ ……（９）ただし、指数部左半分の“1"あるいは“0"の列の長さを
ｎ＋１とする。

（ニ）仮数部は、データの値の表現に用いられた全ビツ
ト数から、数値の符号情報の１ビツト、指数部の2n＋２
を除いた残りであり、上式（５）のm₁，m₂から順に仮数
部に与えられただけの桁数をとり、m₁が“0"のときはビ
ツト“0"、m₁が“1"のときはビツト“1"とし、m₂，m₃…
…についても同じようにする。

なお、小数点の左の１桁の“1"は常に“1"であつて冗長
な情報のため、本表現中のビツトには含ませない。

第３図は、本表現による浮動小数点表現を示す図であ
り、数100の浮動小数点表現値を、第４図は、本表現に
よる−７〜７の浮動小数点表現値を示す図である。

数100は、数値が正であるから符号ビツト１は“0"であ
り、またｎ＝２であるから、指数部は2n＋２＝６ビツト
長である。すなわち、指数部２^Θは、θで表わされるか
ら、 θ＝111011 （２進数表現）であり、仮数部ｍは、ｍ＝１、1001 （２進数表現）である。したがつて、数100の本表現は、次のようにな
る。

x₁₀₀＝01110111001000…… なお、右端の……は任意個の“0"を付加しても、同じ値
を表わすことを意味している。

また、数−100の本表現は、（８）′から指数部は先の
ものの０と１を反転した 000100 であり、仮数部は（５）′からであるから次の通りである。

x_-100＝10001000111000…… 本表現による浮動小数点演算の処理手順としては、例え
ば、次のような手順が考えられる。

（１）指数部前半部の‘0'あるいは‘1'の列の計数（２）指数部と仮数部の分離（３）加減算の場合、指数部の値の調整（４）演算（５）正規化（６）指数部と仮数部の結合（７） ‘0'あるいは‘1'の列の挿入以上の手順のうち、（３）〜（５）は従来の指数部固定
長浮動小数点表現の場合と同様に行なわれる。また、
（１），（２），（６），（７）については公開特許公
報58-114826号で開示されている。

〔発明の効果〕

以上述べた如く、本発明の演算処理装置は、複数種類の
浮動小数点表現による浮動小数点データに基づく演算を
行なう際、四則演算等の多種類の浮動小数点演算命令を
各種の浮動小数点表現毎に複数組用意する必要がなく、
一組だけを用いて制御することにより命令制御を簡単化
でぎる効果がある。

また、命令数を大巾に増加させることは命令コードが不
足するという問題を引き起こすが、このような問題につ
いても充分対処できる効果がある。

さらに、主記憶には、これらの表現の任意のものを有す
る浮動小数点データを混在して保持した上で、演算にあ
っては、各表現の表現の利点を生かしたまま行なうこと
が出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は一般
的な浮動小数点のデータ表現形式を示す図、第３図と第
４図は本発明で引用する指数部可変長の浮動小数点表現
に基づく数値例を示す図である。

Claims

【特許請求の範囲】

【請求項１】指数部および仮数部の少なくとも一方の表
現が互いに異なる複数の浮動小数点表現で表示された浮
動小数点データを保持する主記憶と、浮動小数点データを保持する複数のレジスタと、各レジスタに対応して設けられ、そのレジスタに保持さ
れた浮動小数点データの表現を識別する識別情報を保持
する手段と、該複数の表現に対応して設けられた複数種類のロード命
令の任意の一つが実行されたことに応答して、該主記憶
内位置から浮動小数点データを該複数のレジスタの任意
の一つにロードする回路と、該一つのロード命令に応答して、その一つのレジスタに
対応して設けられた上記保持手段に、そのロード命令が
対応する識別情報を格納する手段と、該複数の浮動小数点表現のデータに共通に定めた複数の
演算命令の任意の一つに応答して、該複数のレジスタの
一つに保持された浮動小数点データと、その一つのレジ
スタに対応して設けられた上記識別手段とからそれぞれ
浮動小数点データおよび識別情報を読み出す手段と、その読み出された浮動小数点データを、その読み出され
た識別情報が指定する表現を有する浮動小数点データと
見なして、その浮動小数点データに対して、該一つの演
算命令が指定する演算を実施し、演算結果としてその表
現で表された浮動小数点データを出力する演算回路と、該演算結果と、該読み出された識別情報と同じ識別情報
とをそれぞれ該複数のレジスタの一つと、そのレジスタ
に対応して設けられた上記保持手段に書込む手段とを有
する演算処理装置。